CN115794728B - 一种存内计算位线钳位与求和外围电路及其应用 - Google Patents
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Abstract
本发明提出了一种存内计算位线钳位与求和外围电路及其应用，属于半导体和CMOS超大规模集成电路(ULSI)中的存内计算技术领域。该电路包括一个共用的偏置产生单元与多个并行的钳位求和输出单元，偏置产生单元用来产生所需的偏置电压，钳位求和单元使用运算放大器OP1与共源共栅管N2与N3以钳位位线BL电压，在运放输出稳定后把阵列与运放关闭而保持电容Cg上电压不变，以节省功耗。通过调节开启电流镜倍数与N12的开启时间实现直接相加或加权相加的功能。本发明能消除器件高阻电流对计算结果的影响，减少运放负载电流，减少ADC开启次数，并不需要数字移位求和单元，减少了存内计算系统的面积与功耗。
Description
技术领域
本发明属于半导体(Semiconductor)和CMOS超大规模集成电路(ULSI)中的存内计算(Compute-In-Memory)技术领域，具体涉及一种基于存储器阵列进行向量矩阵乘法计算(Vector Matrix Multiplication，VMM)中使用的位线钳位与求和外围电路。
背景技术
随着人工智能与深度学习技术的发展，人工神经网络在自然语言处理、图像识别、自动驾驶、图神经网络等领域得到了广泛的应用。然而逐渐增大的网络规模导致数据在内存与传统计算设备如CPU与GPU间的搬运消耗了大量的能量，这被称为冯诺依曼瓶颈。在人工神经网络算法中占据最主要部分的计算为向量矩阵乘法计算(Vector MatrixMultiplication)。存内计算(Compute-In-Memory)，把权重存储在存储器单元中，并在阵列中进行向量矩阵乘法计算，避免了数据在内存与计算单元间的频繁搬运，被认为是一种有希望解决冯诺依曼瓶颈的途径。
如图1，存内计算通常使用数模混合计算方式。存储单元可以是SRAM、DRAM等易失存储器，也可以是Flash、RRAM、PCRAM、MRAM等非易失存储器。VMM计算的权重被存储在存储器中，输入通过数模转换器(DAC)或缓冲器(Buffer)实现，计算结果表示为位线(BL)上的电流或电压。计算结果需要由模数转换器(ADC)读出。
为保证求和结果准确，位线通常需要钳位在一个固定的电压VCOM。如图2，通常使用运算放大器钳位位线电压，并把位线电流转换成输出电压再通过ADC读出。然而，位线电流随阵列中同时开启的行数增加而增大。在大阵列中进行存内计算时，开启行数较多，导致需要设计驱动能力大的运放，这增加了系统面积和功耗。有的设计减少同时开启的行数，通过多次开启不同行的方法进行计算。但这需要多次开启ADC进行模数转换，并需要额外的数字加法器把每次的部分和相加，这增加了额外的计算延时与系统功耗。
大部分存内计算的存储单元的开态(LRS)与关态(HRS)电流间倍数有限，称为开关比(On/Off-Ratio)。如图3，存储器件开关比有限会带来计算误差。有的设计通过使用两个器件差分的方法消除关态电流，但这种设计代价是需要使用两倍的存储单元数量。
由于一个存储单元的存储能力有限，比如SRAM只能存储一比特数据，Flash或RRAM由于器件偏差只能存储有限精度的权值。因此在需要高计算精度的存算系统中，通常使用多个器件来表示多比特权重，如图4。这类存算系统需要多个ADC分别读出每列的部分和，再通过额外的数字移位与加法器(Digital Shift&Adder)进行加权相加，这也增加了系统总功耗。
发明内容
针对以上问题，本发明提供一种基于存储器阵列进行向量矩阵乘法计算(VectorMatrix Multiplication，VMM)中使用的位线钳位与求和外围电路。
本发明提供的技术方案如下：
一种用于存内计算的位线钳位与求和外围电路，其特征在于，包括一个共用的偏置产生单元与多个并行的钳位求和单元，偏置产生单元包括一列与阵列行数相同且全写入值为关态的存储器，与这列存储器连接的用于产生关态补偿电流的晶体管N0与运算放大器OP0，以及用于产生偏置底电流的晶体管P0与电流源Ib，钳位求和单元包括运算放大器OP1和连接位线的共源共栅管N2与N3，用于钳位位线BL电压，运算放大器OP1输出接到共源管N3的栅级，位线电流不经过运算放大器OP1，设置用于保存N3栅极电压的开关Kg与电容Cg，设置用于产生位线关态补偿电流的晶体管N1，用于产生位线底电流的晶体管P1，以及设置用于按指定倍数缩小位线电流的N型电流镜N4～N11以及它们的控制开关K1～K4，通过N4～N11以一定的倍数缩小位线电流并在一个计算电容CS上积分，设置N12为积分脉冲时间控制开关，以及用于实现位线电流反向的P型电流镜P2～P5以及相应电流流向控制开关Kinv与KS，P2～P5若开启时，电流方向从CS抽取改为对CS充电。
进一步，晶体管N4与N5的宽度分别是晶体管N2与N3的1/n倍。晶体管N6与N7的宽度分别是晶体管N2与N3的3/n倍。晶体管N8与N9的宽度分别是晶体管N2与N3的12/n倍。晶体管N10与N11的宽度分别是晶体管N2与N3的48/n倍。通过开启N4～N11种的一组或多组，可以实现电流倍数为1/n，4/n，16/n与64/n。通过开启N12一个或两个脉冲时间，可以实现电流倍数为1/n，4/n，16/n，64/n与2/n，8/n，32/n，128/n两组，刚好对应二进制权重为20到27的列。
本发明提供了一种用于存内计算的位线钳位与求和外围电路的工作方法，其步骤包括：
1)偏置产生单元产生所需的偏置电压，包括给积分计算电容CS提供初始电压的Vini，给P型电流镜共源共栅管提供偏置电压Vb，给N型电流镜共源共栅管提供偏置电压Va，给运算放大器提供共模电压的VCOM；
2)位线上求和电流为IBL，通过偏置产生单元得到的保证电路正常工作的偏置底电流为Ib，需减去高阻电流Ic，流过N2与N3晶体管的净计算电流为IM，IM＝IBL+Ib-Ic；
3)在IM稳定后，开关Kg与电容Cg用以保存运算放大器形成的输出电压，在运算放大器输出稳定后把阵列与运算放大器关闭而保持电容Cg上电压不变，通过调节开启电流镜倍数与N12的开启时间实现直接相加或加权相加的功能。
本发明提供的有益效果如下：
(1)通过偏置产生单元得到当前输入下的高阻电流，在钳位求和输出单元中，位线求和电流减去这部分高阻电流得到净计算电流，消除了器件有限开关比与高阻电流对向量矩阵乘法计算结果精度的影响。
(2)在钳位求和输出单元中，求和电流不直接流过运放，而是流过运放控制的电流镜。这相比传统方案无需设计大驱动能力的运放，而运放的驱动能力大会限制运放功耗与频率特性。本设计可以使电路实现更低的功耗与更高的频率。
(3)本设计可以在钳位求和输出单元中直接实现模拟域单极性输入求和、双极性输入求和、多位无符号数乘法加权求和与多位有符号数乘法加权求和的功能。在传统设计种，这几种运算都需要通过ADC转换成数字量并在额外的数字移位与求和单元(DigitalShifter&Adder)种实现。而本设计在模拟域进行这几类求和操作，只需要在最后一步通过ADC读出。本设计节省了数字移位与求和单元，并减少了ADC的工作次数，极大减少了系统面积与功耗。
附图说明
图1为基于数模混合存内计算的向量矩阵乘法示意图；
图2为运放钳位位线电压示意图；
图3为器件开关比有限造成计算误差示意图；
图4为多个器件表示高精度权重示意图；
图5为本发明提出的用于存内计算的位线钳位与求和外围电路与相应的偏置产生单元示意图；
图6为进行单极性输入求和的工作过程示意图；
图7为进行双极性输入求和的工作过程示意图；
图8为进行多位无符号数乘法加权求和的工作过程示意图
图9为进行多位有符号数乘法加权求和的工作过程示意图。
具体工作方式
如图5所示，本发明用于存内计算的位线钳位与求和外围电路包括一个共用的偏置产生单元(Bias Generation Unit，BGU)与多个并行的钳位求和输出单元(Clamp&SumUnit，CSU)。偏置产生单元包括一列与阵列行数相同且全写入值为关态的器件，与这列器件连接的用于产生关态补偿电流的晶体管N0与运算放大器OP0，以及用于产生偏置底电流的晶体管P0与电流源Ib。偏置产生单元用来产生所需的偏置电压，包括给积分计算电容CS提供初始电压的Vini，给P型电流镜共源共栅管提供偏置电压Vb，给N型电流镜共源共栅管提供偏置电压Va，给运算放大器提供共模电压的VCOM，用于提供器件关态底电流补偿的电压Vc，用于提供保持电流镜正常工作底电流的电压Vd。此外提供关态底电流补偿的电压Vc，用于当输入电压全为正的单极性输入时，需要补偿器件有限的开关比带来的关态底电流对求和结果的影响。而保持电流镜正常工作底电流的电压Vd，用于当输入存在正负电压的双极性输入时，位线上电流有可能出现负值情况，而通过底电流保持位线电流始终为正，使电流镜正常工作。
钳位求和单元包括连接位线的晶体管N2与N3，钳位位线电压的运算放大器OP1，用于产生位线关态补偿电流的晶体管N1，用于产生位线底电流的晶体管P1，用于保存N3栅极电压的开关Kg与电容Cg，用于按指定倍数缩小位线电流的晶体管组N4～N11以及它们的控制开关K1～K4，用于实现位线电流反向的晶体管P2～P5以及相应电流流向控制开关Kinv与KS，以及积分电容CS，积分电容电压初始化晶体管N13与控制电压Vcini，积分电容计算控制晶体管N12与控制电压Vpulse。图5中命名位线上总电流为IBL，流过N2与N3晶体管的电流为IM。IM＝IBL+Ic-Ib。设计晶体管N4与N5的宽度分别是晶体管N2与N3的1/n倍。设计晶体管N6与N7的宽度分别是晶体管N2与N3的3/n倍。设计晶体管N8与N9的宽度分别是晶体管N2与N3的12/n倍。设计晶体管N10与N11的宽度分别是晶体管N2与N3的48/n倍。此倍数仅为举例，可以根据实际需要调整。
钳位求和单元使用运算放大器OP1与共源共栅管N2与N3以钳位位线BL电压。运放OP1输出接到共源管N3的栅级，位线电流不经过运放，所以不需要设计驱动能力大的运放。设计的电路通过N型电流镜N4～N11以一定的倍数缩小位线电流，并在一个计算电容CS上积分。电流镜的缩小倍数通过K1～K4选择共源共栅管N4、N6、N8、N10的栅电压控制，接到Va时为开启，接到地为关闭。开关Kg与电容Cg用以保存运放形成的输出电压，在运放输出稳定后可以把阵列与运放关闭而保持电容Cg上电压不变，以节省功耗。N12为积分脉冲时间控制开关。可以通过调节开启电流镜倍数与N12的开启时间实现直接相加或加权相加的功能。P型电流镜P2～P5为电流反向模块，若开启时，电流方向从CS抽取改为对CS充电，以达到乘负号的效果，用在有符号二进制乘法的情况。
输入为单极性输入时，电路工作过程如图6。输入电压V1～V4(实际阵列可能更多，这里四个只为示意)均为正电压。偏置产生单元中的存储器R1～R4均写入关态，这样流过N0的电流等于输入电压乘以所有存储器关态的电流。通过电流镜N复制N0的电流Ic，并从BL电流IBL中减去这部分电流，得到净计算电流IM，流进N2与N3。在IM稳定后，断开Kg，把此时电流镜的栅源电压储存在电容Cg上，随后可以关闭输入电压、运放与偏置产生模块以节省功耗。由于N4与N5的宽度设计为N2与N3的1/n倍，因此I1为IM的1/n。首先打开N13，把积分电容CS预充到Vini。然后关闭N13，通过Vpulse打开N12一个时间单位Δt，则CS上压降等于(I1*Δt)/CS，正比于净计算电流IM。此电压通过ADC读出得到计算结果。
输入为双极性输入时，电路工作过程如图7。输入电压V1～V4为正负互补电压。此时若负电压较多，BL上电流可能为负值，N2与N3形成的电流镜无法正常工作。因此需要开启补偿电流Ib与P0，电流通过电流镜P1复制进入N2与N3，以保证任意输入下求和电流IM为正，使N2与N3正常工作。电路其余部分工作方式与图6相同。最后CS上压降会多一个补偿电流Ib带来的大小固定的偏置压降，可以通过改变ADC参考电压的方式消除。
进行多位无符号数乘法加权求和时，电路工作过程如图8。此时输入可以是单极性输入或双极性输入，偏置产生单元工作过程可以如图6或图7所述，这里不再重复。用多个器件表示的无符号多位权重被存储在不同列上，并通过多路选择器(MUX)连到同一个钳位求和单元。对于二进制无符号数乘法，标号为W[0]～W[3]的器件分别代表1，2，4，8的乘数。先通过多路选择器选取低位进行乘加计算(图中为W[0]对应的列)。在IM稳定后，断开Kg，把此时电流镜的栅源电压储存在电容Cg上，随后可以关闭输入电压、运放与偏置产生模块以节省功耗。首先打开N13，把积分电容CS预充到Vini。接着打开N4与N5，把N12开启一个时间单位Δt后关闭，在Cs上形成了一定电压降。然后进行第二轮计算，保持输入不变，多路选择器选取W[1]对应的列。在IM稳定后，断开Kg，把此时电流镜的栅源电压储存在电容Cg上，随后同样关闭输入电压、运放与偏置产生模块以节省功耗。接着仍然打开N4与N5，把N12打开两个时间单位2Δt后关闭，表示此列代表的加权权重为2。此轮电压降与上一轮电压降在CS上叠加。然后进行第三轮计算，保持输入不变，多路选择器选取W[2]对应的列。在IM稳定后，断开Kg，把此时电流镜的栅源电压储存在电容Cg上，随后同样关闭输入电压、运放与偏置产生模块以节省功耗。接着同时打开N4～N7，把N12打开一个时间单位Δt后关闭，表示此列代表的加权权重为4。此轮电压降与前两轮电压降在CS上叠加。最后进行第三轮计算，保持输入不变，多路选择器选取W[3]对应的列。在IM稳定后，断开Kg，把此时电流镜的栅源电压储存在电容Cg上，随后同样关闭输入电压、运放与偏置产生模块以节省功耗。接着同时打开N4～N7，把N12打开两个时间单位2Δt后关闭，表示此列代表的加权权重为8。此轮电压降与前三轮电压降在CS上叠加。在CS上最终得到的电压降代表四次计算结果的加权求和。
进行多位有符号数乘法加权求和时，电路工作过程如图9。此时输入可以是单极性输入或双极性输入，偏置产生单元工作过程可以如图6或图7所述，这里不再重复。用多个器件表示的有符号多位权重被存储在不同列上，并通过多路选择器(MUX)连到同一个钳位求和单元。对于二进制有符号数乘法，标号为W[0]～W[3]的器件分别代表1，2，4，-8的乘数。在计算W[0]～W[2]代表的1，2，4的乘数时，电路工作过程与图8相同，这里不再重复。在计算W[3]代表的-8的乘数时，电路状态如图9所示。此时开启P型电流镜P2～P5，电流I1与I2之和经P型电流镜反向后流入电容CS。前三次计算电流均为从CS中抽取，此反向电流与前三次计算相反，达到乘以负数的效果。此轮电压升高与前三轮电压降在CS上叠加，在Cs上最终得到的电压降代表四次有符号数计算结果的加权求和。
以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护范围应以权利要求所述为准。
Claims (7)
1.一种用于存内计算的位线钳位与求和外围电路，其特征在于，包括一个共用的偏置产生单元与多个并行的钳位求和单元，偏置产生单元包括一列与阵列行数相同且全写入值为关态的存储器，与这列存储器连接的用于产生关态补偿电流的晶体管N0与运算放大器OP0，以及用于产生偏置底电流的晶体管P0与电流源Ib，偏置产生单元用来产生所需的偏置电压，包括给积分计算电容CS提供初始电压的Vini，给P型电流镜共源共栅管提供偏置电压Vb，给N型电流镜共源共栅管提供偏置电压Va，给运算放大器提供共模电压的VCOM，用于提供器件关态底电流补偿的电压Vc，用于提供保持电流镜正常工作底电流的电压Vd，钳位求和单元包括运算放大器OP1和连接位线的共源共栅管N2与N3，用于钳位位线BL电压，运算放大器OP1输出接到共源共栅管N3的栅极，位线电流不经过运算放大器OP1，设置用于保存N3栅极电压的开关Kg与电容Cg，设置用于产生位线关态补偿电流的晶体管N1，用于产生位线底电流的晶体管P1，以及设置用于按指定倍数缩小位线电流的N型电流镜N4~N11以及它们的控制开关K1~K4，通过N4~N11以一定的倍数缩小位线电流并在一个计算电容CS上积分，设置N12为积分脉冲时间控制开关，以及用于实现位线电流反向的P型电流镜P2~P5以及相应电流流向控制开关Kinv与KS， P2~P5若开启时，电流方向从CS抽取改为对CS充电。
2.如权利要求1所述的用于存内计算的位线钳位与求和外围电路，其特征在于，晶体管N4与N5的宽度分别是晶体管N2与N3的1/n倍，晶体管N6与N7的宽度分别是晶体管N2与N3的3/n倍，晶体管N8与N9的宽度分别是晶体管N2与N3的12/n倍，晶体管N10与N11的宽度分别是晶体管N2与N3的48/n倍，通过开启N4~N11的一组或多组，实现电流倍数为1/n，4/n，16/n与64/n。
3.一种如权利要求1所述的用于存内计算的位线钳位与求和外围电路的工作方法，其步骤包括：
1）偏置产生单元产生所需的偏置电压，包括给积分计算电容CS提供初始电压的Vini，给P型电流镜共源共栅管提供偏置电压Vb，给N型电流镜共源共栅管提供偏置电压Va，给运算放大器提供共模电压的VCOM，
2）位线上求和电流为IBL，通过偏置产生单元得到的保证电路正常工作的底电流Ib，需减去高阻电流Ic，流过N2与N3晶体管的净计算电流为IM，IM=IBL+Ib-Ic；
3）在IM稳定后，开关Kg与电容Cg用以保存运算放大器形成的输出电压，在运算放大器输出稳定后把阵列与运算放大器关闭而保持电容Cg上电压不变，通过调节开启电流镜倍数与N12的开启时间实现直接相加或加权相加的功能。
4.如权利要求3所述的工作方法，其特征在于，当输入电压全为正或零的单极性输入时，偏置产生单元产生关态底电流补偿的电流Ic，打开N12一个时间单位Δt，则CS上压降等于(IBL-Ic)*Δt/n/CS，其中IBL为位线电流，Ic为关态补偿电流，Δt为N12开启的时间，n为晶体管N2/N3与N4/N5的宽度之比，Cs为用于积分电容值。
5.如权利要求3所述的工作方法，其特征在于，当输入存在正负电压的双极性输入时，偏置产生单元产生提供保持电流镜正常工作底电流Ib，通过底电流保持位线电流始终为正，开启补偿电流Ib与P0，电流通过P型电流镜进入N2与N3， CS上压降会多一个补偿电流Ib带来的大小固定的偏置压降，压降等于(IBL+Ib)*Δt/n/CS，其中IBL为位线电流，Ib为使电路保持正常工作的底电流，Δt为N12开启的时间，n为晶体管N2/N3与N4/N5的宽度比，Cs为用于积分电容值。
6.如权利要求3所述的工作方法，其特征在于，进行多位无符号数乘法加权求和时，用多个器件表示的无符号多位权重被存储在不同列上，并通过多路选择器连到同一个钳位求和单元，晶体管N4与N5的宽度分别是晶体管N2与N3的1/n倍，晶体管N6与N7的宽度分别是晶体管N2与N3的3/n倍，晶体管N8与N9的宽度分别是晶体管N2与N3的12/n倍，晶体管N10与N11的宽度分别是晶体管N2与N3的48/n倍，实现电流倍数为1/n，4/n，16/n，64/n与2/n，8/n，32/n，128/n两组，刚好对应二进制权重为20到27的列，多次把N12开启一或两个时间单位Δt后关闭，在CS上最终得到的电压降代表多次计算结果的加权求和。
7.如权利要求3所述的工作方法，其特征在于，进行多位有符号数乘法加权求和时，用多个器件表示的有符号多位权重被存储在不同列上，并通过多路选择器连到同一个钳位求和单元，晶体管N4与N5的宽度分别是晶体管N2与N3的1/n倍，晶体管N6与N7的宽度分别是晶体管N2与N3的3/n倍，晶体管N8与N9的宽度分别是晶体管N2与N3的12/n倍，晶体管N10与N11的宽度分别是晶体管N2与N3的48/n倍，实现电流倍数为1/n，4/n，16/n，64/n与2/n，8/n，32/n，128/n两组，刚好对应二进制权重为20到27的列，在有符号数运算需要乘以负号时，开启P2~P5使电流反向，多次把N12开启一或两个时间单位Δt后关闭，在CS上最终得到的电压降代表多次计算结果的加权求和。
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