CN116092553A - 一种兼具乘加功能的存储器 - Google Patents

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Abstract

本发明涉及一种兼具乘加功能的存储器，包括基于8T存储单元的存储阵列、地址译码器、读写数据通路和读写控制模块，还包括CIM控制电路；所述地址译码器、读写数据通路和读写控制模块，用于控制所述存储阵列进行读操作或写操作；所述CIM控制电路用于完成对输入的二进制数据和存储于所述存储阵列中的二进制数据的乘加运算。本发明能够有效提高计算性能，同时提高能效。

Description

一种兼具乘加功能的存储器
技术领域
本发明涉及微处理器片上存储器的电路设计技术领域，特别是涉及一种兼具乘加功能的存储器。
背景技术
智慧城市，万物互连，智能化、网络化、数字化是下一代信息技术的核心。万物互连对芯片算力的要求达到了空前的高度，但在冯诺依曼结构体系下，当运算能力达到一定程度后，访问存储器的速度无法跟上运算部件对数据速度的要求，即形成了所谓的“内存墙”问题。同样执行大量的计算需要频繁的访问内存，需要在存储和计算之间往复搬运数据，数据搬运带来的功耗，即形成了所谓的“功耗墙”。
为缓解“内存墙”和“功耗墙”问题，近存储计算和存算一体架构近年来再次成为研究的热点。所谓“存算一体”是指以数据为中心的架构来替代传统的以计算为中心的架构，通过改造存储器的实现方法，直接在存储器中进行某些特定的数据处理或运算，可显著减少对存储器的数据访问。目前业内存算一体技术的研究基于多种存储体实现，包含DRAM、ReRAM、MRAM、FLASH、SRAM等，并且已经得到了一定的研究成果。但存算一体存在一明显的问题，大部分存储器的关键运算为模拟运算，即存在计算精度问题。
人工智能方向的发展，深度学习、神经网络、边缘计算等处理的数据往往是非结构化，需要巨大的并行量和计算量。并且在人工智能芯片的发展中，低精度设计反而是一个设计趋势，一方面能加速算法的推算，另一方面，更符合神经形态的运算特征。存算一体的工作特性正好符合AI芯片的应用需求，伴着人工智能的发展，存算一体的研究进一步得到关注，并呈现快速发展的趋势。在深度学习网络中，主要以卷积运算来进行特征提取，即采用乘加计算，因此如果能够将乘加运算固化到存储器中，可有效提高计算性能，同时提高能效。
发明内容
本发明所要解决的技术问题是提供一种兼具乘加功能的存储器，能够有效提高计算性能，同时提高能效。
本发明解决其技术问题所采用的技术方案是：提供一种兼具乘加功能的存储器，包括基于8T存储单元的存储阵列、地址译码器、读写数据通路和读写控制模块，还包括CIM控制电路；所述地址译码器、读写数据通路和读写控制模块，用于控制所述存储阵列进行读操作或写操作；所述CIM控制电路用于完成对输入的二进制数据和存储于所述存储阵列中的二进制数据的乘加运算。
所述8T存储单元包括由4个晶体管构成的交叉耦合反相器对结构；所述交叉耦合反相器对结构包括一个差分口和一个单端读口；所述差分口包括2个晶体管，2个晶体管分别作为传输管接在存储点的交叉线上，通过传输管完成对存储节点的写操作，通过存储节点的下拉管放电完成读操作；所述单端读口包括2个相互连接的晶体管，其中一个晶体管的栅极连接所述交叉耦合反相器对结构，另一个晶体管的栅极连接所述CIM控制电路的脉冲信号开启字线，连接所述交叉耦合反相器对结构的晶体管还接地，连接所述CIM控制电路的脉冲信号开启字线的晶体管还与所述CIM控制电路的局部位线连接。
所述存储阵列的数据位宽为15bit或15bit的倍数，用于映射4bit二进制数据位的权重，从高位到低位分别为：8bit、4bit、2bit、1bit。
所述地址译码器、读写数据通路和读写控制模块通过所述差分口进行读操作或者写操作，其中，读操作采用电压灵敏放大器结构；所述CIM控制电路包括CIM脉冲调制器、CIM控制模块和CIM读通路，通过单端读口由所述CIM脉冲调制器生成的脉冲信号开启字线，对局部位线进行量化放电，并在全局位线上完成电荷共享，完成4bit二进制乘数和被乘数的乘加操作，得到最终的模拟信号，由所述CIM读通路进行模拟信号的电压识别，并转换成数字信号，得到计算结果。
所述CIM脉冲调制器包括ROW地址译码电路和脉冲生成电路；所述ROW地址译码电路根据原有SRAM阵列的ROW数量，以及既定目标的乘加运算公式，完成地址译码，作为脉冲信号开启字线的使能控制；所述脉冲生成电路通过量化延时的方式，对一组输入的4bit二进制乘数进行有效脉宽的调制，按照二进制数据位的权重从高位到低位生成脉宽分别为8X、4X、2X、1X的脉冲信号。
所述CIM控制模块包括COL地址译码电路和灵敏放大器使能生成电路，在计算求值阶段，所述COL地址译码电路生成mux_sel信号，开启一位局部位线并在全局位线上形成电荷共享，等电压稳定后，由所述灵敏放大器使能生成电路生成使能信号控制所述CIM读通路中的电压灵敏放大器识别全局位线上的模拟电压，并转换成数字信号。
所述CIM通路包括电压灵敏放大器阵列；所述电压灵敏放大器阵列由15个电压灵敏放大器构成，采用电荷共享结构的电路设计得到参考电压，实现基于全局位线信号的单端电压灵敏放大器，并通过电容匹配得到15份等差值的参考电压，结合全局位线的实际放电情况，通过15个电压灵敏放大器的电压识别，实现模拟信号转换为数字信号。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明采用复用bitcell完成二进制权重的二维映射实现的兼具乘加运算的SRAM，由全数字电路实现，相比业界常规设计方法具备设计方法简单、功耗低、面积小、可靠性高、易于集成等特点。其作为SRAM宏模块，可复用于AI芯片和边缘计算芯片中，得到更广泛更多样的应用。
附图说明
图1是本发明实施方式的兼具乘加功能的存储器的架构示意图；
图2是本发明实施方式中8T存储单元的电路图；
图3是本发明实施方式中CIM读控制结构图(含被乘数权重映射示意)；
图4是本发明实施方式中字线脉冲控制示意图(含乘数的权重映射示意)；
图5是常规数据读写数据通路的示意图；
图6是本发明实施方式中单端电压灵敏放大器的示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的实施方式涉及一种兼具乘加功能的存储器，如图1所示，包括基于8T存储单元的存储阵列、地址译码器、读写数据通路、读写控制模块以及CIM控制电路。所述地址译码器、读写数据通路和读写控制模块，用于控制所述存储阵列进行读操作或写操作，亦可按照固定模式将二进制被乘数储存于阵列中，用于后续的乘加计算；所述CIM控制电路用于完成对输入的二进制数据和存储于所述存储阵列中的二进制数据的乘加运算。本实施方式的存储器相比传统计算，能达到减少数据存取，提高能效的目的。
如图2所示，8T存储单元(bitcell)为交叉耦合反相器对结构，具备一个差分口和一个单端读口。差分口由2个晶体管组成，2个晶体管分别作为传输管接在存储点的交叉线上，通过传输管可完成对存储节点的写0或写1操作，亦可通过存储节点的下拉管放电完成读操作。单端读口由2个晶体管组成，其中一个晶体管的栅极连接所述交叉耦合反相器对结构，另一个晶体管的栅极连接所述CIM控制电路的脉冲信号开启字线，连接所述交叉耦合反相器对结构的晶体管还接地，连接所述CIM控制电路的脉冲信号开启字线的晶体管还与所述CIM控制电路的局部位线连接。该单端读口在结构上与存储节点隔离，读不影响写，适用于乘加运算。此bitcell为常规的two-port结构，主流代工厂标配，因此本实施方式更具通用性。
由8Tbitcell构成的存储阵列采用多行或者多列bitcell进行二进制被乘数的重复存储，以bitcell的数量和面积为代价，替代乘加运算的控制逻辑带来的面积开销，其简化乘加运算的控制逻辑，降低功能实现的复杂度。本实施方式的存储阵列的数据位宽为15bit或15bit的倍数，目的为映射4bit二进制数据位的权重，从高位到低位分别为：8bit、4bit、2bit、1bit。通过复用数据位(位线)，也即复用bitcell的方式，巧妙解决二进制权重的问题，避免因权重问题而增加额外的复杂控制逻辑。
所述地址译码器、读写数据通路和读写控制模块通过所述差分口进行读操作或者写操作，其中，读操作采用电压灵敏放大器结构。所述地址译码器、读写数据通路和读写控制模块的设计方法和现有SRAM控制电路的设计方法一致，在此不做赘述。
所述CIM控制电路包括CIM脉冲调制器、CIM控制模块和CIM读通路，通过单端读口由所述CIM脉冲调制器生成的脉冲信号开启字线，对局部位线进行量化放电，并在全局位线上完成电荷共享，完成4bit二进制乘数和被乘数的乘加操作，得到最终的模拟信号，由所述CIM读通路进行模拟信号的电压识别，并转换成数字信号，得到计算结果。
本实施方式通过位线量化放电为通过字线加载不同脉宽(权重)的脉冲信号，开启bitcell放电通路，对局部位线进行可控放电，通过全局位线电荷分享为按照二进制的权重关系将局部位线接通到全局位线上，等放电结束，也即电荷分享结束后，全局位线上的电压值(模拟信号)即代表了此次乘加运算的结果。
所述CIM脉冲调制器包括ROW地址译码电路和脉冲生成电路，地址译码电路和脉冲生成电路的不同实现方式，可完成不同形式的乘加运算，如：A1*B1、A1*B2、A1*B1+A1*B2、A1*B1+A2*B2等，其中A1、A2、B1、B2都为4bit宽度的二进制数据。
如图3所示，阵列容量为512(地址深度)×15(数据位宽)，其中512的地址深度按128(row)×4(col)的结构进行位线折叠，采用4column Mux结构，由CIM Control中的ColDecoder译码得到的mux_sel<3:0>信号控制，每次读只开启1个col。15位数据位宽在物理布局上，按8bit、4bit、2bit、1bit，进行写入数据的二进制权重映射。当SRAM宏模块用于乘加运算时，写数据可由外部控制，通过差分口按权重映射进行被乘数的写入，并且在row方向连写4位地址。通过CIM脉冲调试器中的Pulse Driver对4bit输入乘数，调试成不同脉宽权重的4bit脉宽信号，并结合Row Decoder译码得到一组有效的CIM_WL0<3:0>信号，开启4个row。按照图示结构，512×15的阵列中可预先存储128组4bit二进制被乘数。通过字线的开启(row)，位线的选择(col)，完成A1(乘数)*B1(被乘数)的乘加运算，其结果体现在CIM_GBL上，通过15个灵敏放大器的识别转换，在经过CIM Encoder最终得到4bit精度的CIM_out<3:0>运算结果。
其中，ROW地址译码电路根据原有SRAM阵列的ROW数量，以及既定目标的乘加运算公式，完成地址译码，作为脉冲信号开启字线的使能控制。所述脉冲生成电路通过量化延时的方式，对一组输入的4bit二进制乘数进行有效脉宽的调制，按照二进制数据位的权重从高位到低位生成脉宽分别为8X、4X、2X、1X的脉冲信号。如图4所示，为了简化控制设计，一次读操作需开启4个字线，并且4位字线对应于4bit的输入乘数，按照二进制权重进行脉冲的调试，分别为8X、4X、2X、1X的脉宽，脉宽采用反相器链等延时的设计方法。
该二进制权重的二维映射方法在列方向(对应位线)，同时开启15列，以8bit、4bit、2bit、1bit的列数量，进行4bit被乘数从高位到低位的权重映射。在行方向(对应字线)，同时开启4行，以8X、4X、2X、1X的脉冲宽度，进行4bit乘数从高位到低位的权重映射。列方向和行方向共同形成了二进制权重的二维映射。
所述的CIM读通路主要包括预充电路、mux_sel电路、15个电压灵敏放大器构成的电压灵敏放大器阵列、编码电路。本实施方式中的CIM读通路采用了SRAM设计中现有的设计技术，包括预充电路、mux_sel电路和电压灵敏放大器，都是面积和功耗开销非常小的设计方案，巧妙的借用这些技术完成模拟信号到数据信号的转换。相比传统的高精度模拟ADC在面积和功耗方面有极大的优势。本实施方式兼具乘加运算的SRAM阵列，在功能模块集成方面有巨大优势
其中，电压灵敏放大器在电路结构和版图布局上做细致的优化，实现高分辨率、高可靠性的电压识别。该电压灵敏放大器采用电荷共享结构的电路设计得到参考电压，实现基于CIM_GBL信号的单端电压灵敏放大器，并且通过精准的电容匹配得到15份基本上等差值参考电压，结合CIM_GBL的实际放电情况，通过15个放大器阵列的电压识别，实现模拟信号转换位数据信号的设计需求，并满足4-bit精度的要求。
如图5所示，当SRAM宏模块用于常规存储，通过差分口可完成，对阵列的差分写和差分读，同样读通路采用电压灵敏放大器结构。如图6所示，单端电压灵敏放大器由差分电压灵敏放大器改造而来，通过负载的量化调整，由电荷分享的方法得到Vref参考电压。用于匹配乘加运算之后的电压值，并完成识别转换为数字信号。

Claims (7)

1.一种兼具乘加功能的存储器，包括基于8T存储单元的存储阵列、地址译码器、读写数据通路和读写控制模块，其特征在于，还包括CIM控制电路；所述地址译码器、读写数据通路和读写控制模块，用于控制所述存储阵列进行读操作或写操作；所述CIM控制电路用于完成对输入的二进制数据和存储于所述存储阵列中的二进制数据的乘加运算。
2.根据权利要求1所述的兼具乘加功能的存储器，其特征在于，所述8T存储单元包括由4个晶体管构成的交叉耦合反相器对结构；所述交叉耦合反相器对结构包括一个差分口和一个单端读口；所述差分口包括2个晶体管，2个晶体管分别作为传输管接在存储点的交叉线上，通过传输管完成对存储节点的写操作，通过存储节点的下拉管放电完成读操作；所述单端读口包括2个相互连接的晶体管，其中一个晶体管的栅极连接所述交叉耦合反相器对结构，另一个晶体管的栅极连接所述CIM控制电路的脉冲信号开启字线，连接所述交叉耦合反相器对结构的晶体管还接地，连接所述CIM控制电路的脉冲信号开启字线的晶体管还与所述CIM控制电路的局部位线连接。
3.根据权利要求1所述的兼具乘加功能的存储器，其特征在于，所述存储阵列的数据位宽为15bit或15bit的倍数，用于映射4bit二进制数据位的权重，从高位到低位分别为：8bit、4bit、2bit、1bit。
4.根据权利要求2所述的兼具乘加功能的存储器，其特征在于，所述地址译码器、读写数据通路和读写控制模块通过所述差分口进行读操作或者写操作，其中，读操作采用电压灵敏放大器结构；所述CIM控制电路包括CIM脉冲调制器、CIM控制模块和CIM读通路，通过单端读口由所述CIM脉冲调制器生成的脉冲信号开启字线，对局部位线进行量化放电，并在全局位线上完成电荷共享，完成4bit二进制乘数和被乘数的乘加操作，得到最终的模拟信号，由所述CIM读通路进行模拟信号的电压识别，并转换成数字信号，得到计算结果。
5.根据权利要求4所述的兼具乘加功能的存储器，其特征在于，所述CIM脉冲调制器包括ROW地址译码电路和脉冲生成电路；所述ROW地址译码电路根据原有SRAM阵列的ROW数量，以及既定目标的乘加运算公式，完成地址译码，作为脉冲信号开启字线的使能控制；所述脉冲生成电路通过量化延时的方式，对一组输入的4bit二进制乘数进行有效脉宽的调制，按照二进制数据位的权重从高位到低位生成脉宽分别为8X、4X、2X、1X的脉冲信号。
6.根据权利要求4所述的兼具乘加功能的存储器，其特征在于，所述CIM控制模块包括COL地址译码电路和灵敏放大器使能生成电路，在计算求值阶段，所述COL地址译码电路生成mux_sel信号，开启一位局部位线并在全局位线上形成电荷共享，等电压稳定后，由所述灵敏放大器使能生成电路生成使能信号控制所述CIM读通路中的电压灵敏放大器识别全局位线上的模拟电压，并转换成数字信号。
7.根据权利要求4所述的兼具乘加功能的存储器，其特征在于，所述CIM通路包括电压灵敏放大器阵列；所述电压灵敏放大器阵列由15个电压灵敏放大器构成，采用电荷共享结构的电路设计得到参考电压，实现基于全局位线信号的单端电压灵敏放大器，并通过电容匹配得到15份等差值的参考电压，结合全局位线的实际放电情况，通过15个电压灵敏放大器的电压识别，实现模拟信号转换为数字信号。
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