CN116580730A - 数据传输电路以及存储器 - Google Patents
数据传输电路以及存储器 Download PDFInfo
- Publication number
- CN116580730A CN116580730A CN202310850720.6A CN202310850720A CN116580730A CN 116580730 A CN116580730 A CN 116580730A CN 202310850720 A CN202310850720 A CN 202310850720A CN 116580730 A CN116580730 A CN 116580730A
- Authority
- CN
- China
- Prior art keywords
- data line
- signal
- node
- read
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 81
- 230000004044 response Effects 0.000 claims abstract description 43
- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 238000010586 diagram Methods 0.000 description 38
- IOYNQIMAUDJVEI-BMVIKAAMSA-N Tepraloxydim Chemical group C1C(=O)C(C(=N/OC\C=C\Cl)/CC)=C(O)CC1C1CCOCC1 IOYNQIMAUDJVEI-BMVIKAAMSA-N 0.000 description 30
- 230000000295 complement effect Effects 0.000 description 21
- 230000008054 signal transmission Effects 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000003321 amplification Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101150018075 sel-2 gene Proteins 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Dram (AREA)
Abstract
本公开实施例提供一种数据传输电路以及存储器。数据传输电路包括：本地数据线和全局数据线，本地数据线经由列选通电路与第一存储阵列的第一位线连接；读写转换电路，读写转换电路连接在本地数据线与全局数据线之间；读写转换电路包括反相器，反相器的输入端为第一节点，反相器的输出端为第二节点，第一节点与本地数据线连接；感测放大器，连接第一节点与第二节点，用于比较并放大第一节点的信号以及第二节点的信号的压差；控制器，连接全局数据线，且还连接第一节点或者第二节点，被配置为，响应于读控制信号，在第一节点与全局数据线之间传输数据，或者，在第二节点与全局数据线之间传输数据，以将目标读数据读取至全局数据线。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种数据传输电路以及存储器。
背景技术
动态随机存取存储器（Dynamic Random Access Memory，DRAM）是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
DRAM可以分为双倍速率同步（Double Data Rate，DDR）动态随机存储器、GDDR（Graphics Double Data Rate）动态随机存储器、低功耗双倍速率同步（Low Power DoubleData Rate，LPDDR）动态随机存储器等。随着DRAM应用的领域越来越多，如DRAM越来越多地应用于移动领域，用户对于DRAM速度指标的要求越来越高。
然而，目前的DRAM的读写性能仍有待提高。
发明内容
本公开实施例提供一种数据传输电路以及存储器，至少有利于减少数据线的数量的同时，保证数据传输准确性，以改善读写性能。
根据本公开一些实施例中，本公开实施例一方面提供一种数据传输电路，应用于存储器，所述存储器包括第一存储阵列以及列选通电路，包括：本地数据线和全局数据线，所述本地数据线经由所述列选通电路与所述第一存储阵列的第一位线连接；读写转换电路，所述读写转换电路连接在所述本地数据线与所述全局数据线之间；所述读写转换电路包括：反相器，所述反相器的输入端为第一节点，所述反相器的输出端为第二节点，所述第一节点与所述本地数据线连接；感测放大器，连接所述第一节点与所述第二节点，用于比较并放大所述第一节点的信号以及所述第二节点的信号的压差；控制器，连接所述全局数据线，且还连接所述第一节点或者所述第二节点，被配置为，响应于读控制信号，在所述第一节点与所述全局数据线之间传输数据，或者，在所述第二节点与所述全局数据线之间传输数据，以将目标读数据读取至所述全局数据线；响应于写控制信号，在所述全局数据线与所述本地数据线之间传输数据，以将目标写数据传输所述本地数据线。
根据本公开另一些实施例中，本公开实施例一方面还提供一种存储器，包括上述任意实施例提供的数据传输电路。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的数据传输电路的技术方案中，反相器对本地数据线的信号进行反相，经由第二节点输出与本地数据线的信号互为反相的信号；这样，感测放大器经由第一节点连接本地数据线，且还连接第二节点，由于本地数据线与第二节点的信号互为反相关系，使得感测放大器可以很快识别出本地数据线与第二节点的信号的压差，且进一步放大二者的压差，进而使得第二节点和本地数据线的信号可以更快的达到逻辑“1”或者逻辑“0”，继而通过控制器将第二节点的信号或者本地数据线的信号传输至全局数据线上，以实现目标读数据的准确传输。由于感测放大器仍可以比较和放大两个信号的压差，既可以保证具有较快的读取速度，且还具有高的信号传输准确性。此外，本公开实施例中读写转换电路均为单端输入和单端输出的传输方式，即，仅设置本地数据线和全局数据线，而无需设置互补本地数据线和互补全局数据线，可以节省数据线的数量，减小电路面积，降低寄生电阻和寄生电容，同时还可以减小数据传输电路的功耗。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本公开实施例提供的数据传输电路的一种框图；
图2为本公开实施例提供的数据传输电路的另一种框图；
图3为图2中读控制电路的一种电路结构示意图；
图4为本公开实施例提供的数据传输电路的又一种框图；
图5为图4中读控制电路的一种电路结构示意图；
图6为数据传输电路的一种电路结构示意图；
图7为数据传输电路的再一种框图；
图8为数据传输电路的又一种框图；
图9为图8中读控制电路的一种电路结构示意图；
图10为图9中的读控制电路的一种更为具体的电路结构示意图；
图11为图9中的读控制电路的一种更为具体的电路结构示意图；
图12为数据传输电路的另一种框图；
图13为图12所示的数据传输电路的一种更为具体的框图；
图14为图12所示的数据传输电路的另一种更为具体的框图；
图15为图12所示的数据传输电路的再一种更为具体的框图；
图16为数据传输电路的一种框图；
图17为图16中写控制电路的一种具体电路结构示意图；
图18为本公开实施例提供的存储器的一种架构图；
图19为图18中区域A的局部放大结构示意图。
具体实施方式
由背景技术可知，目前的存储器的读写性能有待提高。
在DRAM读取操作中，选中的字线被激活后，对应存储阵列中的数据会被传输至位线中，导致位线上的电压出现微弱的增加或减小。与位线连接的位线感测放大器（又称为阵列感测放大器），即第一级放大器（FSA，first sense amplifier），会根据此微弱信号将位线信号拉至0或1。列选通电路会依据列选通信号将选中位线上的0或1信号传输至本地数据线（LIO，local input output，也可以称为本地输入输出线或者局部数据线）上，接着通过半导体集成电路将本地数据线中的信号传输至全局数据线（GIO，global input output，也可以称为全局输入输出线或者全局数据线）上。在DRAM写入操作中，信号的传输方向与前述读取操作中的传输方向相反。
目前常用的信号传输方式为双端传输（也可称为双相位传输）。具体地，存储器中还包括与本地数据线相对应的互补本地数据线，与全局数据线相对应的互补数据线。本地数据线与互补本地数据线的信号为差分互补的关系，全局数据线与互补全局数据线的信号为差分互补关系。例如，在读写操作过程中，本地数据线与互补本地数据线中的一者为高电平时另一者为低电平，全局数据线与互补全局数据线中一者为高电平时另一者为低电平。
在一些例子中，位线感测放大器的两个输入端分别连接至相邻两个存储阵列的各一条位线，这两条位线通常称为BL和BLB，每条位线会连接存储阵列中的多个存储单元。当读取一条位线（称为目标位线）连接的存储单元所存储的数据时，会将另一条位线作为参考位线，在位线感测放大器在对目标位线的数据进行充分放大后，参考位线上会得到与所存储的数据相反的值，如所存储的数据为“1”，则参考位线的数据为“0”，如所存储的数据为“0”，则参考位线的数据为“1”。接着，目标位线和参考位线上的数据分别经由列选通电路对应传输至本地数据线和互补本地数据线。再经过读写转换电路，将本地数据线和互补本地数据线上的数据分别传输至全局数据线和互补全局数据线，最终将正确的数据读出至数据端口（即DQ端口）。
上述的双相位传输方式，由于高电平与低电平起到对比作用，有利于保证数据传输过程中的准确性。然而，上述的信号传输方式，本地数据线和全局数据线均为成对出现，即本地数据线和互补本地数据线为一对，全局数据线和互补全局数据线为一对，这就导致存储器中所需的数据线的总量较多，这将带来功耗高、电路面积大、寄生电容大、电阻大、散热需求大以及布线难度大等问题，影响存储器的性能。
本公开实施例提供一种数据传输电路，在保证数据传输准确性的基础上，读写转换电路的信号传输方式为单端至单端的方式，即数据在本地数据线与全局数据线之间进行传输，无需设置互补本地数据线和互补全局数据线。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1为本公开实施例提供的数据传输电路的一种框图。
参考图1，本公开实施例提供的数据传输电路包括本地数据线LIO和全局数据线GIO，本地数据线LIO经由列选通电路12与第一存储阵列11的第一位线BL1连接。数据传输电路还包括读写转换电路100，读写转换电路100连接在本地数据线LIO与全局数据线GIO之间，用于在读写操作期间，在本地数据线LIO与全局数据线GIO之间进行信号传输，以将全局数据线GIO上的目标写数据传输至本地数据线LIO上，将本地数据线LIO上的目标读数据传输至全局数据线GIO上。
读写转换电路100包括反相器101、感测放大器102以及控制器103。
反相器101的输入端为第一节点net1，反相器101的输出端为第二节点net2，第一节点net1与本地数据线LIO连接。
感测放大器102连接第一节点net1与第二节点net2，用于比较并放大第一节点net1的信号以及第二节点net2的信号的压差。
控制器103连接全局数据线GIO，且还连接第一节点net1或者第二节点net2。控制器103被配置为，响应于读控制信号RD，导通第一节点net1与全局数据线GIO之间的传输路径，或者导通第二节点net2与全局数据线GIO之间的传输路径，以将目标读数据读取至全局数据线GIO。
控制器103还响应于写控制信号WR，在全局数据线GIO与本地数据线LIO之间传输数据，以将目标写数据传输至本地数据线LIO。
上述实施例中，反相器101对本地数据线LIO的信号进行反相，经由第二节点net2输出与本地数据线LIO的信号互为反相的信号；这样，感测放大器102经由第一节点net1连接本地数据线LIO，且还连接第二节点net2，由于本地数据线LIO与第二节点net2的信号互为反相关系，使得感测放大器102可以很快识别出本地数据线LIO与第二节点net2的信号的压差，且进一步放大二者的压差，进而使得第二节点net2和本地数据线LIO的信号可以更快的达到逻辑“1”或者逻辑“0”，继而通过控制器103将第二节点net2的信号或者本地数据线LIO的信号传输至全局数据线GIO上，以实现目标读数据的传输。
可以理解的是，如无特别说明，本公开实施例中的逻辑“1”指的是高电平，逻辑“0”指的是低电平。此外，本公开实施例中的所称高电平、低电平均为相对的概念（即高电平的电压值高于与其对应的低电平的电压值），不限定高电平的具体电压值，也不限定低电平的具体电压值。
由于感测放大器102仍可以比较和放大两个信号的压差，既可以保证具有较快的读取速度，且还提高信号传输准确性。
此外，本公开实施例中读写转换电路均为单端输入和单端输出的传输方式，即，仅设置本地数据线LIO和全局数据线GIO，而无需设置互补本地数据线LIO和互补全局数据线GIO，可以节省数据线的数量，减小电路面积，降低寄生电阻和寄生电容，同时还可以减小数据传输电路的功耗。
以下将结合附图对本公开实施例提供的数据传输电路进行更为详细的说明。图1中，以实线表示第一节点net1至控制器103的传输路径，以点划线表示第二节点net2至控制器103传输路径。
其中，数据传输电路可以应用于存储器，存储器包括第一存储阵列11以及列选通电路12。
第一存储阵列11可包括呈多行多列排布的存储单元。其中，待读取的存储单元所在的行可以由行地址信号进行定位，待读取的存储单元所在的列可以由列地址信号经由列选通电路12选中，列选通电路12导通，则相应列的存储单元上的位线的数据可以被传输至本地数据线LIO。目标读数据即为第一存储阵列11中被行地址信号和列地址信号所选中的存储单元中所存的数据。
其中，在一些例子中，目标读数据可以为第一存储阵列11中选中的存储单元所存的数据，相应的，第一位线BL1上的数据为真实的待读取数据，即第一位线BL1上的数据为目标读数据。
图2为本公开实施例提供的数据传输电路的另一种框图。
参考图2，控制器103（参考图1）可以包括读控制电路113。读控制电路113连接在全局数据线GIO与第二节点net2之间。且读控制电路113被配置为，响应于读控制信号RD，在第二节点net2与输出节点neto之间的传输数据，以经由输出节点neto将本地数据线LIO的数据传输至全局数据线GIO，将目标读数据读取至全局数据线GIO。
其中，输出节点neto与全局数据线GIO耦接。
在一些例子中，在读取阶段，数据传输电路中的信号传输路径如下所述：
以目标读数据为“1”为例，则第一位线BL1上的信号为“1”即为高电平信号；第一位线BL1上信号传输至本地数据线LIO上，使得本地数据线LIO上的信号为“1”，经由反相器101反相输出后第二节点net2的信号为“0”即为低电平信号；感测放大器102对第一节点net1（第一节点net1的信号与本地数据线LIO的信号相同）和第二节点net2的压差进行放大，使得第一节点net1的信号电平变得更大即更接近为“1”，第二节点net2的信号的电平变得更低即更接近为“0”。
接着，读控制电路113响应于读控制信号RD，在第二节点net2与输出节点neto之间传输数据。由于第二节点net2的信号为“0”，为将目标读数据“1”传输至全局数据线GIO，读控制电路113用于使输出节点neto的信号为“1”。如此，全局数据线GIO获取目标读数据“1”。
以目标读数据为“0”为例，则第一位线BL1上的信号为“0”即为低电平信号。第一位线BL1上的信号传输至本地数据线LIO上，使得本地数据线LIO上的信号为“0”，经由反相器101反相输出后第二节点net2的信号为“1”即为高电平信号；感测放大器102对第一节点net1（第一节点net1的信号与本地数据线LIO的信号相同）和第二节点net2的压差进行放大，使得第一节点net1的信号电平变得更低即更接近为“0”，第二节点net2的信号的电平变得更高即更接近为“1”。
接着，读控制电路113响应于读控制信号RD，在第二节点net2与输出节点neto之间传输数据。由于第二节点net2的信号为“1”，为将目标读数据“0”传输至全局数据线GIO，读控制电路113用于使输出节点neto的信号为“0”。如此，全局数据线GIO获取目标读数据“0”。
可以理解的是，只要能实现上述的数据传输路径的逻辑的具体电路结构，均可应用于本公开实施例中，作为本公开实施例的读控制电路113。
图3为图2中读控制电路的一种电路结构示意图。需要说明的是，本公开实施例并不对读控制电路113的具体电路做限定，图3仅为一种具体示例，任何可实现上述数据传输逻辑的电路结构均可应用于本公开实施例中。
结合参考2和图3，在一些实施例中，读控制电路113可以包括第一NMOS管MN1和第二NMOS管MN2。第一NMOS管MN1的漏极作为输出节点neto且连接全局数据线GIO，第一NMOS管MN1的栅极连接第二节点net2。第二NMOS管MN2的漏极连接第一NMOS管MN1的源极，第二NMOS管MN2的栅极接收读控制信号RD，第二NMOS管MN2的源极连接接地端GND。
一般的，读控制信号RD为高电平有效。在读取操作期间，第二NMOS管导通。
在一些例子中，目标读数据为“0”，本地数据线LIO的信号为“0”，第二节点net2的信号为“1”，则第一NMOS管MN1导通，以使得输出节点neto的信号被拉低为“0”，即与输出节点neto耦接的全局数据线GIO的信号也为“0”。如此，将目标读数据“0”传输至全局数据线GIO。
在另一些例子中，目标读数据为“1”，本地数据线LIO的信号为“1”，第二节点net2的信号为“0”，则第一NMOS管MN1不导通。在读取操作之前，全局数据线GIO会被预充电至“1”，由于第一NMOS管MN1不导通，则输出节点neto以及全局数据线GIO的电平保持不变，以使得全局数据线GIO上的信号即为目标读数据“1”。
需要说明的是，图3中以第一NMOS管MN1的栅极连接第二节点net2且第二NMOS管MN2的栅极接收读控制信号RD作为示例，实际上，也可以设计为第一NMOS管MN1的栅极接收读控制信号RD且第二NMOS管MN2的栅极连接第二节点net2。
图4为本公开实施例提供的数据传输电路的又一种框图。
参考图4，控制器103（参考图1）包括读控制电路113。读控制电路113连接在全局数据线GIO与第一节点net1之间。读控制电路113被配置为，响应于读控制信号RD，在第一节点net1与输出节点neto之间的传输数据，以经由输出节点neto将本地数据线LIO的数据传输至全局数据线GIO，将目标读数据读取至全局数据线GIO。
其中，输出节点neto与全局数据线GIO耦接。
在一些例子中，在读取阶段，数据传输电路中的信号传输路径如下所述：
以目标读数据为“1”为例，则第一位线BL1上的信号为“1”即为高电平信号；第一位线BL1上信号传输至本地数据线LIO上，使得本地数据线LIO上的信号为“1”，经由反相器101反相输出后第二节点net2的信号为“0”即为低电平信号；感测放大器102对第一节点net1（第一节点net1的信号与本地数据线LIO的信号相同）和第二节点net2的压差进行放大，使得第一节点net1的信号电平变得更大即更接近为“1”，第二节点net2的信号的电平变得更低即更接近为“0”。
接着，读控制电路113响应于读控制信号RD，在第一节点net1与输出节点neto之间传输数据。由于第一节点net1的信号为“1”，为将目标读数据“1”传输至全局数据线GIO，读控制电路113用于使输出节点neto的信号为“1”。如此，全局数据线GIO获取目标读数据“1”。
以目标读数据为“0”为例，则第一位线BL1上的信号为“0”即为低电平信号。第一位线BL1上的信号传输至本地数据线LIO上，使得本地数据线LIO上的信号为“0”，经由反相器101反相输出后第二节点net2的信号为“1”即为高电平信号；感测放大器102对第一节点net1（第一节点net1的信号与本地数据线LIO的信号相同）和第二节点net2的压差进行放大，使得第一节点net1的信号电平变得更低即更接近为“0”，第二节点net2的信号的电平变得更高即更接近为“1”。
接着，读控制电路113响应于读控制信号RD，在第一节点net1与输出节点neto之间传输数据。由于第一节点net1的信号为“0”，为将目标读数据“0”传输至全局数据线GIO，读控制电路113用于使输出节点neto的信号为“0”。如此，全局数据线GIO获取目标读数据“0”。
可以理解的是，只要能实现上述的数据传输路径的逻辑的具体电路结构，均可应用于本公开实施例中，作为本公开实施例的读控制电路113。
图5为图4中读控制电路的一种电路结构示意图。需要说明的是，本公开实施例并不对读控制电路113的具体电路做限定，图5仅为一种具体示例，任何可实现上述数据传输逻辑的电路结构均可应用于本公开实施例中。
结合参考图4和图5，在一些实施例中，读控制电路113可以包括第一PMOS管MP1和第二NMOS管MN2。第一PMOS管MP1的源极作为输出节点neto且连接全局数据线GIO，第一PMOS管MP1的栅极连接第一节点net1。第二NMOS管MN2的漏极连接第一PMOS管MP1的漏极，第二NMOS管MN2的栅极接收读控制信号RD，第二NMOS管MN2的源极连接接地端GND。
在一些例子中，目标读数据为“0”，本地数据线LIO的信号为“0”，第一节点net1的信号为“0”，则第一PMOS管MP1导通，以使得输出节点neto的信号被拉低为“0”，与输出节点neto耦接的全局数据线GIO的信号也为“0”。如此，将目标读数据“0”传输至全局数据线GIO。
在另一些例子中，目标读数据为“1”，本地数据线LIO的信号为“1”，第一节点net1的信号为“1”，则第一PMOS管MP1不导通。在读取操作之前，全局数据线GIO会被预充电至“1”，由于第一PMOS管MP1不导通，则输出节点neto以及全局数据线GIO的电平保持不变，以使得全局数据线GIO上的信号即为目标读数据“1”。
需要说明的是，图5中以第一PMOS管MP1连接在全局数据线GIO与第二NMOS管MN2之间作为示例，实际上，也可以设计为第二NMOS管MN2连接在全局数据线GIO与第一PMOS管MP1之间。
图6为数据传输电路的一种电路结构示意图。
参考图6，反相器101可以包括第二PMOS管MP2和第三NMOS管MN3。第二PMOS管MP2的栅极与第三NMOS管MN3的栅极连接且连接第一节点net1，第二PMOS管MP2的源极可以直接连接工作电源VDD或者经由第一选通管MP3连接工作电源VDD。第二PMOS管MP2的漏极连接第三NMOS管MN3的漏极且连接第二节点net2，第三NMOS管的源极可以直接连接接地端GND或者经由第二选通管MN4连接接地端GND。
其中，在第二PMOS管MP2的源极经由第一选通管MP3连接工作电源、以及第三NMOS管MN3的源极经由第二选通管MN4连接接地端GND的方案中，可以通过控制第一选通管MP3以及第二选通管MN4的导通与否，来控制反相器101是否正常工作，即控制是否使第二节点net2输出与第一节点net1反相的信号。
第一选通管MP3可以为第三PMOS管，第三PMOS管的栅极接收第一使能信号EN1，源极连接工作电源VDD，漏极连接第二PMOS管MP2的源极。第二选通管MN4可以为第四NMOS管，第四NMOS管的栅极接收第二使能信号EN2，第四NMOS管的漏极连接第三NMOS管MN3的源极，第四NMOS管的漏极连接接地端GND。
继续参考图6，感测放大器102可以包括第四PMOS管MP4、第五PMOS管MP5、第五NMOS管MN5以及第六NMOS管MN6。其中，第四PMOS管MP4的源极可以经由第一选通管MP3连接工作电源VDD，第四PMOS管MP4的漏极连接第五NMOS管MN5的漏极，第四PMOS管MP4的栅极连接第五PMOS管MP5的漏极。第五NMOS管MN5的源极可以经由第二选通管MN4连接接地端GND，且第五NMOS管MN5的栅极连接第六NMOS管的漏极。第五PMOS管MP5的源极可以经由第一选通管MP3连接工作电源VDD，第五PMOS管MP5的漏极连接第六NMOS管MN6的漏极，第五PMOS管MP5的栅极连接第四PMOS管MP4的漏极。第六NMOS管MN6的源极可以经由第二选通管MN4连接接地端GND，第六NMOS管MN6的栅极连接第五NMOS管MN5的漏极。
其中，第四PMOS管MP4的漏极以及第五NMOS管MN5的漏极连接第一节点net1，第五PMOS管MP5的漏极以及第六NMOS管MN6的漏极连接第二节点net2。
感测放大器102还可以包括均衡电路112。均衡电路112连接第一节点net1和第二节点net2，用于在进行第一读操作之前对第一节点net1和第二节点net2进行均衡处理，以使第一节点net1的电平与第二节点net2的电平相同或接近相同，例如，可以让第一节点net1和第二节点net2的电平均为1/2Vdd或者接近1/2Vdd，Vdd为工作电源VDD的电平。
均衡电路112可以包括第六PMOS管MP6、第七PMOS管MP7以及第八PMOS管MP8。第六PMOS管MP6的第一端连接第一节点net1，第六PMOS管MP6的第二端连接第七PMOS管MP7的第一端且连接至目标电源V1，第七PMOS管MP7的第二端连接第二节点net2。第八PMOS管MP8的第一端和第二端分别连接第一节点net1和第二节点net2。第六PMOS管MP6的栅极、第七PMOS管MP7的栅极以及第八PMOS管MP8的栅极均接收均衡控制信号Eq。这样，在均衡控制信号Eq有效期间，可以同步对第一节点net1和第二节点net2进行预充电和均衡处理。
可以理解的是，在另一些例子中，第六PMOS管MP6的栅极和第七PMOS管MP7的栅极可以接收第一控制信号，第八PMOS管MP8的栅极可以第二控制信号。这样，可以先第二控制信号有效，对第一节点net1和第二节点net2进行均衡处理以使两个节点之间进行电荷分享，然后第一控制信号有效，让第一节点net1和第二节点net2被预充电至目标电平。
图7为数据传输电路的再一种框图，控制器103（参考图1）还可以包括写控制电路123。写控制电路123连接在全局数据线GIO与本地数据线LIO之间。写控制电路123被配置为响应于写控制信号WR，在全局数据线GIO与本地数据线LIO之间传输数据。
参考图7，写入数据时的数据写入路径可以为：
目标写数据为“1”时，全局数据线GIO的信号为“1”，写控制电路123响应于写控制信号WR导通，以使全局数据线GIO与本地数据线LIO连接，本地数据线LIO的信号也为“1”。本地数据线LIO的信号经由列选通电路12传输至第一位线BL1中，第一位线BL1将目标写数据“1”存储至第一存储阵列11中。
目标写数据为“0”时，全局数据线GIO的信号为“0”，写控制电路123响应于写控制信号WR导通，以使全局数据线GIO与本地数据线LIO连接，本地数据线LIO的信号也为“0”。本地数据线LIO的信号经由列选通电路12传输至第一位线BL1中，第一位线BL1将目标写数据“0”存储至第一存储阵列11中。
继续参考图6和图7，控制器103还可以包括写控制电路123。写控制电路123连接在全局数据线GIO与本地数据线LIO之间传输数据，以将目标写数据传输至本地数据线LIO。
在一些例子中，在写入阶段，数据传输电路中的信号传输路径如下所述：
以目标写数据为“1”为例，则全局数据线GIO的信号为“1”。写控制电路123响应于写控制信号WR导通，以使得全局数据线GIO与本地数据线LIO之间耦接，这样，本地数据线LIO的信号也为“1”，本地数据线LIO接收到目标写数据，进而将目标写数据写入至选中的存储单元中。
以目标写数据为“0”为例，则全局数据线GIO的信号为“0”。写控制电路123响应于写控制信号WR导通，以使得全局数据线GIO与本地数据线LIO之间耦接，这样，本地数据线LIO的信号也为“0”，本地数据线LIO接收到目标写数据，进而将目标写数据写入至选中的存储单元中。
继续参考图6，写控制电路123可以包括第七NMOS管MN7。第七NMOS管MN7的第一端连接全局数据线GIO，第二端连接本地数据线LIO，栅极接收写控制信号WR。
需要说明的是，图6仅为反相器101、感测放大器102以及写控制电路123的一种具体电路结构示意，本公开实施例并不对反相器101、感测放大器102以及写控制电路123的具体电路结构做限定。
继续参考图6，数据传输电路还可以包括预充电路200。预充电路200直接连接全局数据线GIO，用于对全局数据线GIO进行预充电。
其中，在进行读取操作之前，预充电路200可以对全局数据线GIO进行预充电。
继续参考图6，数据传输电路还可以包括数据路径300以及数据端口400，全局数据线GIO上的信号经由数据路径300传输至数据端口400。
图8为数据传输电路的又一种框图。
参考图8，在一些例子中，存储器还可以包括第二存储阵列21，第二存储阵列21具有第二位线BL2，且第二位线BL2的信号与第一位线BL1的信号互为差分信号。相应的，目标读数据既可能来自第一存储阵列11，也可能来自第二存储阵列21。第一存储阵列11和第二存储阵列21共用读写转换电路100。
具体地，以目标读数据来自第一存储阵列11为例。位线感测放大器13连接第一位线BL1和第二位线BL2，目标读数据被传输至第一位线BL1上后，位线感测放大器13对第一位线BL1和第二位线BL2进行感测放大，以拉大第一位线BL1与第二位线BL2之间的压差。目标读数据为1，则第一位线BL1的信号更接近于“1”即电平更高，第二位线BL2的信号更接近于“0”即电平更低。目标读数据为0，则第一位线BL1的信号更接近于“0”即电平更低，第二位线BL2的信号更接近于“1”即电平更高。
以目标读数据来自第二存储阵列21为例。位线感测放大器13连接第一位线BL1和第二位线BL2，目标读数据被传输至第二位线BL2上后，位线感测放大器13对第一位线BL1和第二位线BL2进行感测放大，以拉大第一位线BL1与第二位线BL2之间的压差。目标读数据为1，则第一位线BL1的信号更接近于“0”即电平更低，第二位线BL2的信号更接近于“1”即电平更高。目标读数据为0，则第一位线BL1的信号更接近于“1”即电平更高，第二位线BL2的信号更接近于“0”即电平更低。
通过这种差分放大的方式，有利于提升数据传输的准确性。
由于第一存储阵列11和第二存储阵列21共用读写转换电路，无论是对第一存储阵列11进行读取操作还是对第二存储阵列21进行读取操作，第一位线BL1上的电平均会发生变化，且第一位线BL1上的信号会被传输至本地数据线LIO。那么，就存在需判断本地数据线LIO接收到的信号到底是不是真实的目标读数据的需求，即，本地数据线LIO接收到的信号是否是来自与第一位线BL1连接的第一存储阵列11，第一位线BL1的信号是来自第一存储阵列11，还是基于对第二位线BL2进行差分放大后得到的与第二位线BL2上的信号互为差分的信号（即实际来自第二存储阵列）。
若本地数据线LIO接收到的信号是来自与第一位线BL1连接的第一存储阵列11，则本地数据线LIO接收到的信号是真实的目标读数据。若第一位线BL1的信号为基于对第二位线BL2进行差分放大后得到的与第二位线BL2上的信号互为差分的信号，则本地数据线LIO接收到的信号对应的反相信号才是真实的目标读数据。
继续参考图8，在一些实施例中，控制器103可以包括读控制电路113，读控制电路113连接第一节点net1和第二节点net2。读控制电路113被配置为，接收并响应于选择信号Sel，将目标读数据读取至全局数据线GIO，以保证全局数据线GIO获取的目标读数据为目标存储阵列中所存的数据，目标存储阵列为第一存储阵列11或者第二存储阵列21；其中，选择信号Sel用于指示，目标存储阵列为第一存储阵列11还是第二存储阵列21。
在读取操作中，以本地数据线LIO的信号为真实的目标读数据为例，即进行读取操作的为第一存储阵列11。读控制电路113中的信号传输路径可以如下所述：
目标读数据为“1”，本地数据线LIO以及第一节点net1的信号为“1”，第二节点net2的信号为“0”。读控制电路113响应于选择信号Sel，以使全局数据线GIO的信号为“1”。如此，将目标读数据读取至全局数据线GIO。
目标读数据为“0”，本地数据线LIO以及第一节点net1的信号为“0”，第二节点net2的信号为“1”。读控制电路113响应于选择信号Sel，以使全局数据线GIO的信号为“0”。如此，将目标读数据读取至全局数据线GIO。
在读取操作中，以第一位线BL1的信号为对第二位线BL2进行差分放大得到的信号为例，即，本地数据线LIO的信号为不是真实的目标读数据，即进行读取操作的为第二存储阵列21。读控制电路113中的信号传输路径可以如下所述：
目标读数据为“1”，第二位线BL2的信号为“1”，第一位线BL1的信号为“0”。相应的，本地数据线LIO以及第一节点net1的信号为“0”，第二节点net2的信号为“1”。读控制电路113响应于选择信号Sel，以使全局数据线GIO的信号为“1”。如此，将目标读数据读取至全局数据线GIO。
目标读数据为“0”，第二位线BL2的信号为“1”，第一位线BL1的信号为“0”。本地数据线LIO以及第一节点net1的信号为“0”，第二节点net2的信号为“1”。读控制电路113响应于选择信号Sel，以使全局数据线GIO的信号为“0”。如此，将目标读数据读取至全局数据线GIO。
图9为图8中读控制电路的一种电路结构示意图。需要说明的是，图9仅为一种读控制电路113的一种示例，本公开实施例并不对读控制电路113的具体电路结构进行限定，任何可实现上述的信号传输逻辑的电路，均可作为本公开实施例中的读控制电路113。
参考图9，读控制电路113可以包括：第一MOS管M1和第二MOS管M2，第一MOS管M1的第一端和第二MOS管M2的第一端均连接全局数据线GIO，第一MOS管M1的栅极接收选择信号Sel，第二MOS管M2的栅极接收选择信号Sel；第三MOS管M3和第四MOS管M4，第三MOS管M3的第一端连接第一MOS管M1的第二端，第四MOS管M4的第一端连接第二MOS管M2的第二端，第三MOS管M3的栅极连接第一节点net1，第四MOS管的栅极连接第二节点net2；开关管M5，开关管M5的第一端连接第三MOS管M3的第二端以及第四MOS管M4的第二端，开关管M5的栅极接收读控制信号RD，开关管M5的第二端连接接地端GND；其中，在开关管M5响应于读控制信号RD导通期间，第一MOS管M1与第二MOS管M2中的一者导通。
第一MOS管M1受选择信号Sel的控制导通或截止，第二MOS管M2受选择信号Sel的控制导通或者截止。第三MOS管M3受第一节点net1的信号的控制导通或截止，第四MOS管M4受第二节点net2的信号控制导通或者截止。
以第一位线BL1的信号为真实的目标读数据为例，在读取操作期间，读控制电路113的工作原理如下：
在目标读数据为“1”的情形下，本地数据线LIO以及第一节点net1的信号为“1”。开关管响应于读控制信号RD导通。第一MOS管M1和第三MOS管M3构成的从全局数据线GIO到接地端GND的路径截止，第二MOS管M2和第四MOS管M4构成的从全局数据线GIO到接地端GND的路径截止。如此，全局数据线GIO的信号的电平不会被拉低至0，从而使得全局数据线GIO上的数据为目标读数据“1”。
在目标读数据为“0”的情形下，本地数据线LIO以及第一节点net1的信号为“0”。开关管响应于读控制信号RD导通。第一MOS管M1和第三MOS管M3构成的从全局数据线GIO到接地端GND的路径导通，和/或者，第二MOS管M2和第四MOS管M4构成的从全局数据线GIO到接地端GND的路径导通。如此，全局数据线GIO的信号的电平被拉低至“0”，从而使得全局数据线GIO上的数据为目标读数据“0”。
以第一位线BL1的信号为对第二位线BL2进行差分放大得到的差分信号为例，即第一位线BL1的信号不是真实的目标读数据，在读取操作期间，读控制电路113的工作原理如下：
在目标读数据为“0”的情形下，本地数据线LIO以及第一节点net1的信号为“1”。开关管响应于读控制信号RD导通。第一MOS管M1和第三MOS管M3构成的从全局数据线GIO到接地端GND的路径导通，和/或者，第二MOS管M2和第四MOS管M4构成的从全局数据线GIO到接地端GND的路径导通。如此，全局数据线GIO的信号的电平被拉低至0，从而使得全局数据线GIO上的数据为目标读数据“0”。
在目标读数据为“1”的情形下，本地数据线LIO以及第一节点net1的信号为“0”。开关管响应于读控制信号RD导通。第一MOS管M1和第三MOS管M3构成的从全局数据线GIO到接地端GND的路径截止，和/或者，第二MOS管M2和第四MOS管M4构成的从全局数据线GIO到接地端GND的路径截止。如此，全局数据线GIO的信号的电平不会被拉低至“0”，从而使得全局数据线GIO上的数据为目标读数据“1”。
图10为图9中的读控制电路的一种更为具体的电路结构示意图。
参考图10，在一些例子中，选择信号Sel可以为单信号；第一MOS管M1和第二MOS管M2中的一者为NMOS管，另一者为PMOS管。这样，虽然第一MOS管M1和第二MOS管M2的栅极均接收相同的信号，但能够实现如下的导通逻辑：在第一MOS管M1导通的情况下第二MOS管M2截止，在第一MOS管M1截止的情况下第二MOS管M2导通。
图10中以第一MOS管M1为NMOS管且第二MOS管M2为PMOS管作为示例。
图11为图9中的读控制电路的另一种更为具体的电路结构示意图。
参考图11，在另一些例子中，选择信号Sel可以包括互为反相的子选择信号Sel1以及反相子选择信号Sel2；其中，第一MOS管M1的栅极接收子选择信号Sel1，第二MOS管M2的栅极接收反相子选择信号Sel2；第一MOS管M1和第二MOS管M2均为NMOS管或者均为PMOS管。
可以理解的是，在一些具体例子中，第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4以及开关管M5可以均为NMOS管。
上述实施例中，读控制电路113可以基于选择信号Sel，将真实的目标读数据传输至全局数据线GIO。可以理解的是，选择信号Sel也可以不提供给读控制电路113，而是额外增加选择电路104，选择电路104基于选择信号Sel对目标读数据进行逻辑处理，以保证全局数据线GIO获取的目标读数据为目标存储阵列中所存的数据，目标存储阵列为第一存储阵列11或者第二存储阵列21。
图12为数据传输电路的另一种框图。
参考图12，存储器还包括第二存储阵列21，第二存储阵列21具有第二位线BL2，且第二位线BL2的信号与第一位线BL1的信号互为差分信号，第一位线BL1和第二位线BL2均连接位线感测放大器13；目标读数据来自第一存储阵列11或者第二存储阵列21中的一者；第一存储阵列11和第二存储阵列21共用读写转换电路100；控制器103还包括：选择电路133，被配置为，基于选择信号Sel，对目标读数据进行逻辑处理，以保证全局数据线GIO获取的目标读数据为目标存储阵列中所存的数据，目标存储阵列为第一存储阵列11或者第二存储阵列21；其中，选择信号Sel用于指示，目标存储阵列为第一存储阵列11还是第二存储阵列21。
具体地，在第一位线BL1上的信号为真实的目标读数据的情形下，本地数据线LIO上的信号为“0”，则全局数据线GIO上的信号“0”，即全局数据线GIO上的目标读数据为“0”；本地数据线LIO上的信号为“1”，则全局数据线GIO上的信号“1”，即全局数据线GIO上的目标读数据为“1”。
在第一位线BL1上的信号为对第二位线BL2进行差分放大后得到的信号的情形下，本地数据线LIO上的信号为“0”，则全局数据线GIO上的信号“1”，即全局数据线GIO上的目标读数据为“1”；本地数据线LIO上的信号为“1”，则全局数据线GIO上的信号“0”，即全局数据线GIO上的目标读数据为“0”。
图13为图12所示的数据传输电路的一种更为具体的框图。
参考图13，选择电路133可以连接全局数据线GIO，并基于选择信号Sel，将控制器103的输出节点neto的数据直接传输至全局数据线GIO，或者，将输出节点neto的数据反相后传输至全局数据线GIO。其中，控制器103的输出节点即为读控制电路113的输出节点neto。有关输出节点neto的描述可参考前述详细说明，在此不再赘述。
其中，控制器103的输出节点neto的信号与本地数据线LIO的信号相同。本地数据线LIO的信号为“1”，则输出节点neto的信号为“1”；本地数据线LIO的信号为“0”，则输出节点neto的信号为“0”。
在选择信号Sel指示目标存储阵列为第一存储阵列11时，选择电路133将控制器103的输出节点neto与全局数据线GIO耦接。
在选择信号Sel指示存储阵列为第二存储阵列21时，选择电路133对输出节点neto的信号进行反相处理得到反相信号，并将反相信号传输至全局数据线GIO。
图14为图12所示的数据传输电路的另一种更为具体的框图。
参考图14，第二位线BL2经由列选通电路12连接本地数据线LIO；选择电路133被配置为，基于选择信号Sel，选择第一位线BL1上的信号经由列选通电路12传输至本地数据线LIO，或者，选择第二位线BL2上的信号经由相应的列选通电路12传输至本地数据线LIO。
其中，选择电路133包括第一选择器1331和第二选择器1332。第一选择器1331连接在第一位线BL1与本地数据线LIO之间，可以设置在第一位线BL1与相应的列选通电路12之间，也可以设置在列选通电路12与本地数据线LIO之间。第二选择器1332连接在第二位线BL2与本地数据线LIO之间，可以设置在第二位线BL2与相应的列选通电路12之间，也可以设置在列选通电路12与本地数据线LIO之间。
第一选择器1331和第二选择器1332可以均由MOS管构成，MOS管的栅极接收相应的选择信号Sel。
可以理解的是，第一选择器1331和第二选择器1332接收的选择信号可以由单信号即为同一信号。在另一些例子中，选择信号也可以为互为反相关系的子选择信号和反相子选择信号，第一选择器1331接收子选择信号和反相子选择信号中的一者，第二选择器1332接收子选择信号和反相子选择信号中的另一者。
其中，在选择信号Sel指示目标存储阵列为第一存储阵列11时，选择电路133基于选择信号Sel，使第一位线BL1上的信号传输至本地数据线LIO上，而第二位线BL2上的信号不会传输至本地数据线LIO上。在选择信号Sel指示目标存储阵列为第二存储阵列21时，选择电路133基于选择信号Sel，使第二位线BL2上的信号传输至本地数据线LIO上，而第一位线BL1上的信号不会传输至本地数据线LIO上。
如此，始终保证是真实的目标读数据被传输至本地数据线LIO上，这样，最终全局数据线GIO上获取的目标读数据也是真实的。
可以理解的是，在另一些例子中，选择电路133也可以与列选通电路12集成在一起，这样，列选通电路12不仅受列选通信号CSL控制，且还受选择信号Sel控制。选择信号Sel控制列选通电路12的方式可以为：列选通电路12响应于选择信号Sel导通或者截止，或者，列选通电路12响应于选择信号Sel来调整导通的时刻。
具体地，对于列选通电路12响应于选择信号Sel导通或者截止的方案而言：选择信号Sel指示目标存储阵列为第一存储阵列11，则与第一位线BL1连接的列选通电路12响应于列选通信号CSL和选择信号Sel导通，以将第一位线BL1上的信号传输至本地数据线LIO上，与第二位线BL2连接的列选通电路12响应于列选通信号CSL和选择信号Sel截止，使得第二位线BL2上的信号不会传输至本地数据线LIO上。选择信号Sel指示目标存储阵列为第二存储阵列21，可参考上述的逻辑，为避免赘述在此不再描述。
对于列选通电路12响应于选择信号Sel来调整导通的时刻的方案而言：选择信号Sel指示目标存储阵列为第一存储阵列11，则与第一位线BL1连接的列选通电路12响应于列选通信号CSL和选择信号Sel先导通，以将第一位线BL1上的信号先传输至本地数据线LIO上，在经过预设时间后，与第二位线BL2连接的列选通电路12再响应于列选通信号CSL和选择信号Sel导通，使得第一位线BL1上的信号后传输至本地数据线LIO上。选择信号Sel指示目标存储阵列为第二存储阵列21，可参考上述的逻辑，为避免赘述在此不再描述。
其中，预设时间的设置原则可以为：在第二位线BL2上的信号传输至本地数据线LIO上后，不会对控制器103读取本地数据线LIO上先前接收到的第一位线BL1上的信号造成过干扰作为前提，来合理设置。例如，预设时间可以为，在与第一位线BL1连接的列选通电路12导通后，直至读控制信号RD从有效变为无效对应所需的时间。
图15为图12所示的数据传输电路的再一种更为具体的框图。
参考图15，选择电路133也可以连接全局数据线GIO，并位于全局数据线GIO与数据端口400之间。
其中，在选择信号Sel指示目标存储阵列为第一存储阵列11时，选择电路133基于选择信号Sel，将全局数据线GIO上获取的目标读数据直接传输至数据端口400，即在将目标读数据传输至数据端口400之前，全局数据线GIO上的目标读数据为真实的。
在选择信号Sel指示目标存储阵列为第二存储阵列21时，选择电路133基于选择信号Sel，将全局数据线GIO上获取的目标读数据进行反相处理后，将得到的反相数据传输至数据端口400。这样，虽然全局数据上的目标读数据不是真实的，但最终传输是数据端口400上的目标读数据为真实的。需要说明的是，对于这一情形而言，也认为属于“保证全局数据线GIO获取的目标读数据为目标存储阵列中所存的数据”的范围。
可以理解的是，本公开实施例中，在第一存储阵列11和第二存储阵列21共用读写转换电路100的情形下，控制器103可以被配置为，接收并响应于选择信号，将目标读数据读取至全局数据线，以保证全局数据线获取的目标读数据为目标存储阵列中所存的数据，目标存储阵列为第一存储阵列或者第二存储阵列。选择信号用于指示，目标存储阵列为第一存储阵列还是第二存储阵列。
有关控制器103响应于选择信号进行处理，以保证全局数据线获取的目标读数据为目标存储阵列中所存的数据，可参考前述的图10至图15任一方案实现。本公开实施例并不对控制器103响应于选择信号进行处理的具体方案做限定，任何可实现上述目的方案，均可应用于本公开实施例中。
类似的，在写入操作期间，控制器也可以响应于选择信号进行处理，以保证向目标存储阵列中写入真实的目标写数据。
图16为数据传输电路的一种框图。参考图16，在第一存储阵列11和第二存储阵列21共用读写转换电路100的情形下，控制器103中的写控制电路123也受选择信号Sel控制。
具体地，在选择信号Sel指示目标存储阵列为第一存储阵列11时，写控制电路123响应于选择信号Sel和写控制信号WR工作，以使本地数据线LIO的信号与全局数据线GIO的信号相同，即同为“1”或者同为“0”。在选择信号Sel指示目标存储阵列为第二存储阵列21时，写控制电路123响应于选择信号Sel和写控制电路WR工作，以使本地数据线LIO的信号与全局数据线GIO的信号中的一者为高电平信号，另一者为低电平信号，即本地数据线LIO的信号与全局数据线GIO的信号中的一者为“1”，另一者为“0”。
以下将结合附图对写入操作期间的工作原理进行说明：
在选择信号Sel指示目标存储阵列为第一存储阵列11的情况下，数据写入路径如下所述：
目标写数据为“1”时，全局数据线GIO的信号为“1”。写控制电路123响应于写控制信号WR以及选择信号Sel工作，使得本地数据线LIO的信号也为“1”。相应的，本地数据线LIO的信号经由列选通电路12传输至第一位线BL1，第一位线BL1将目标写数据“1”写入至第一存储阵列11。
目标写数据为“0”时，全局数据线GIO的信号为“0”。写控制电路123响应于写控制信号WR以及选择信号Sel工作，使得本地数据线LIO的信号也为“0”。相应的，本地数据线LIO的信号经由列选通电路12传输至第一位线BL1，第一位线BL1将目标写数据“0”写入第一存储阵列11。
在选择信号Sel指示目标存储阵列为第二存储阵列21的情况下，数据写入路径如下所述：
目标写数据为“1”，全局数据线GIO的信号为“1”。写控制电路123响应于写控制信号WR以及选择信号Sel工作，使得本地数据线LIO的信号为“0”。本地数据线LIO的信号经由列选通电路12传输至第一位线BL1，即第一位线BL1的信号为“0”。位线感测放大器13比较并放大第一位线BL1和第二位线BL2的压差，使得第二位线BL2的信号为“1”，第二位线BL2将目标写数据“1”写入至第二存储阵列21。
目标写数据为“0”，全局数据线GIO的信号为“0”。写控制电路123响应于写控制信号WR以及选择信号Sel工作，使得本地数据线LIO的信号为“1”。本地数据线LIO的信号经由列选通电路12传输至第一位线BL1，即第一位线BL1的信号为“1”。位线感测放大器13比较并放大第一位线BL1和第二位线BL2的压差，使得第二位线BL1的信号为“0”，第二位线BL2将目标写数据“0”写入至第二存储阵列21。
图17为图16中写控制电路的一种具体电路结构示意图，需要说明的是，图17中所示的写控制电路仅为一种示例，本公开实施例并不对图16中写控制电路的具体电路结构做限定。
参考图17，写控制电路123可以包括连接全局数据线GIO的选择器MUX。写控制电路123还包括第七NMOS管，第七NMOS管的第一端连接选择器MUX的输出端，第七NMOS管的第二端连接本地数据线LIO，第七NMOS管的栅极接收写控制信号。选择器MUX的输入端连接全局数据线GIO。
其中，选择器MUX还受选择信号Sel控制，基于选择信号Sel来选择是直接输出全局数据线GIO的信号还是将全局数据线GIO的信号进行反相后再输出。
在选择信号Sel指示目标存储阵列为第一存储阵列11时，选择器MUX的输出端将输入端接收到的信号直接输出。即，全局数据线GIO的信号为“1”，则选择器MUX的输出端的信号为“1”，以将“1”传输至本地数据线LIO，进而保证第一位线BL1上得到的信号为“1”。全局数据线GIO的信号为“0”，则选择器MUX的输出端的信号为“0”，以将“0”传输至本地数据线LIO，进而保证第一位线BL1上得到的信号为“0”。
在选择信号Sel指示目标存储阵列为第二存储阵列21时，选择器MUX的输出端将输入端接收到的信号进行反相后再输出，即全局数据线GIO的信号为“1”，则选择器MUX的输出端的信号为“0”，以将“0”传输至本地数据线LIO，进而保证第二位线BL2上得到的信号为“1”。全局数据线GIO的信号为“0”，则选择器MUX的输出端的信号为“1”，以将“1”传输至本地数据线LIO，进而保证第二位线BL2上得到的信号为“0”。
可以理解的是，控制器包括读控制电路和写控制电路，有关读控制电路和写控制电路的具体电路方式，在不相互矛盾的情况下，可以为上述实施例中的任意组合方式。
上述实施例提供的数据传输电路的技术方案中，无需设置与本地数据线相对应的互补本地数据线，无需设置与全局数据线相对应的互补全局数据线，从而节省了数据线的总量，从而有利于减少电路面积、降低寄生电阻以及寄生电容且降低功耗。此外，由于反相器将本地数据线的信号进行反相，得到与本地数据线的反相信号作为第二节点的信号。而感测放大器可以比较和放大第二节点与本地数据线的信号的压差，使得第一节点和第二节点的信号电平可以变得更接近于“1”或者更接近于“0”，有利于保证数据传输的正确性，使得全局数据线获取的目标读数据准确。
本公开实施例还提供一种存储器，包括上述任意实施例的数据传输电路。以下将结合附图对本公开实施例提供的存储器进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的描述，以下将不做赘述。
图18为本公开实施例提供的存储器的一种架构图，图19为图18中区域A的局部放大结构示意图。
参考图18和图19，存储器包括多个存储阵列500，其中任意相邻的两个存储阵列500定义为第一存储阵列11和第二存储阵列21，每个存储阵列500包括多个存储单元。存储器还包括位线感测放大器阵列130，位于存储阵列500相对的两侧，其中，分别连接第一存储阵列11中的第一位线BL1和第二存储阵列21中的第二位线BL2，位线感测放大器阵列130包括多个位线感测放大器13。还包括字线（未图示）以及与字线连接的行译码电路600。存储器还包括列译码电路700、驱动电路800以及数据传输电路900。
数据传输电路900包括本地数据线LIO、全局数据线GIO以及读写转换电路100。
每一读写转换电路100与一位线感测放大器阵列130相对应，读写转换电路100经由相应的列选通电路12与位线感测放大器阵列130中的位线感测放大器13连接。读写转换电路100与本地数据线LIO和全局数据线GIO相对应，且经由列选通电路12将第一位线BL1连接至本地数据线LIO。列选通电路12接收到的列选通信号CSL由列译码电路700提供。
可以理解的是，如上述实施例中所述，可以经由相应的列选通电路12使第一位线BL1连接至本地数据线LIO。
如前述实施例的描述可知，在一些例子中，第二位线BL2也可以经由相应的列选通电路12连接至本地数据线LIO。
存储器可以为随机存取存储装置（RAM）、只读存储装置（ROM）、晶态随机存储装置（SRAM）、动态随机存储装置（DRAM）、同步动态随机存取存储装置（SDRAM）、电阻式随机存取存储装置（RRAM）、双倍速率存储装置（DDR）、低功率双倍数据速率存储装置（LPDDR）、相变存储装置（PCM）或者快闪存储装置。
如前述分析可知，本实施例提供的存储器具有数据传输准确性高且数据线的总数少，芯片面积小且功耗小的优势。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。
Claims (15)
1.一种数据传输电路，应用于存储器，所述存储器包括第一存储阵列以及列选通电路，其特征在于，包括：
本地数据线和全局数据线，所述本地数据线经由所述列选通电路与所述第一存储阵列的第一位线连接；
读写转换电路，所述读写转换电路连接在所述本地数据线与所述全局数据线之间；所述读写转换电路包括：
反相器，所述反相器的输入端为第一节点，所述反相器的输出端为第二节点，所述第一节点与所述本地数据线连接；
感测放大器，连接所述第一节点与所述第二节点，用于比较并放大所述第一节点的信号以及所述第二节点的信号的压差；
控制器，连接所述全局数据线，且还连接所述第一节点或者所述第二节点，被配置为，响应于读控制信号，在所述第一节点与所述全局数据线之间传输数据，或者，在所述第二节点与所述全局数据线之间传输数据，以将目标读数据读取至所述全局数据线；响应于写控制信号，在所述全局数据线与所述本地数据线之间传输数据，以将目标写数据传输所述本地数据线。
2.根据权利要求1所述的数据传输电路，其特征在于，所述控制器包括：
读控制电路，连接在所述全局数据线与所述第二节点之间，被配置为，响应于所述读控制信号，在所述第二节点与输出节点之间传输数据，以经由所述输出节点将所述本地数据线的数据传输至所述全局数据线，将所述目标读数据读取至所述全局数据线。
3.根据权利要求2所述的数据传输电路，其特征在于，所述读控制电路包括：
第一NMOS管，所述第一NMOS管的漏极作为所述输出节点且连接所述全局数据线，所述第一NMOS管的栅极连接所述第二节点；
第二NMOS管，所述第二NMOS管的漏极连接所述第一NMOS管的源极，所述第二NMOS管的栅极接收所述读控制信号，所述第二NMOS管的源极连接接地端。
4.根据权利要求1所述的数据传输电路，其特征在于，所述控制器包括：
读控制电路，连接在所述全局数据线与所述第一节点之间，被配置为，响应于所述读控制信号，在所述第一节点与输出节点之间传输数据，以经由所述输出节点将所述本地数据线的数据传输至所述全局数据线，将所述目标读数据读取至所述全局数据线。
5.根据权利要求4所述的数据传输电路，其特征在于，所述读控制电路包括：
第一PMOS管，所述第一PMOS管的源极作为所述输出节点且连接所述全局数据线，所述第一PMOS管的栅极连接所述第一节点；
第二NMOS管，所述第二NMOS管的漏极连接所述第一PMOS管的漏极，所述第二NMOS管的栅极接收所述读控制信号，所述第二NMOS管的源极连接接地端。
6.根据权利要求1所述的数据传输电路，其特征在于，所述存储器还包括第二存储阵列，所述第二存储阵列具有第二位线，且所述第二位线的信号与所述第一位线的信号互为差分信号；所述目标读数据来自所述第一存储阵列或者所述第二存储阵列中的一者；所述第一存储阵列和所述第二存储阵列共用所述读写转换电路；所述控制器还包括：
选择电路，被配置为，基于选择信号，对所述目标读数据进行逻辑处理，以保证所述全局数据线获取的所述目标读数据为目标存储阵列中所存的数据，所述目标存储阵列为所述第一存储阵列或者所述第二存储阵列；
其中，所述选择信号用于指示，所述目标存储阵列为所述第一存储阵列还是所述第二存储阵列。
7.根据权利要求6所述的数据传输电路，其特征在于，所述选择电路连接所述全局数据线，并基于所述选择信号，将所述控制器的输出节点的数据直接传输至所述全局数据线，或者，将所述输出节点的数据反相后传输至所述全局数据线。
8.根据权利要求6所述的数据传输电路，其特征在于，所述第二位线经由列选通电路连接所述本地数据线；所述选择电路被配置为，基于所述选择信号，选择所述第一位线上的信号经由列选通电路传输至本地数据线，或者，选择第二位线上的信号经由相应的列选通电路传输至本地数据线列选通电路列选通电路。
9.根据权利要求6所述的数据传输电路，其特征在于，所述选择电路连接所述全局数据线，并位于所述全局数据线与数据端口之间。
10.根据权利要求1所述的数据传输电路，所述存储器还包括第二存储阵列，所述第二存储阵列具有第二位线，且所述第二位线的信号与所述第一位线的信号互为差分信号；所述目标读数据来自所述第一存储阵列或者所述第二存储阵列中的一者；所述第一存储阵列和所述第二存储阵列共用所述读写转换电路；所述控制器包括：
读控制电路，所述读控制电路连接所述第一节点和所述第二节点，被配置为，接收并响应于选择信号，将所述目标读数据读取至所述全局数据线，或者，基将所述目标读数据读取至所述全局数据线，以保证所述全局数据线获取的所述目标读数据为目标存储阵列中所存的数据，所述目标存储阵列为所述第一存储阵列或者所述第二存储阵列；
其中，所述选择信号用于指示，所述目标存储阵列为所述第一存储阵列还是所述第二存储阵列。
11.根据权利要求10所述的数据传输电路，其特征在于，所述读控制电路包括：
第一MOS管和第二MOS管，所述第一MOS管的第一端和所述第二MOS管的第一端均连接所述全局数据线，所述第一MOS管的栅极接收所述选择信号，所述第二MOS管的栅极接收所述选择信号；
第三MOS管和第四MOS管，所述第三MOS管的第一端连接所述第一MOS管的第二端，所述第四MOS管的第一端连接所述第二MOS管的第二端，所述第三MOS管的栅极连接所述第一节点，所述第四MOS管的栅极连接所述第二节点；
开关管，所述开关管的第一端连接所述第三MOS管的第二端以及所述第四MOS管的第二端，所述开关管的栅极接收所述读控制信号，所述开关管的第二端连接接地端；
其中，在所述开关管响应于所述读控制信号导通期间，所述第一MOS管与所述第二MOS管中的一者导通。
12.根据权利要求11所述的数据传输电路，其特征在于，所述选择信号为单信号；所述第一MOS管和所述第二MOS管中的一者为NMOS管，另一者为PMOS管。
13.根据权利要求11所述的数据传输电路，其特征在于，所述选择信号包括互为反相的子选择信号以及反相子选择信号；其中，所述第一MOS管的栅极接收所述子选择信号，所述第二MOS管的栅极接收所述反相子选择信号；所述第一MOS管和所述第二MOS管均为NMOS管或者均为PMOS管。
14.根据权利要求11所述的数据传输电路，其特征在于，所述第一MOS管、所述第二MOS管、所述第三MOS管、所述第四MOS管以及所述开关管均为NMOS管。
15.一种存储器，其特征在于，包括如权利要求1-14任一项所述的数据传输电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310850720.6A CN116580730B (zh) | 2023-07-12 | 2023-07-12 | 数据传输电路以及存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310850720.6A CN116580730B (zh) | 2023-07-12 | 2023-07-12 | 数据传输电路以及存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116580730A true CN116580730A (zh) | 2023-08-11 |
| CN116580730B CN116580730B (zh) | 2023-12-01 |
Family
ID=87534486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310850720.6A Active CN116580730B (zh) | 2023-07-12 | 2023-07-12 | 数据传输电路以及存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116580730B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117437944A (zh) * | 2023-12-20 | 2024-01-23 | 长鑫存储技术有限公司 | 存储器 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030210079A1 (en) * | 2002-05-09 | 2003-11-13 | Moon Byong-Mo | Input/output buffer having reduced skew and methods of operation |
| US20070041257A1 (en) * | 2005-08-17 | 2007-02-22 | Tae Kim | Low voltage sensing scheme having reduced active power down standby current |
| CN102163450A (zh) * | 2010-02-16 | 2011-08-24 | 台湾积体电路制造股份有限公司 | 使用独立读出放大器电压的存储器读取方法 |
| US20120287740A1 (en) * | 2011-05-12 | 2012-11-15 | Micron Technology, Inc. | Sense amplifiers, memories, and apparatuses and methods for sensing a data state of a memory cell |
| CN103165165A (zh) * | 2011-12-15 | 2013-06-19 | 爱思开海力士有限公司 | 半导体存储装置 |
| US20160072461A1 (en) * | 2014-09-04 | 2016-03-10 | International Business Machines Corporation | Current-Mode Sense Amplifier |
| KR20170038258A (ko) * | 2015-09-30 | 2017-04-07 | 창원대학교 산학협력단 | 이이피롬의 센싱회로 및 데이터버스 회로 |
| CN212032138U (zh) * | 2020-06-05 | 2020-11-27 | 长鑫存储技术(上海)有限公司 | 读写转换电路以及存储器 |
| CN114730586A (zh) * | 2020-02-06 | 2022-07-08 | 长鑫存储技术有限公司 | 感测放大器电路、存储器及其操作方法 |
| CN116092553A (zh) * | 2023-02-06 | 2023-05-09 | 上海高性能集成电路设计中心 | 一种兼具乘加功能的存储器 |
-
2023
- 2023-07-12 CN CN202310850720.6A patent/CN116580730B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030210079A1 (en) * | 2002-05-09 | 2003-11-13 | Moon Byong-Mo | Input/output buffer having reduced skew and methods of operation |
| US20070041257A1 (en) * | 2005-08-17 | 2007-02-22 | Tae Kim | Low voltage sensing scheme having reduced active power down standby current |
| CN102163450A (zh) * | 2010-02-16 | 2011-08-24 | 台湾积体电路制造股份有限公司 | 使用独立读出放大器电压的存储器读取方法 |
| US20120287740A1 (en) * | 2011-05-12 | 2012-11-15 | Micron Technology, Inc. | Sense amplifiers, memories, and apparatuses and methods for sensing a data state of a memory cell |
| CN103165165A (zh) * | 2011-12-15 | 2013-06-19 | 爱思开海力士有限公司 | 半导体存储装置 |
| US20160072461A1 (en) * | 2014-09-04 | 2016-03-10 | International Business Machines Corporation | Current-Mode Sense Amplifier |
| US20170316812A1 (en) * | 2014-09-04 | 2017-11-02 | International Business Machines Corporation | Current-Mode Sense Amplifier |
| KR20170038258A (ko) * | 2015-09-30 | 2017-04-07 | 창원대학교 산학협력단 | 이이피롬의 센싱회로 및 데이터버스 회로 |
| CN114730586A (zh) * | 2020-02-06 | 2022-07-08 | 长鑫存储技术有限公司 | 感测放大器电路、存储器及其操作方法 |
| US20220270653A1 (en) * | 2020-02-06 | 2022-08-25 | Changxin Memory Technologies, Inc. | Sense amplifier circuit, memory device, and operation method thereof |
| CN212032138U (zh) * | 2020-06-05 | 2020-11-27 | 长鑫存储技术(上海)有限公司 | 读写转换电路以及存储器 |
| CN116092553A (zh) * | 2023-02-06 | 2023-05-09 | 上海高性能集成电路设计中心 | 一种兼具乘加功能的存储器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117437944A (zh) * | 2023-12-20 | 2024-01-23 | 长鑫存储技术有限公司 | 存储器 |
| CN117437944B (zh) * | 2023-12-20 | 2024-03-08 | 长鑫存储技术有限公司 | 存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116580730B (zh) | 2023-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11024365B1 (en) | Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices | |
| US7656732B2 (en) | Semiconductor storage device | |
| CN212032139U (zh) | 读写转换电路以及存储器 | |
| US5487043A (en) | Semiconductor memory device having equalization signal generating circuit | |
| US7990792B2 (en) | Hybrid sense amplifier and method, and memory device using same | |
| WO2021253870A1 (zh) | 半导体集成电路以及存储器 | |
| JP4994135B2 (ja) | センス増幅回路およびセンス増幅方法 | |
| CN212392000U (zh) | 半导体集成电路以及存储器 | |
| JP5127435B2 (ja) | 半導体記憶装置 | |
| CN116580730B (zh) | 数据传输电路以及存储器 | |
| CN113760173A (zh) | 读写转换电路以及存储器 | |
| CN113760174A (zh) | 读写转换电路以及存储器 | |
| US9679614B1 (en) | Semiconductor device with single ended main I/O line | |
| CN114550799A (zh) | 存储阵列故障检测方法、装置与电子设备 | |
| CN110326044B (zh) | 输入缓冲器电路 | |
| US11830569B2 (en) | Readout circuit, memory, and method of reading out data of memory | |
| JP2011090750A (ja) | 半導体装置及びその制御方法 | |
| US6728122B2 (en) | Semiconductor memory device capable of rewriting data signal | |
| JP3057836B2 (ja) | 半導体記憶装置 | |
| US10734060B2 (en) | Input buffer circuit | |
| CN116564376B (zh) | 读写转换电路、存储器以及读写控制方法 | |
| CN117437944B (zh) | 存储器 | |
| US20240177767A1 (en) | Dram circuit | |
| CN218568433U (zh) | 数据读写传输控制电路及存储器芯片 | |
| EP3971897B1 (en) | Semiconductor integrated circuit and memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240119 Address after: Room 401-10, 4th Floor, Building 52, No. 2 Jingyuan North Street, Beijing Economic and Technological Development Zone, Daxing District, Beijing, 100176 Patentee after: Changxin Jidian (Beijing) Storage Technology Co.,Ltd. Address before: 230601 no.388 Xingye Avenue, Airport Industrial Park, Hefei Economic and Technological Development Zone, Anhui Province Patentee before: CHANGXIN MEMORY TECHNOLOGIES, Inc. |