CN218568433U - 数据读写传输控制电路及存储器芯片 - Google Patents

Abstract

本实用新型提供了一种数据读写传输控制电路及存储器芯片，该数据读写传输控制电路耦接在主输入输出线对与本地输入输出线对之间，能够使用相对较少的开关管来构建，减小了电路面积，且提高了读数速度，从而提高了存储器芯片的性能。

Description

数据读写传输控制电路及存储器芯片

技术领域

本实用新型涉及存储器芯片技术领域，特别涉及一种数据读写传输控制电路及存储器芯片。

背景技术

请参考图1，在动态随机存取存储器(dynamic random access memory，DRAM)芯片中，存储单元阵列DRAM array一般以行和列布置有若干存储单元cell(未图示)。

在读操作时，数据的传递方向如下：相应的存储单元cell中的数据在字线(wordline)WL打开后被读到对应的位线(bit line)BL/BLB上，再经过该位线BL/BLB连接的位线感测放大电路(sense amplifier)SA感测后，被读出到本地输入输出线(local inputoutput line，又称为局部输入输出线)LIOT/LIOB上，本地输入输出线LIOT/LIOB上的数据再经过数据读写传输控制电路(例如可以是本地感测放大电路，local sense amplifier)LSA的读信号控制，被读出到主输入输出线(main input output line)MIOT/MIOB上，进而使得数据最终被读出到相应的数据端。相应地，在写操作时，数据的传递方向与读操作相反。

可见，上述的数据读写传输控制电路LSA承担着实现DRAM芯片的读写操作的核心功能，DRAM芯片的存储容量越大，其需要用到的数据读写传输控制电路LSA就越多，因此改进耦接在主输入输出线和本地输入输出线之间的数据读写传输控制电路，以提高DRAM芯片性能，显得尤为重要。

实用新型内容

本实用新型的目的在于提供一种数据读写传输控制电路及存储器芯片，能够提高DRAM电路性能。

为实现上述目的，本实用新型提供一种数据读写传输控制电路，所述数据读写传输控制电路包括第二开关管、第三开关管、第六开关管和第七开关管，所述第二开关管的控制端和所述第三开关管的控制端耦接且接收写使能信号，所述第二开关管的第一端耦接第一主输入输出线，所述第二开关管的第二端耦接所述第六开关管的控制端和第一本地输入输出线，所述第三开关管的第一端耦接第二主输入输出线，所述第三开关管的第二端耦接所述第七开关管的控制端和第二本地输入输出线；其中，

所述数据读写传输控制电路还包括第四开关管和第五开关管，所述第四开关管的控制端和所述第五开关管的控制端耦接且接收读使能信号，所述第四开关管的第一端耦接所述第一主输入输出线，所述第四开关管的第二端耦接所述第六开关管的第一端，所述第五开关管的第一端耦接所述第二主输入输出线，所述第五开关管的第二端耦接所述第七开关管的第一端，所述第六开关管的第二端耦接所述第七开关管的第二端且接收相应的电压信号，且所述电压信号用于在所述读使能信号有效时加快所述第一主输入输出线或所述第二主输入输出线的放电；

或者，所述数据读写传输控制电路还包括第一开关管，所述第一开关管的控制端接收读使能信号，所述第一开关管的第一端耦接所述第六开关管的第二端和所述第七开关管的第二端，所述第一开关管的第二端接地，所述第六开关管的第一端耦接所述第一主输入输出线，所述第七开关管的第一端耦接所述第二主输入输出线。

可选地，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管、所述第六开关管和所述第七开关管均为NMOS晶体管或均为PMOS晶体管。

可选地，所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管、所述第六开关管和所述第七开关管均为NMOS晶体管，所述电压信号为负电压信号。

基于同一实用新型构思，本实用新型还提供一种存储器芯片，其包括所述的数据读写传输控制电路。

可选地，所述的存储器芯片还包括：

存储单元阵列，包括以行和列布置的若干存储单元，同一行存储单元耦接相应的同一条字线，同一列存储单元耦接相应的同一条位线；

位线感测放大电路，耦接在所述存储单元阵列的相应位线和所述数据读写传输控制电路之间。

可选地，所述位线感测放大电路包括第一至第四晶体管，且第一晶体管和第二晶体管为N型晶体管，第三晶体管和第四晶体管为P型晶体管，所述第一晶体管的栅极、所述第三晶体管的栅极、所述第二晶体管的漏极和所述第四晶体管的漏极均耦接一位线对中的一条位线，所述第一晶体管的漏极、所述第三晶体管的漏极、所述第二晶体管的栅极和所述第四晶体管的栅极均耦接所述位线对中的另一条位线，所述第一晶体管的源极耦接所述第二晶体管的源极并接收一信号，所述第三晶体管的源极耦接所述第四晶体管的源极并接收另一信号。

可选地，所述的存储器芯片还包括均衡电路，耦接在所述位线感测放大电路和所述数据读写传输控制电路之间。

可选地，所述均衡电路包括第五至第七晶体管，第五至第七晶体管的栅极均接收相应的控制信号，第五晶体管的漏极和第七晶体管的源极均耦接相应的位线对中的一条位线，所述第五晶体管的源极耦接第六晶体管的源极并接收相应的电压信号，所述第六晶体管的漏极和所述第七晶体管的漏极耦接所述位线对中的另一条位线。

可选地，所述的存储器芯片还包括列选通电路，耦接在所述均衡电路和所述数据读写传输控制电路之间，且所述列选通电路的控制端耦接列地址解码器，并在所述列地址解码器的信号控制下导通。

可选地，所述的存储器芯片还包括主放大电路，耦接所述数据读写传输控制电路所耦接的第一主输入输出线和第二主输入输出线。

与现有技术相比，本实用新型的技术方案至少具有以下有益效果之一：

1、当本实用新型的数据读写传输控制电路，包括第二至第七开关管M2～M7这6个开关管时，相对7个开关管M1～M7结构，少了一个尾电流管(即省略了第一开关管M1)，电路面积更小，不影响写操作，且由于第六开关管和第七开关管的第二端接收相应的电压信号，该电压信号在所述读使能信号有效时能加快所述第一主输入输出线或所述第二主输入输出线的放电，因此相比现有的尾电流管导通时使得第六开关管和第七开关管的第二端接地的方案，在读操作时加快了主输入输出线的放电速度，进而加快了存储器芯片的读数速度。

2、当本实用新型的数据读写传输控制电路，包括第一至第三开关管M1～M3、第六至第七开关管M6～M7这5个开关管时，相对7个开关管M1～M7结构，少了第四至第五开关管(即省略了M4和M5)，电路面积更小，不影响写操作，在读操作时只用M7或M6一个开关管放电，主输入输出线的放电速度更快，进而加快了存储器芯片的读数速度。

附图说明

图1是现有技术中的一种DRAM存储器芯片的系统架构示意图。

图2是现有技术中的一种DRAM存储器芯片中的数据读写传输控制电路LSA的结构示意图。

图3是本实用新型第一实施例的数据读写传输控制电路的结构示意图。

图4是本实用新型第二实施例的数据读写传输控制电路的结构示意图。

图5是本实用新型第三实施例的存储器芯片的系统架构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本实用新型更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本实用新型可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本实用新型发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本实用新型能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本实用新型的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接到"、“耦接”其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的元件。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。

正如背景技术中所述，数据读写传输控制电路LSA承担着DRAM芯片实现读写操作的核心功能，其电路设计影响DRAM芯片性能。

请参考图2，一种非最优实施例的数据读写传输控制电路LSA通常由7个开关管(可以是NMOS等晶体管)M1～M7构成，其中，以M1～M7均为NMOS晶体管为例，M1、M4、M5的栅极接收读使能信号READ_EN，M2和M3的栅极接收写使能信号WRITE_EN，M6的栅极与M2的源极连接且连接到本地输入输出线LIOB上，M7的栅极与M3的源极连接且连接到本地输入输出线LIOT上，M2的漏极与M4的漏极连接且连接到主输入输出线MIOB上，M3的漏极与M5的漏极连接且连接到主输入输出线MIOT上，M1为尾电流管，M1的漏极连接M6的源极和M7的源极，M1的源极接地。

在读操作时，READ_EN＝1，WRITE_EN＝0，M4、M5、M1打开，若LIOB＝0，LIOT＝1，M7打开，M6关闭，MIOT放电至地，MIOB保持预先被预充到的高电位，于是，读出数据MIOT＝0，MIOB＝1。同理，当LIOB＝1，LIOT＝0，读出数据MIOT＝0，MIOB＝1。

在写操作时，READ_EN＝0，WRITE_EN＝1，M4、M5、M1关闭，断开MIOT和MIOB的放电通路。M2、M3打开，MIOT的数据写入LIOT，MIOB的数据写入LIOB。

上述的数据读写传输控制电路LSA存在以下缺陷:

1、需要用M5和M7叠加起来，或者M4和M6叠加起来放电，放电速度较慢，影响读数速度；

2、由于采用了7个开关管的电路设计，随着DRAM芯片的存储容量越大，DRAM芯片用到的数据读写传输控制电路LSA越多，数据读写传输控制电路LSA整体上占用DRAM芯片的电路面积就越大。

基于此，本实用新型提供一种数据读写传输控制电路及存储器芯片，该数据读写传输控制电路耦接在主输入输出线与本地输入输出线之间，能够使用相对较少的开关管来构建，以减小电路面积，且提高读数速度，以提高存储器芯片的性能。

以下结合附图和具体实施例对本实用新型提出的技术方案作进一步详细说明。根据下面说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

第一实施例

请参考图3，本实施例提供一种数据读写传输控制电路LSA，耦接在相应的存储器芯片(例如DRAM存储器芯片)的本地输入输出线对和主输入输出线对之间。

本地输入输出线对由第一本地输入输出线LIOB和第二本地输入输出线LIOT组成，且第一本地输入输出线LIOB和第二本地输入输出线LIOT是彼此成为正电平和反转电平的一对信号线。LIOB和LIOT能够提供相应的电压差，使得在读操作的过程中，数据读写传输控制电路LSA能够感测到该电压差，以将LIOB和LIOT上的数据读取到主输入输出线对上。

主输入输出线对由第一主输入输出线MIOB和第二主输入输出线MIOT组成，且第一主输入输出线MIOB和第二主输入输出线MIOT是彼此成为正电平和反转电平的一对信号线，MIOB和MIOT能够提供相应的电压差，使得在写操作的过程中，数据读写传输控制电路LSA能够感测到该电压差，以将MIOB和MIOT上的数据对应地写到LIOB和LIOT上。

在读操作时，第一本地输入输出线LIOB和第二本地输入输出线LIOT之间的电位差，可以经该数据读写传输控制电路LSA的感测放大后，传送到第一主输入输出线MIOB和第二主输入输出线MIOT。在本实用新型的其他实施例中，该数据读写传输控制电路LSA也可以没有放大的作用，其主要是用于实现本地输入输出线对和主输入输出线对之间的数据传输。

本实施例中，该数据读写传输控制电路LSA包括第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7这6个开关管。其中，第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7中的至少一个可以为NMOS管或PMOS管等晶体管，也可以为其他任意合适的开关元件，还可以为任意合适的开关逻辑电路。

作为一种示例，第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6和第七开关管M7均为NMOS晶体管。M2～M7中，各个开关管的控制端为NMOS晶体管的栅极，各个开关管的第一端为NMOS晶体管的漏极，各个开关管的第二端为NMOS晶体管的源极。

具体地，第二开关管M2的栅极和第三开关管M3的栅极耦接且接收写使能信号WRITE_EN，第二开关管M2的漏极耦接第一主输入输出线MIOB和第四开关管M4的漏极，第二开关管M2的源极耦接第六开关管M6的栅极和第一本地输入输出线LIOB，第三开关管M3的漏极耦接第二主输入输出线MIOT和第五开关管M5的漏极，第三开关管M3的源极耦接第七开关管M7的栅极和第二本地输入输出线LIOT，第四开关管M4的栅极和第五开关管M5的栅极耦接且接收读使能信号READ_EN，第四开关管M4的源极耦接第六开关管M6的漏极，第五开关管M5的源极耦接第七开关管M7的漏极，第六开关管M6的源极耦接第七开关管M7的源极且接收相应的电压信号VLOW，且电压信号VLOW为低于0V的负电压信号，能够在读使能信号READ_EN有效(即READ_EN＝1)时，加快第一主输入输出线MIOB或第二主输入输出线MIOT的放电。

作为一种示例，读使能信号READ_EN由0变1后，即READ_EN＝1，读使能信号READ_EN有效，该数据读写传输控制电路LSA所在的存储器芯片执行读操作，此过程中，写使能信号WRITE_EN＝0，写使能信号WRITE_EN无效；反之，读使能信号READ_EN由1变0后，即READ_EN＝0，读使能信号READ_EN无效，写使能信号WRITE_EN由0变1后，即WRITE_EN＝1，写使能信号WRITE_EN有效，该数据读写传输控制电路LSA所在的存储器芯片执行写操作。

本示例的数据读写传输控制电路LSA应用于DRAM等存储器芯片的工作原理如下：

在读操作时，READ_EN＝1，WRITE_EN＝0，M2和M3关断，M4和M5导通。若LIOT＝1，LIOB＝0，则M7导通，MIOT放电，VLOW为负电压，MIOT放电速度比图2中有M1接地GND的LSA电路的放电速度更快，MIOB保持之前被预充至“1”的高电位，此时，MIOT＝0，MIOB＝1。若LIOT＝0，LIOB＝1，则M6导通，MIOB放电，VLOW为负电压，MIOB放电速度比图2中有M1接地GND的LSA电路的放电速度更快，此时MIOT＝1，MIOB＝0。

在写操作时，READ_EN＝0，WRITE_EN＝1，M2和M3导通，M4和M5关断，其中，写入“1”的M6或M7是导通的，且因为M4和M5是关断的，所以不会造成对写入“1”的M2或M3的漏极放电，即MIOT和MIOB不会放电，由此MIOB的数据通过M2传递到LIOB，MIOT的数据通过M3传递到LIOT，保证了写操作的正常执行。

由上所述可知，本实施例的LSA电路与图2所示的LSA电路相比，少了接地GND的第一开关管M1，电路面积更小，并将第六开关管M6和第七开关管M7管的第二端接到比地GND电压更低的负电压信号VLOW端，该负电压信号VLOW能够加快读操作时主输入输出线MIOT或MIOB的放电速度，且不会影响写操作，进而提高了存储器芯片的性能。

第二实施例

请参考图4，本实施例提供一种实施例数据读写传输控制电路LSA，耦接在相应的存储器芯片(例如DRAM存储器芯片)的本地输入输出线对和主输入输出线对之间。本地输入输出线对由第一本地输入输出线LIOB和第二本地输入输出线LIOT组成，且第一本地输入输出线LIOB和第二本地输入输出线LIOT是彼此成为正电平和反转电平的一对信号线。主输入输出线对由第一主输入输出线MIOB和第二主输入输出线MIOT组成，且第一主输入输出线MIOB和第二主输入输出线MIOT是彼此成为正电平和反转电平的一对信号线。

在读操作时，第一本地输入输出线LIOB和第二本地输入输出线LIOT之间的电位差可以被该数据读写传输控制电路放大后，传送到第一主输入输出线MIOB和第二主输入输出线MIOT。在本实用新型的其他实施例中，该数据读写传输控制电路也可以没有放大的作用，其主要是实现本地输入输出线对和主输入输出线对之间的数据传输。

本实施例中，该数据读写传输控制电路包括第一开关管M1、第二开关管M2、第三开关管M3、第六开关管M6和第七开关管M7这5个开关管。其中，第一开关管M1、第二开关管M2、第三开关管M3、第六开关管M6和第七开关管M7可以均为开关管、三极管等晶体管，也可以为其他任意合适的开关元件，还可以为任意合适的开关逻辑电路。

作为一种示例，第一开关管M1、第二开关管M2、第三开关管M3、第六开关管M6和第七开关管M7均为NMOS晶体管。M1～M3和M6～M7中，各个开关管的控制端为NMOS晶体管的栅极，各个开关管的第一端为NMOS晶体管的漏极，各个开关管的第二端为NMOS晶体管的源极。

具体地，第二开关管M2的栅极和第三开关管M3的栅极耦接且接收写使能信号WRITE_EN，第二开关管M2的漏极耦接第一主输入输出线MIOB和第六开关管M6的漏极，第二开关管M2的源极耦接第六开关管M6的栅极和第一本地输入输出线LIOB，第三开关管M3的漏极耦接第二主输入输出线MIOT和第七开关管M7的漏极，第三开关管M3的源极耦接第七开关管M7的栅极和第二本地输入输出线LIOT，第六开关管M6的源极和第七开关管M7的源极均耦接第一开关管M1的漏极，第一开关管M1的栅极接收读使能信号READ_EN，第一开关管M1的源极接地GND。第一开关管M1作为尾电流管，在M6和M7导通时，为M6和M7提供尾电流。

本示例的数据读写传输控制电路LSA应用于DRAM等存储器芯片的工作原理如下：

在读操作时，READ_EN＝1，WRITE_EN＝0，M2和M3关断，M1导通。若LIOT＝1，LIOB＝0，则M6关断，M7导通，MIOT放电至地GND，MIOB保持之前被预充至“1”的高电位，此时MIOT＝0，MIOB＝1；若LIOT＝0，LIOB＝1，则M6导通，M7关断，MIOB放电，此时MIOT＝1，MIOB＝0。

在写操作时，READ_EN＝0，WRITE_EN＝1，M2和M3导通，M1关断，此时，M6和M7导通，但由于M1关断，M6和M7不会有电流给MIOT和MIOB来进行放电，由此，MIOB的数据通过M2传递到LIOB，MIOT的数据通过M3传递到LIOT，保证了写操作的正常执行。

将本实施例的LSA电路与图2所示的LSA电路进行对比，发现：

1、本实施例的LSA电路，少了第四开关管M4和第五开关管M5，电路面积更小。

2、图2所示的现有LSA电路中M4和M6之间以及M5和M7之间的节点在读命令开始前处于浮置(floating)状态，若这两个节点被浮置在一个高电位，则在读使能信号READ_EN有低变高(即由0变1)后，M5和M4不能立马导通，需要将浮置在高电位的节点放电至低，M5和M4才能导通，对MIOT或MIOB放电，存储器芯片的读操作速度(即读数速度)受到影响。而本实施例中，在读使能信号READ_EN有低变高(即由0变1)后，M6立刻对MIOB放电或者M7立刻对MIOT放电，显然加快了存储器芯片的读数速度。

此外，本实施例的LSA电路相比第一实施例的LSA电路，所采用的开关管更少，且无需引入额外的负电压信号，电路面积更小，电路更简单。

第三实施例

请参考图3至图5，本实施例还提供一种存储器芯片，其可以是DRAM等任意合适的存储器芯片，且包括依次耦接的存储单元阵列DRAM array、位线感测放大电路SA、均衡电路EQ、列选通电路YST、数据读写传输控制电路LSA以及主放大电路(main amplifier)MA。

其中，该数据读写传输控制电路LSA可以采用本实用新型任意实施例中所述的数据读写传输控制电路LSA的结构。

存储单元阵列DRAM array用于存储数据，其包括以行和列布置的若干存储单元(未图示)，同一行存储单元耦接相应的同一条字线WL，同一列存储单元耦接相应的同一条位线。本实施例中，各个存储单元耦接相应的位线对，该位线对包括位线BL和BLB，位线BL和BLB连接到相应的位线感测放大电路SA，该位线感测放大电路SA可感测和放大位线BL和BLB之间的电压差，进而读取存储在相应的存储单元中的数据。

均衡电路EQ在信号EQ0的控制下，基于电压信号Varry/2(例如，供应给存储器芯片的驱动电压的一半)来均衡施加到一对位线BL和位线BLB的电压。例如，当从外部装置接收到预充电命令(即信号EQ0有效)时，均衡电路EQ可将Varry/2作为预充电电压传送至位线BL或BLB，以对位线BL或BLB进行预充电，使其电位被预充到高电位。

列选通电路YST的控制端耦接相应的列地址解码器(未图示)，并在该列地址解码器的列地址选择信号YST0控制下导通。例如在读操作时，列选通电路YST导通，位线BL和BLB上的数据被读出到本地输入输出线LIOB和LIOT。

主放大电路MA用于对主输入输出线MIOT和MIOB之间的电压差进行感测放大，进而读取主输入输出线MIOT和MIOB上的数据。

本实施例的存储器芯片的读操作的工作原理如下：

在读操作时，存储单元阵列DRAM array的存储单元中的数据在字线WL打开后被读到位线BL和BLB上，经过位线感测放大电路SA的感测放大、均衡电路EQ的均衡补偿和电位预充后，列选通电路YST导通，该数据被读出到本地输入输出线LIOT和LIOB上，LIOT和LIOB上的数据再经过数据读写传输控制电路LSA的感测和传输控制后，被读出到主输入输出线MIOT和MIOB上，MIOT和MIOB的数据再经过主放大电路MA的感测放大后，被读出到相应的数据传输路径(未图示)上。

本实施例的存储器芯片的写操作与上述读操作的数据传递方向相反，具体不再详述。

本实施例中，存储单元阵列DRAM array、位线感测放大电路SA、均衡电路EQ、列选通电路YST和主放大电路MA可以采用任意合适的结构来实现。

作为一种示例，位线感测放大电路SA包括第一至第四晶体管S1～S4这4个晶体管。其中，S1和S2为N型晶体管(例如NMOS管)，S3和S4为P型晶体管(例如PMOS管)，S1的栅极和S3的栅极、S2的漏极及S4的漏极均耦接位线BLB，S1的漏极和S3的漏极、S2的栅极及S4的栅极均耦接位线BL，S1的源极耦接S2的源极并接收信号SAN，S3的源极耦接S4的源极并接收信号SAP。且S1～S4可以基于信号SAN和SAP感测位线对BL和BLB上的电平变化，进而感测到存储在与位线对BL和BLB连接的存储单元中的数据。这种均衡电路EQ设计简单，电路面积小。

作为一种示例，均衡电路EQ包括第五至第七晶体管T1～T3，T1～T3可以均为N型晶体管(例如NMOS管)。T1～T3的栅极均接收信号EQ0，T1的漏极和T3的源极耦接位线BL，T1的源极耦接T2的源极并接收电压信号Varry/2，T2的漏极和T3的漏极耦接位线BLB。这种均衡电路EQ设计简单，电路面积小。

作为一种示例，列选通电路YST包括Q1～Q2晶体管。以Q1和Q2均为N型晶体管(例如NMOS管)为例，Q1的漏极与第二本地输入输出线LIOT连接，Q1的源极与位线BL连接，Q2的漏极和第一本地输入输出线LIOB连接，Q2的源极与位线BLB连接，Q1的栅极和Q2的栅极耦接并接收列地址选择信号YST0。

本实施例的存储器芯片，由于采用了本实用新型的数据读写传输控制电路，面积更小且读数速度更快。

值得注意的是，由于在MOS器件中源极和漏极制作一致，源极可以做漏极，漏极可以做源极，NMOS晶体管电压低的一端可以做源极，PMOS管电压高的一端可以做源极，源漏极的命名对电路无影响，MOS晶体管实际电压不同，电路的分析也不同，因此上述示例描述中晶体管S1～S4、T1～T3以及Q1～Q2的漏极可以替换为源极，源极也可以替换为漏极。另外，在其他实施例中，S1～S4、T1～T3和Q1～Q2中的至少一个可以替换为与上述示例反型的MOS管，其源漏的接法可以根据该MOS管的导电类型进行适应性变化。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本实用新型技术方案的范围。

Claims (10)

1.一种数据读写传输控制电路，其特征在于，

所述数据读写传输控制电路包括第二开关管、第三开关管、第六开关管和第七开关管，所述第二开关管的控制端和所述第三开关管的控制端耦接且接收写使能信号，所述第二开关管的第一端耦接第一主输入输出线，所述第二开关管的第二端耦接所述第六开关管的控制端和第一本地输入输出线，所述第三开关管的第一端耦接第二主输入输出线，所述第三开关管的第二端耦接所述第七开关管的控制端和第二本地输入输出线；其中，

所述数据读写传输控制电路还包括第四开关管和第五开关管，所述第四开关管的控制端和所述第五开关管的控制端耦接且接收读使能信号，所述第四开关管的第一端耦接所述第一主输入输出线，所述第四开关管的第二端耦接所述第六开关管的第一端，所述第五开关管的第一端耦接所述第二主输入输出线，所述第五开关管的第二端耦接所述第七开关管的第一端，所述第六开关管的第二端耦接所述第七开关管的第二端且接收相应的电压信号，且所述电压信号用于在所述读使能信号有效时加快所述第一主输入输出线或所述第二主输入输出线的放电；

或者，所述数据读写传输控制电路还包括第一开关管，所述第一开关管的控制端接收读使能信号，所述第一开关管的第一端耦接所述第六开关管的第二端和所述第七开关管的第二端，所述第一开关管的第二端接地，所述第六开关管的第一端耦接所述第一主输入输出线，所述第七开关管的第一端耦接所述第二主输入输出线。

2.如权利要求1所述的数据读写传输控制电路，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管、所述第六开关管和所述第七开关管均为NMOS晶体管或均为PMOS晶体管。

3.如权利要求2所述的数据读写传输控制电路，其特征在于，所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管、所述第六开关管和所述第七开关管均为NMOS晶体管，所述电压信号为负电压信号。

4.一种存储器芯片，其特征在于，包括权利要求1-3中任一项所述的数据读写传输控制电路。

5.如权利要求4所述的存储器芯片，其特征在于，还包括：

存储单元阵列，包括以行和列布置的若干存储单元，同一行存储单元耦接相应的同一条字线，同一列存储单元耦接相应的同一条位线；

位线感测放大电路，耦接在所述存储单元阵列的相应位线和所述数据读写传输控制电路之间。

6.如权利要求5所述的存储器芯片，其特征在于，所述位线感测放大电路包括第一至第四晶体管，且第一晶体管和第二晶体管为N型晶体管，第三晶体管和第四晶体管为P型晶体管，所述第一晶体管的栅极、所述第三晶体管的栅极、所述第二晶体管的漏极和所述第四晶体管的漏极均耦接一位线对中的一条位线，所述第一晶体管的漏极、所述第三晶体管的漏极、所述第二晶体管的栅极和所述第四晶体管的栅极均耦接所述位线对中的另一条位线，所述第一晶体管的源极耦接所述第二晶体管的源极并接收一信号，所述第三晶体管的源极耦接所述第四晶体管的源极并接收另一信号。

7.如权利要求5所述的存储器芯片，其特征在于，还包括均衡电路，耦接在所述位线感测放大电路和所述数据读写传输控制电路之间。

8.如权利要求7所述的存储器芯片，其特征在于，所述均衡电路包括第五至第七晶体管，第五至第七晶体管的栅极均接收相应的控制信号，第五晶体管的漏极和第七晶体管的源极均耦接相应的位线对中的一条位线，所述第五晶体管的源极耦接第六晶体管的源极并接收相应的电压信号，所述第六晶体管的漏极和所述第七晶体管的漏极耦接所述位线对中的另一条位线。

9.如权利要求7所述的存储器芯片，其特征在于，还包括列选通电路，耦接在所述均衡电路和所述数据读写传输控制电路之间，且所述列选通电路的控制端耦接列地址解码器，并在所述列地址解码器的信号控制下导通。

10.如权利要求5-9中任一项所述的存储器芯片，其特征在于，还包括主放大电路，耦接所述数据读写传输控制电路所耦接的第一主输入输出线和第二主输入输出线。

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