CN103165165A - 半导体存储装置 - Google Patents

Abstract

本发明公开了一种半导体存储装置，所述半导体存储装置包括：第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，被配置成驱动至电源驱动信号和接地驱动信号的电压电平并且在位线和取反位线之间形成锁存结构；以及第二感测放大单元，所述第二感测放大单元包括第一晶体管和第二晶体管，被配置成当施加激活的开关信号时驱动至接地驱动信号的电压电平并且在位线和取反位线之间形成锁存结构，其中，第二感测放大单元的阈值电压被设定成比第一感测放大单元的阈值电压低。

Description

半导体存储装置

相关申请的交叉引用

本申请要求2011年12月15日向韩国知识产权局提交的申请号为10-2011-0135694的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及一种半导体存储装置，更具体而言，涉及一种包括位线感测放大器的半导体存储装置。

背景技术

半导体存储装置中使用的位线感测放大器感测并放大储存在存储器单元中的数据。位线感测放大器与包括位线BL（连接到存储器单元）的位线对耦接，并且将从共享存储器单元的电荷的位线BL中检测到的数据的电压电平放大。

图1示出已知的位线感测放大器。参见图1，位线感测放大器包括两对反相器N1、P1、N2以及P2，它们在位线对BL和BLB之间形成锁存结构。这种位线感测放大器用作将从共享存储器单元的电荷的位线BL中检测到的数据的电压电平放大。

在感测操作期间，随着保持预定的预充电电压电平的位线感测放大器驱动信号的电平改变，例如，随着每个都保持VCORE/2的电源驱动信号RTO的电平（例如，核心电压电平）和接地驱动信号SB的电平（例如，接地电压电平）分别转变成高电压和低电压，位线感测放大器执行感测操作。位线BL的电压电平转变成核心电压Vcore（或接地电压电平VSS），并且取反位线BLB的电压电平转变成接地电压电平VSS（或核心电压电平Vcore）。

然而，在上述已知的位线感测放大器中，可能由于形成位线感测放大器的MOS晶体管的高阈值电压而使低压特性恶化。此外，如果减小阈值电压以改善低压特性，则泄漏电流可能增加。因此，在减小阈值电压上存在限制。

图2是包括额外的具有低阈值电压的感测放大单元的位线感测放大器的电路图。

图2中所示的位线感测放大器（已经被开发以改善低压特性）还包括额外的感测放大单元，所述额外的感测放大单元具有比图1所示的感测放大器更低的阈值电压。

图2的位线感测放大器包括第一感测放大单元10和第二感测放大单元20。

第一感测放大单元10可以包括图1中所示的感测放大器。第一感测放大单元10被驱动至电源驱动信号RTO和接地驱动信号SB的电压电平，并且第一感测放大单元10包括在位线BL与取反位线BLB之间形成锁存结构的第一反相器N1和P1以及第二反相器N2和P2。

当字线（未示出）被使能时，位线BL共享储存在存储器单元（未示出）中的电荷。此外，位线感测放大器驱动信号（例如，电源驱动信号RTO和接地驱动信号SB）保持预定的预充电电压电平（例如，VCORE/2）。当字线被使能时，电源驱动信号RTO和接地驱动信号SB分别转变成核心电压电平和接地电压电平。

然后，位线感测放大器执行感测操作。位线感测放大器感测在位线对BL与BLB之间的电压差，如果存在电压差，则位线感测放大器将位线BL上拉到核心电压电平（或接地电压电平），并且将取反位线BLB下拉到接地电压电平（或核心电压电平）。

然而，为了使位线感测放大器执行感测操作，与被位线对BL和BLB共享的电荷相对应的电压电平（例如，与被位线BL共享的电荷相对应的电压电平）应当比晶体管N1、P1、N2以及P2的阈值电压高。

第二感测放大单元20包括具有比用在第一感测放大器10中的晶体管N1、P1、N2以及P2更低的阈值电压的感测放大器。第二感测放大单元20包括在位线BL与取反位线BLB之间形成例如锁存结构的晶体管对N5和N6，并且响应于激活的开关信号SG而被激活。

晶体管对包括第五NMOS晶体管N5和第六NMOS晶体管N6，所述第五NMOS晶体管N5和所述第六NMOS晶体管N6具有与位线BL或取反位线BLB连接的栅极端子、与另一位线连接的漏极端子、以及与接地电压VSS连接的源极端子。

形成例如锁存结构的上述晶体管对N5和N6可以将位线BL或取反位线BLB的数据的低电平变成接地电压电平，由此放大数据。例如，当高电平的数据加载到位线BL上时，第五NMOS晶体管N5导通以将取反位线BLB下拉到接地电压电平VSS。另一方面，当高电平的数据加载到取反位线BLB上时，第六NMOS晶体管N6导通以将位线BL下拉到接地电压电平VSS。

由于第五NMOS晶体管N5和第六NMOS晶体管N6具有低阈值电压，所以泄漏电流可能增加。因此，第二感测放大单元20还可以包括在位线对BL和BLB与第五NMOS晶体管N5和第六NMOS晶体管N6之间的电压通过部21。电压通过部21被配置成响应于开关信号SG而将位线对BL和BLB与第五NMOS晶体管N5和第六NMOS晶体管N6连接。

在需要对被位线共享的数据执行放大操作时，开关信号SG被激活。例如，开关信号SG可以在输入激活信号以执行位线感测操作、读取操作或写入操作时被激活。

电压通过部21可以包括第三NMOS晶体管N3和第四NMOS晶体管N4。第三NMOS晶体管N3被配置成响应于开关信号SG而将取反位线BLB与第五NMOS晶体管N5的漏极端子连接，第四NMOS晶体管N4被配置成响应于开关信号SG而将位线BL与第六NMOS晶体管N6的漏极端子连接。即，电压通过部21可以控制第二感测放大单元20，以仅在特定的时间执行感测操作。

即，由于第二感测放大单元20仅在数据感测为必需时被电压通过单元21使能，所以可以将低阈值电压引起的泄漏电流阻止到预定的程度。

然而，由于第二感测放大单元20的第五NMOS晶体管N5和第六NMOS晶体管N6与接地电压VSS连接，所以待用状态下的泄漏电流可能在第三NMOS晶体管N3和第五NMOS晶体管N5、或者第四NMOS晶体管N4和第六NMOS晶体管N6与已经被预充电到预充电电压（例如，VCORE/2）的位线对BL和BLB相连接的路径中产生。

发明内容

在本发明的一个实施例中，一种半导体存储装置包括：第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，第一反相器和第二反相器被配置成驱动至电源驱动信号和接地驱动信号并且在位线和取反位线之间连接成锁存结构；以及第二感测放大单元，所述第二感测放大单元包括第一晶体管和第二晶体管，第一晶体管和第二晶体管被配置成当施加激活的开关信号时驱动至接地驱动信号并且在位线和取反位线之间连接成锁存结构，其中，第二感测放大单元的阈值电压被设定成比第一感测放大单元的阈值电压低。

在本发明的一个实施例中，一种半导体存储装置包括：第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，第一反相器和第二反相器被配置成驱动至电源驱动信号和接地驱动信号并且在位线和取反位线之间连接成锁存结构；控制单元，所述控制单元被配置成根据激活的激活信号、读取信号以及写入信号来产生激活的开关信号；以及第二感测放大单元，所述第二感测放大单元包括第一NMOS晶体管和第二NMOS晶体管，第一NMOS晶体管和第二NMOS晶体管被配置成当施加激活的开关信号时驱动至接地驱动信号并且在位线和取反位线之间连接成锁存结构，其中第二感测放大单元的阈值电压被设定成比第一感测放大单元的阈值电压低。

附图说明

结合附图描述本发明的特点、方面和实施例，其中：

图1是包括呈锁存结构的反相器对的已知位线感测放大器的电路图；

图2是额外地包括具有低阈值电压的感测放大单元的位线感测放大器的电路图；

图3是根据本发明的一个实施例的包括位线感测放大器的半导体存储装置的配置图；

图4是示出在使用已知的位线感测放大器和图3的位线感测放大器时阈值电压与电荷共享电压之间的关系的曲线图；

图5是示出在使用已知的位线感测放大器和图3的位线感测放大器时阈值电压与输出数据所需的时间之间的关系的曲线图；

图6是图3的控制单元的电路图；

图7是根据本发明的一个实施例的半导体存储装置的操作波形图；

图8是说明图3的控制单元的另一个实例的电路图；以及

图9是说明图3的控制单元的另一个实例的电路图。

具体实施方式

在下文中，将经由示例性实施例参照附图来描述根据本发明的半导体存储装置。

图3是说明根据本发明的一个实施例的包括位线感测放大器的半导体存储装置的配置图。

图3的半导体存储装置包括位线感测放大器10和200以及控制单元300，所述控制单元300被配置成产生用于控制位线感测放大器的开关信号SG。

位线感测放大器10和200包括第一感测放大单元10和第二感测放大单元200。

第一感测放大单元10可以包括图1中所示的已知的感测放大器，并且可以具有与上述相同的配置和操作。

第二感测放大单元200包括晶体管对，例如第九NMOS晶体管N9和第十NMOS晶体管N10。当施加激活的开关信号SG时，第九NMOS晶体管N9的栅极可以与第十NMOS晶体管N10的漏极耦接，并且第十NMOS晶体管N10的栅极可以与第九NMOS晶体管N9的漏极耦接。第九NMOS晶体管N9和第十NMOS晶体管N10可以被驱动至接地驱动信号SB的电压电平。

第二感测放大单元200可以具有与参照图2描述的第二感测放大单元20相似的配置和操作。然而，图2中所示的第二感测放大单元20的第五NMOS晶体管N5和第六NMOS晶体管N6的源极端子与接地电压VSS连接，而图3中所示的第二感测放大单元200的第九NMOS晶体管N9和第十NMOS晶体管N10的源极端子与接地驱动信号SB连接。

第二感测放大单元200还可以包括布置在位线对BL和BLB与第九NMOS晶体管N9和第十NMOS晶体管N10之间的电压通过部210。电压通过部210被配置成响应于开关信号SG而将位线对BL和BLB与第九NMOS晶体管N9和第十NMOS晶体管N10连接。电压通过部210可以包括第七NMOS晶体管N7和第八NMOS晶体管N8。

由于图2中所示的第二感测放大单元20总是被驱动成接地电压VSS，所以在待用状态下，泄漏电流在第三NMOS晶体管N3和第五NMOS晶体管N5、或者第四NMOS晶体管N4和第六NMOS晶体管N6与已经被预充电到预充电电压（例如，VCORE/2）的位线对BL和BLB相连接的路径中产生。

然而，由于根据本发明的一个实施例的第二感测放大单元200被驱动至接地驱动电压SB，所以根据接地驱动电压SB的电平，第二感测放大单元200在待用状态下被驱动到预充电电压电平，并且在位线感测放大器被驱动的时间点之后被驱动至接地电压电平。因此，由于位线对BL和BLB的电压电平以及接地驱动电压SB在待用状态下等于预充电电压电平，所以可以将泄漏电流最小化。

此外，由于第二感测放大单元200在被驱动作为位线感测放大器时被驱动至接地电压电平，所以第二感测放大单元200可以放大被位线对BL和BLB共享的数据的电压电平，例如，如同图2的第二感测放大单元20的被位线BL共享的数据的电压电平。

控制单元300被配置成响应于激活信号ACT、读取信号READ以及列选择信号YI而产生开关信号SG。

如上所示，在需要对被位线对（例如，位线BL）共享的数据执行感测操作时，开关信号SG被激活。因此，当输入激活信号ACT、读取信号READ以及列选择信号YI并且将逻辑值进行组合以驱动与相应的位线对BL和BLB连接的位线感测放大器时，控制单元300激活开关信号SG。

例如，当字线（未示出）响应于激活的激活信号ACT而被激活并且位线感测放大器驱动信号RTO和SB的电平分别转变至核心电压和接地电压电平时，控制单元300激活开关信号SG并且控制第二感测放大单元200以执行感测操作。

此外，在读取操作期间，当输入激活的读取信号READ并且激活列选择信号YI以选择相应的位线对BL和BLB时，控制单元300激活开关信号SG并且控制第二感测放大单元200以执行感测操作。

此外，即使在接收写入信号WRITE以执行写入操作时，控制单元300也可以激活开关信号SG以操作第二感测放大单元200。

然而，在写入操作期间，从外部输入的数据被施加到位线对BL和BLB（例如，位线BL）。因此，当第二感测放大单元200（形成有具有保持目前电压电平的特性的锁存结构）操作时，第二感测放大单元200可能阻止写入操作。具体地，由于具有低阈值电压的第二感测放大单元200操作为强锁存（strong latch），所以第二感测放大单元200可以阻止写入操作。

因此，在写入操作的初始阶段，控制单元300去激活开关信号SG。在经过一定的时间之后，即，当位线对BL和BLB（例如，位线BL）共享从外部施加的数据的电压电平的一部分时，控制单元300激活开关信号SG以操作第二感测放大单元200。

以下将描述控制单元300的详细配置。

图4是示出在使用已知的位线感测放大器和使用图3的位线感测放大器时阈值电压与电荷共享电压之间的关系的曲线图。图5是示出在使用已知的位线感测放大器和使用图3的位线感测放大器时的阈值电压与输出数据所需时间之间的关系的曲线图。

参见图4，可以看出，随着已知位线感测放大器中的晶体管的阈值电压VT降低，产生泄漏电流从而降低了被位线共享的电荷共享电压Vcharge_sharing。另一方面，还包括第二感测放大单元200的图3的位线感测放大器将第二感测放大单元200的驱动电压与接地驱动信号SB连接，由此将泄漏电流的产生最小化。因此，即使晶体管的阈值电压VT降低，也可以保持电荷共享电压Vcharge_sharing。

如上所述，图3的位线感测放大器还包括第二感测放大单元200，并且位线感测放大器将第二感测放大单元200的驱动电压与接地驱动信号SB连接，以由此减小泄漏电流。因此，参见图5，与已知的位线感测放大器相比，该位线感测放大器可以缩短在施加激活信号之后输出数据所需的时间tRCD+tAA。由于在施加激活信号之后输出数据所需的时间tRCD+tAA相对于阈值电压VT具有U形特性，所以可以在花费最小时间tRCD+tAA的A至B时段中设定阈值电压VT。

图6是控制单元300的电路图。

控制单元300可以包括感测信号发生器310、读取选择信号发生器320以及开关信号发生器340。

感测信号发生器310被配置成接收激活信号ACT并且产生位线感测信号BLsensing_B。当激活字线并储存相应的电荷时，位线感测信号BLsensing_B被激活以感测数据。这里，可以通过感测被位线对BL共享的电荷来感测数据。换言之，当施加激活的信号ACT以分别将电源驱动信号RTO和接地驱动信号SB驱动至核心电压和接地电压电平时，即当位线感测放大器被使能时，感测信号发生器310激活位线感测信号BLsensing_B。

读取选择信号发生器320被配置成在读取操作期间在相应的位线被选中时激活读取选择信号YI_READ。具体地，读取选择信号发生器320包括第一与门AD1，所述第一与门AD1被配置成接收读取信号READ和列选择信号YI。

开关信号发生器340被配置成在位线感测信号BLsensing_B和读取选择信号YI_READ中的任何一个被激活时激活开关信号SG。

具体地，开关信号发生器340可以包括信号输出部341和读取选择部342。

读取选择部342包括第一反相器IV1和第一通过门PG1。

第一反相器IV1被配置成将读取选择信号YI_READ反相并输出，第一通过门PG1被配置成根据读取信号READ和READ_B而输出第一反相器IV1的输出信号作为开关控制信号YSG_B。

即，读取选择部342在读取操作期间输出读取选择信号YI_READ作为开关控制信号YSG_B。这里，开关控制信号YSG_B可以被第二缓冲器BUF2缓冲。

信号输出部341包括第一与非门ND1。

第一与非门ND1被配置成接收位线感测信号BLsensing_B和开关控制信号YSG_B并且产生开关信号SG。开关信号SG可以被第一缓冲器BUF1缓冲。

即，信号输出部341在位线感测信号BLsensing_B和开关控制信号YSG_B中的任何一个被激活时将开关信号SG激活至例如逻辑低电平。

因此，当将字线使能以执行位线感测操作时，或当对耦接至相应位线的存储器单元执行读取操作时，控制单元300可以激活开关信号SG。

此外，即使在执行写入操作时，控制单元300也可以激活开关信号SG。

即，控制单元300还可以包括写入选择信号发生器330，开关信号发生器340还可以包括写入选择部343。

写入选择信号发生器330在写入操作期间在相应的位线被选中时激活写入选择信号YI_WRITE。具体地，写入选择信号发生器330包括第二与门AD2，所述第二与门AD2被配置成接收写入信号WRITE和列选择信号YI。

写入选择部343包括第二反相器IV2、延迟器Delay以及第二通过门PG2。

第二反相器IV2被配置成将写入选择信号YI_WRITE反相，延迟器Delay被配置成将第二反相器IV2的输出信号延迟预定的时间。第二通过门PG2被配置成根据写入信号WRITE和WRITE_B而输出延迟器Delay的输出信号作为开关控制信号YSG_B。

即，在写入操作期间，写入选择部343被配置成在预定的时间之后输出写入选择信号YI_WRITE作为开关控制信号YSG_B。

因此，即使在相应的位线中执行写入操作时，以及在将字线使能以执行位线感测操作时和在相应的位线中执行读取操作时，控制单元300都可以激活开关信号SG。

图7是图6的半导体存储装置的操作波形图。

当施加激活信号ACT以将字线WL使能时，位线感测放大器驱动信号RTO和SB分别转变至核心电压电平和接地电压电平。此外，位线感测信号BLsensing_B以预定的时段使能。

然后，可以执行读取操作或写入操作。首先，当读取信号READ被激活并且相应的列选择信号YI被激活时，开关控制信号YSG_B被激活。

此外，当写入信号WRITE被激活并且相应的列选择信号YI被激活时，开关控制信号YSG_B在预定的时间之后被激活。

因此，当位线感测信号BLsensing_B或开关控制信号YSG_B被激活时开关信号SG被激活。

图8是实现经由测试模式而在读取操作或写入操作期间判断第二感测放大单元200的操作是否对数据感测有影响的电路。

用于实现测试模式的电路可以包括修改的开关信号发生器340_1。即，以读取选择部342和写入选择部343可以根据测试模式信号TM来操作的方式而修改图6的开关信号发生器340。

修改的读取选择部342_1包括第二与非门ND2和第一通过门PG1。

第二与非门ND2被配置成接收读取选择信号YI_READ和反相的测试模式信号TMB，并且第一通过门PG1被配置成根据读取信号READ和READ_B来使第二与非门ND2的输出通过。

即，当不处在测试模式中时，读取选择部342_1在相应位线的读取操作期间输出读取选择信号YI_READ作为开关控制信号YSG_B。然而，在测试模式中，读取选择部342_1总是输出被去激活的开关控制信号YSG_B。因此，利用测试模式，可以在读取操作期间验证第二感测放大单元200的效果。

修改的写入选择部343_1包括第三与非门ND3、延迟器Delay以及第二通过门PG2。

第三与非门ND3被配置成接收写入选择信号YI_WRITE和反相的测试模式信号TMB，延迟器Delay被配置成将第三与非门ND3的输出延迟预定的时间。第二通过门PG2被配置成根据写入信号WRITE和WRITE_B而使延迟器Delay的输出通过。

即，当不处在测试模式中时，写入选择部343_1在相应位线的写入操作期间输出写入选择信号YI_WRITE作为开关控制信号YSG_B。然而，在测试模式中，写入选择部342_1总是输出被去激活的开关控制信号YSG_B。因此，利用测试模式，可以在写入操作期间验证第二感测放大单元200的效果。

图9是说明用于实现测试模式的开关信号发生器的另一个实例的电路图。

根据本发明的一个实施例的测试模式基于以下方面来配置。第二感测放大单元200与相应位线的读取操作同时操作，由此一定程度上实现期望的放大效果。然而，在写入操作期间，由于第二感测放大单元200在延迟了预定时段的时间点操作，所以难以期望第二感测放大单元200的效果。

即，当执行正常操作时，第二感测放大单元200可以仅在相应位线的读取操作期间操作。此外，即使在相应位线的写入操作期间，第二感测放大单元200也可以经由测试模式来操作。因此，可以验证第二感测放大单元200对写入操作的效果。

开关信号发生器340_2包括信号输出部341、读取选择部342_2以及写入选择部343_2。

信号输出部341可以具有与图6的信号输出部相同的配置。即，当位线感测信号BLsensing_B和开关控制信号YSG_B中的任何一个被激活时，信号输出部341激活开关信号SG。

读取选择部342_2包括第一反相器IV1和第一通过门PG1。

第一反相器IV1被配置成将读取选择信号YI_READ反相，在不执行写入操作时，第一通过门PG1被配置成根据写入信号WRITE和WRITE_B来使第一反相器IV1的输出通过。

写入选择部343_2包括第三与非门ND3、延迟器Delay以及第二通过门PG2。

第三与非门ND3被配置成接收写入选择信号YI_WRITE和测试模式信号TM，延迟器Delay被配置成将第三与非门ND3的输出延迟预定的时段。第二通过门PG2被配置成根据写入信号WRITE和WRITE_B而在写入操作期间输出延迟器Delay的输出。

根据本发明的一个实施例，当在测试模式期间输出激活的写入选择信号YI_WRITE时，开关信号SG在预定的时间之后被激活，由此操作第二感测放大单元200。当将测试模式中的用于写入操作所需的时间与正常模式中的用于写入操作所需的时间进行比较时，可以在写入操作期间验证第二感测放大单元200的效果。

尽管以上已经描述了某些实施例，但是对于本领域技术人员将理解的是，描述的实施例仅仅是示例性的。因此，不应当基于描述的实施例来限制本文描述的半导体存储装置。确切的说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的半导体存储装置。

Claims (20)

1.一种半导体存储装置，包括：

第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，所述第一反相器和所述第二反相器被配置成驱动至电源驱动信号和接地驱动信号的电压电平并且在位线和取反位线之间形成锁存结构；以及

第二感测放大单元，所述第二感测放大单元包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管被配置成当施加激活的开关信号时在位线和取反位线之间形成锁存结构并且被驱动至所述接地驱动信号的电压电平，

其中，所述第二感测放大单元的阈值电压被设定成比所述第一感测放大单元的阈值电压低。

2.如权利要求1所述的半导体存储装置，其中，所述电源驱动信号和所述接地驱动信号在待用状态下具有预充电电压电平，并且在激活状态下分别具有核心电压电平和接地电压电平。

3.如权利要求2所述的半导体存储装置，其中，所述第二感测放大单元还包括：

电压通过部，所述电压通过部被配置成响应于激活的所述开关信号而使所述位线和所述取反位线的电压通过，

其中，所述第一晶体管根据所述位线的电压电平而将所述取反位线与输入所述接地驱动信号的节点耦接，以及

所述第二晶体管根据所述取反位线的电压电平而将所述位线与输入所述接地驱动信号的节点耦接。

4.如权利要求3所述的半导体存储装置，其中，所述第一晶体管和所述第二晶体管分别包括第一NMOS晶体管和第二NMOS晶体管。

5.如权利要求4所述的半导体存储装置，其中，所述电压通过部包括：

第三NMOS晶体管，所述第三NMOS晶体管被配置成响应于所述开关信号而经由所述第三NMOS晶体管的源极端子来接收所述取反位线的电压电平；以及

第四NMOS晶体管，所述第四NMOS晶体管被配置成响应于所述开关信号而经由所述第四NMOS晶体管的源极端子来接收所述位线的电压电平。

6.如权利要求2所述的半导体存储装置，还包括控制单元，所述控制单元被配置成根据激活的激活信号和读取信号来产生激活的所述开关信号。

7.如权利要求6所述的半导体存储装置，其中，所述控制单元包括：

感测信号发生器，所述感测信号发生器被配置成从激活的所述激活信号产生激活的位线感测信号；

读取选择信号发生器，所述读取选择信号发生器被配置成当列选择信号和所述读取信号两者都被激活时产生激活的读取选择信号；以及

开关信号发生器，所述开关信号发生器被配置成当所述位线感测信号和所述读取选择信号中的任何一个被激活时激活所述开关信号。

8.如权利要求7所述的半导体存储装置，其中，所述感测信号发生器在位线感测放大器被使能时激活所述位线感测信号。

9.如权利要求7所述的半导体存储装置，其中，所述开关信号发生器包括：

读取选择部，所述读取选择部被配置成当所述读取信号被激活时接收所述读取选择信号，以及输出接收的信号作为开关控制信号；以及

信号输出部，所述信号输出部被配置成当所述位线感测信号和所述开关控制信号中的任何一个被激活时激活所述开关信号。

10.如权利要求8所述的半导体存储装置，其中，在测试模式期间，即使所述读取选择信号被激活，所述开关信号发生器也维持所述开关信号处于去激活状态。

11.如权利要求10所述的半导体存储装置，其中，所述开关信号发生器包括：

读取选择部，所述读取选择部被配置成响应于所述读取信号的激活而接收所述读取选择信号，并且当施加去激活的测试模式信号时输出接收的信号作为开关控制信号，以及被配置成当施加激活的所述测试模式信号时输出去激活的所述开关控制信号；以及

信号输出部，所述信号输出部被配置成当所述位线感测信号和所述开关控制信号中的任何一个被激活时激活所述开关信号。

12.一种半导体存储装置，包括：

第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，所述第一反相器和所述第二反相器被配置成被驱动至电源驱动信号和接地驱动信号的电压电平，并且在位线和取反位线之间形成锁存结构；

控制单元，所述控制单元被配置成根据激活的激活信号、读取信号以及写入信号来产生激活的开关信号；以及

第二感测放大单元，所述第二感测放大单元包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管被配置成当施加激活的所述开关信号时在所述位线和所述取反位线之间形成锁存结构并被驱动至所述接地驱动信号的电压电平，

其中，所述第二感测放大单元的阈值电压被设定成比所述第一感测放大单元的阈值电压低。

13.如权利要求12所述的半导体存储装置，其中，所述电源驱动信号和所述接地驱动信号在待用状态下具有预充电电压电平，并且在激活状态下分别具有核心电压电平和接地电压电平。

14.如权利要求13所述的半导体存储装置，其中，所述第二感测放大单元还包括：

电压通过部，所述电压通过部被配置成响应于激活的所述开关信号而使所述位线和所述取反位线的电压通过，

其中，所述第一晶体管根据所述位线的电压电平而将所述取反位线与输入所述接地驱动信号的节点耦接，以及

所述第二晶体管根据所述取反位线的电压电平而将所述位线与输入所述接地驱动信号的节点耦接。

15.如权利要求13所述的半导体存储装置，其中，所述控制单元包括：

感测信号发生器，所述感测信号发生器被配置成从激活的所述激活信号产生激活的位线感测信号；

读取选择信号发生器，所述读取选择信号发生器被配置成当列选择信号和所述读取信号两者都被激活时产生激活的读取选择信号；

写入选择信号发生器，所述写入选择信号发生器被配置成当所述列选择信号和所述写入信号两者都被激活时产生激活的写入选择信号；以及

开关信号发生器，所述开关信号发生器被配置成当所述位线感测信号、所述读取选择信号以及所述写入选择信号中的任何一个被激活时激活所述开关信号。

16.如权利要求15所述的半导体存储装置，其中，所述感测信号发生器在位线感测放大器被使能时激活所述位线感测信号。

17.如权利要求15所述的半导体存储装置，其中，所述开关信号发生器包括：

读取选择部，所述读取选择部被配置成当所述读取信号被激活时接收所述读取选择信号，并且输出接收的信号作为开关控制信号；

写入选择部，所述写入选择部被配置成当所述写入信号被激活时接收所述写入选择信号、将接收的信号延迟预定的时间、以及输出延迟的信号作为所述开关控制信号；以及

信号输出部，所述信号输出部被配置成当所述位线感测信号和所述开关控制信号中的任何一个被激活时激活所述开关信号。

18.如权利要求15所述的半导体存储装置，其中，在测试模式期间，即使激活所述读取选择信号或所述写入选择信号，所述开关信号发生器也维持所述开关信号处于去激活状态。

19.如权利要求18所述的半导体存储装置，其中，所述开关信号发生器包括：

读取选择部，所述读取选择部被配置成响应于所述读取信号的激活而接收所述读取选择信号，并且当施加去激活的测试模式信号时输出接收的信号作为开关控制信号，以及被配置成当施加激活的所述测试模式信号时输出去激活的所述开关控制信号；

写入选择部，所述写入选择部被配置成响应于所述写入信号的激活而接收所述写入选择信号、将接收的信号延迟预定的时间、并且当施加去激活的所述测试模式信号时输出延迟的信号作为所述开关控制信号，以及被配置成当施加激活的所述测试模式信号时输出去激活的所述开关控制信号；以及

信号输出部，所述信号输出部被配置成当所述位线感测信号和所述开关控制信号中的任何一个被激活时激活所述开关信号。

20.如权利要求16所述的半导体存储装置，其中，所述开关信号发生器包括：

读取选择部，所述读取选择部被配置成当所述写入信号被去激活时接收所述读取选择信号，并且输出接收的信号作为所述开关控制信号；以及

写入选择部，所述写入选择部被配置成响应于所述写入信号的激活而接收所述写入选择信号、将接收的信号延迟预定的时间、并且当施加激活的所述测试模式信号时输出延迟的信号作为所述开关控制信号，以及被配置成当施加去激活的所述测试模式信号时输出去激活的所述开关控制信号；以及

信号输出部，所述信号输出部被配置成当所述位线感测信号和所述开关控制信号中的任何一个被激活时激活所述开关信号。

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