KR20060039266A - 반도체 메모리 장치의 센스앰프 구동전압 제어회로 - Google Patents

반도체 메모리 장치의 센스앰프 구동전압 제어회로 Download PDF

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KR20060039266A
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Abstract

본 발명은 반도체 메모리 장치의 셀프 리프레쉬 동작시 센스앰프의 구동전압을 내부전압(VDL)보다 높은 외부전압(VDDCLP)으로 유지시켜 메모리 셀의 스토리지 노드에 충분한 전하를 공급함으로써 셀프 리프레쉬 특성을 개선할 수 있는 반도체 메모리 장치의 센스앰프 구동전압 제어회로에 관한 것이다.
센스앰프, 오버드라이빙, 구동 전압, 제어, 전류.

Description

반도체 메모리 장치의 센스앰프 구동전압 제어회로{Circuit for controlling power to drive sense amplifier in semiconductor memory device}
도 1은 종래 기술에 따른 반도체 메모리 장치의 센스앰프 구동전압 제어회로의 구성도이다.
도 2는 도 1에 도시된 센스앰프 구동전압 제어회로의 동작 타이밍도이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 센스앰프 구동전압 제어회로의 회로도이다.
도 4는 도 3에 도시된 센스앰프 구동전압 제어회로의 리프레쉬 동작에 따른 동작 타이밍도이다.
- 도면의 주요 부분에 대한 설명 -
110 : 제어신호 발생부
120 : 센스앰프 구동신호 발생부
125: 센스앰프 구동전압 선택부
130 : 센스앰프
135 : 메모리 셀 어레이
BA : 뱅크 액티브(Bank active) 신호
SAEN : 센스앰프 인에이블(Sense amplifier enable) 신호
P_SAN, P_SAP1, P_SAP2 : 제어신호
SAN, SAP1, SAP2 : 센스앰프 구동 신호
본 발명은 반도체 메모리 장치의 센스앰프 구동전압 제어회로에 관한 것으로서, 더욱 자세하게는 반도체 메모리 장치의 셀프 리프레쉬 동작시 센스앰프의 구동전압을 내부전압(VDL)보다 높은 외부전압(VDDCLP)으로 유지시켜 셀프 리프레쉬 특성을 개선시킬 수 있는 반도체 메모리 장치의 센스앰프 구동전압 제어회로에 관한 것이다.
반도체 메모리 소자 중 하나인 디램(DRAM)은 저전압화에 따라 외부전압(VDDCLP)보다 낮은 내부전압(VDL)을 사용하는 경우, 메모리 셀로부터 데이터를 센싱하는 센싱 구간동안 센스앰프를 통한 증폭 속도가 감소하게 된다. 이에 따라, 종래에는 증폭 속도를 증가시키기 위해 센스앰프 동작 초기에는 외부전압(VDDCLP)으로 동작시키고, 이후에는 내부전압(VDL)으로 동작시키는 센스앰프 오버드라이빙(overdriving) 방법을 사용하였다.
그러나, 좋은 셀프 리프레쉬(self-refresh) 특성을 요구하는 저전력 반도체 메모리 장치에서는 셀프 리프레쉬 동작시에 센스앰프 오버드라이빙 방법을 사용하는 것은 부적합하다. 그 이유는, 종래 오버드라이빙 방법에서 비트 라인(bit line)의 높은 전압은 결국 내부전압(VDL) 레벨(level) 밖에 되지 않으므로 외부전압(VDDCLP)를 유지해서 사용하는 것보다는 스토리지 노드(storage node)에 더 많은 전하(charge)를 전달할 수 없기 때문이다.
이하, 첨부된 도면을 참고하여 종래 기술에 따른 반도체 메모리 장치의 센스앰프 구동전압 제어회로를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 센스앰프 구동전압 제어회로의 구성도이다.
도 1을 참조하면, 종래 기술에 따른 센스앰프 구동전압 제어회로는 센스앰프 제어부(10), 센스앰프 구동부(15), 메모리 셀 어레이(25) 및 센스 앰프(20)로 구성된다.
센스앰프 제어부(10)는 외부의 뱅크 액티브 신호(BA) 및 센스앰프 인에이블 신호(SAEN)를 입력 받아 센스앰프 구동신호(SAP1, SAP2 및 SAN)를 출력한다. 센스앰프 구동부(15)는 센스앰프 제어부(10)의 센스앰프 구동신호(SAP1, SAP2 및 SAN)에 따라 센스앰프(20)를 구동시킨다. 메모리 셀 어레이(25)는 복수개의 메모리 셀로 이루어진다. 센스앰프(20)는 센스앰프 구동신호(SAP1, SAP2 및 SAN)에 따라 구동되고 한 쌍의 비트라인(BLn, /BLn) 사이에 연결되어 메모리 셀 어레이(25)에 저장된 데이터(data)를 증폭하여 출력한다.
도 2는 도 1에 도시된 센스앰프 구동전압 제어회로의 동작 타이밍도이다.
도 2에서 보는 바와 같이, 종래의 센스앰프 구동전압 제어회로에 따르면 뱅크 액티브 신호(BA)가 발생하면 센스앰프 제어부(10; 도 1 참조)를 통해 지연된 센스앰프 인에이블 신호(SAEN)가 발생한다. 예컨대, 뱅크 액티브 신호(BA)가 인에이블(즉, 하이 레벨)된 상태에서 센스앰프 인에이블 신호(SAEN)가 인에이블되면 센스앰프 구동신호(SAN, SAP1 및 SAP2)가 서로 다른 폭을 갖고 인에이블된다.
먼저, 센스앰프 구동신호(SAN)가 인에이블되어 센스앰프(20; 도 1 참조)를 구성하는 NMOS 트랜지스터(N; 도 1 참조)에 접지전압(VSS)이 제공됨과 동시에 센스앰프 구동신호(SAP1)가 인에이블 되어 센스앰프(20; 도 1 참조)를 구성하는 PMOS 트랜지스터(P; 도 1 참조)에 외부전압(VDDCLP)이 제공된다. 이에 따라 센스앰프(20; 도 1 참조)가 동작하여 워드라인(WL)에 연결된 메모리 셀(cell) 정보가 일정시간 동안 비트라인(BL)에 실리고 다수의 비트라인(BL) 센싱을 하여 비트라인(BL)이 외부전압(VDDCLP)으로 증폭한다. 그리고 센스앰프 구동신호(SAP1)가 디스에이블 상태로 천이하는 순간 센스앰프 구동신호(SAP2)가 인에이블되어 센스앰프(20; 도 1 참조)를 구성하는 PMOS 트랜지스터(P; 도 1 참조)에 내부전압(VDL)을 제공한다. 이에 따라 센스앰프(20; 도 1 참조)가 동작하여 워드라인(WL)에 연결된 메모리 셀(cell) 정보가 일정시간 동안 비트라인(BL)에 실리고 다수의 비트라인(BL) 센싱을 하여 비트라인(BL)이 외부전압(VDDCLP)보다 낮은 내부전압(VDL)으로 증폭한다. 그리고 뱅크 프리차지(Precharge) 명령이 들어오면 비트라인(BL)은 프리차지 전압(VBLP)으로 프리차지 된다.
이와 같은 종래의 센스앰프 구동전압 제어회로는 반도체 메모리 장치의 일반 동작 뿐만 아니라 셀프 리프레쉬 동작시에도 도 2에서와 같이 동작한다. 따라서, 종래의 센스앰프 구동전압 제어회로는 반도체 메모리 장치의 셀프 리프레쉬 동작시 센스앰프의 구동전압을 외부전압(VDDCLP)에서 내부전압(VDL)으로 낮추는데 있어 많은 양의 전류 손실을 가져온다. 그리고, 반도체 메모리 셀(Cell)에 데이타를 라이트(Write)하는데 있어 전원 구동력을 저하시키는 문제점이 있다. 이는, 반도체 메모리 장치의 셀프 리프레쉬 특성을 저하시키는 원인이 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 반도체 메모리 장치의 셀프 리프레쉬 동작시 센스앰프의 구동전압을 내부전압(VDL)보다 높은 외부전압(VDDCLP)으로 유지시켜 셀프 리프레쉬 특성을 개선시킬 수 있는 반도체 메모리 장치의 센스앰프 구동전압 제어회로를 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일측면에 따르면 외부의 뱅크 액티브 신호 및 센스앰프 인에이블 신호에 따라 제1 내지 제3 제어신호를 출력하는 제어신호 발생부, 셀프 리프레쉬 동작시 인에이블되는 셀프 리프레쉬 신호에 따라 상기 제1 제어신호 및 제2 제어신호 중 하나를 선택하여 제1 센스앰프 구동신호로 출력하고, 상기 셀프 리프레쉬 신호 및 상기 제3 제어신호에 따라 제2 센스앰프 구동신호를 출력하는 센스앰프 구동신호 발생부 및 상기 제1 및 제2 센스앰프 구동신 호에 따라 서로 다른 전압 레벨을 갖는 구동전압을 선택하여 센스앰프의 제1 단자에 제공하고 상기 제2 제어신호에 따라 접지전압을 상기 센스앰프의 제2 단자에 제공하기 위한 센스앰프 구동전압 선택부를 포함하는 반도체 메모리 장치의 센스앰프 구동전압 제어회로가 제공된다.
이와 같은 본 발명의 일측면에 따른 센스앰프 구동전압 제어회로에 따르면 반도체 메모리 장치의 셀프 리프레쉬 동작시에는 센스앰프의 구동전압을 높은 외부전압으로 일정하게 유지시킨다. 따라서, 반도체 메모리 장치의 셀프 리프레쉬 동작시에 센스앰프의 구동전압을 외부 전압에서 내부 전압으로 낮출 필요가 없게 된다. 이는 반도체 메모리 장치의 셀프 리프레쉬 동작시 불필요한 전류의 손실을 방지하여 셀프 리프레쉬 특성을 개선시키도록 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 센스앰프 구동전압 제어회로의 회로도이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 센스앰프 구동전압 제어회로는 제어신호 발생부(110), 센스앰프 구동신호 발생부(120), 센스앰프 구동전압 선택부(125)를 포함한다.
제어신호 발생부(110)는 뱅크 액티브 신호(BA) 및 센스앰프 인에이블 신호 (SAEN)를 논리조합하여 제어신호(P_SAN, P_SAP1 및 P_SAP2)를 출력한다. 예컨대, 외부의 뱅크 액티브 신호(BA)가 하이 레벨(high-level)인 상태에서 센스앰프 인에이블 신호(SAEN)가 하이 레벨로 천이할 때 제어신호(P_SAN)는 하이 레벨이 되고, 제2 제어신호(P_SAP1 및 P_SAP2)는 로우 레벨(low-level)이 된다. 이와 같은 동작을 하기 위해 제어신호 발생부(110)는 그 일례로 지연부(111), 다수의 인버터(I111 내지 I116) 및 다수의 낸드게이트(ND111 내지 ND114)로 이루어진다.
상기에서, 뱅크 액티브 신호(BA)란 반도체 메모리 뱅크(Bank)에 액티브(active) 명령(command)이 인가될 때 인에이블(즉, 하이 레벨)되는 신호이다. 또한 센스앰프 인에이블 신호(SAEN)란 센스앰프(130)에 액티브 명령이 인가될 때 인에이블(즉, 하이 레벨)되는 신호이다.
센스앰프 구동신호 발생부(120)는 셀프 리프레쉬 신호(SRF)에 따라 하나의 제어신호(P_SAN과 P_SAP1중 어느 하나)를 선택하여 센스앰프 구동신호(SAP1)로 출력하고, 셀프 리프레쉬 신호(SRF) 및 제어신호(P_SAP2)에 따라 센스앰프 구동신호(SAP2)를 출력한다. 예컨대, 셀프 리프레쉬 신호(SRF)가 인에이블되면 제어신호(P_SAN)을 선택하여 센스앰프 구동신호(SAP1)로 출력하고, 제어신호(P_SAP2)에 무관하게 센스앰프 구동신호(SAP2)를 디스에이블(즉, 로우 레벨) 시킨다. 반면, 셀프 리프레쉬 신호(SRF)가 디스에이블되면 제어신호(P_SAP1)을 선택하여 센스앰프 구동신호(SAP1)로 출력하고, 제어신호(P_SAP2)에 의해 센스앰프 구동신호(SAP2)를 인에이블시킨다.
상기에서, 센스앰프 구동신호(SAP1 및 SAP2)는 센스앰프(130)를 구성하는 PMOS 트랜지스터(P)의 구동신호이고, 센스앰프 구동신호(SAN)는 센스앰프(130)를 구성하는 NMOS 트랜지스터(N)의 구동신호로 제어신호(P_SAN)와 동위상이다.
이러한 동작을 하기 위해 센스앰프 구동신호 발생부(120)는 그 일례로 노어게이트(NR), 트랜스퍼 게이트(TG1 및 TG2) 및 인버터(I121)를 포함한다. 노어게이트(NR)는 셀프 리프레쉬 신호(SRF)와 출력신호(P_SAP2)를 논리조합하여 센스앰프 구동신호(SAP2)를 출력한다. 트랜스퍼 게이트(TG1 및 TG2)는 셀프 리프레쉬 신호(SRF)에 따라 하나의 제어신호(P_SAN 및 P_SAP1 중 하나)를 선택하여 센스앰프 구동신호(SAP1)로 출력한다. 인버터(I121)는 셀프 리프레쉬 신호(SRF)를 반전시켜 셀프 리프레쉬 바 신호(/SRF)를 생성한다. 트랜스퍼 게이트(TG1)를 구성하는 NMOS 트랜지스터(N121)는 셀프 리프레쉬 신호(SRF)에 따라 제어되고 PMOS 트랜지스터(P121)는 리프레쉬 바 신호(/SRF)에 따라 제어된다. 반면, 트랜스퍼 게이트(TG2)를 구성하는 NMOS 트랜지스터(N122)는 셀프 리프레쉬 바 신호(/SRF)에 따라 제어되고 PMOS 트랜지스터(P122)는 셀프 리프레쉬 신호(SRF)에 따라 제어된다.
센스앰프 구동전압 선택부(125)는 센스앰프 구동신호(SAP1 및 SAP2)에 따라 센스앰프(130)의 구동전압을 선택하여 단자(A)에 제공하고 제어신호(P_SAN)와 동위상의 센스앰프 구동신호(SAN)에 따라 단자(B)에 접지전압(VSS)을 제공하여 센스앰프(130)를 구동시킨다. 예컨대, 센스앰프 구동신호(SAP1)가 인에이블되면 외부전압(VDDCLP)을 센스앰프(130)의 구동전압으로 선택하여 단자(A)에 제공한다. 반면, 센스앰프 구동신호(SAP2)가 인에이블되면 내부전압(VDL)을 센스앰프(130)의 구동전압으로 선택하여 단자(A)에 제공한다. 그리고 센스앰프 구동신호(SAN)가 인에이블되 면 접지전압(VSS)을 센스앰프의 단자(B)에 제공한다.
상기에서, 단자(A)는 센스앰프(130)를 구성하는 PMOS 트랜지스터(P)에 구동전압(VDL 또는 VDDCLP)을 제공하기 위한 단자이다. 단자(B)는 센스앰프(130)를 구성하는 NMOS 트랜지스터(N)에 접지전압(VSS)을 제공하기 위한 단자이다. 이러한 단자(A 및 B)를 통해 센스앰프(130)에 일정 전압이 인가되면 센스앰프(130)는, 한쌍의 비트라인(BLn 및 /BLn)을 통해 제공된 메모리 셀 어레이(135)의 데이타를 증폭하여 출력한다.
이러한 동작을 하기 위해 센스앰프 구동전압 선택부(125)는 그 일례로 NMOS 트랜지스터(N125, N126 및 N127)를 포함한다. NMOS 트랜지스터(N125)는 센스앰프 구동신호(SAP2)에 따라 내부전압(VDL)을 단자(A)에 제공한다. NMOS 트랜지스터(N126)는 센스앰프 구동신호(SAP1)에 따라 외부전압(VDDCLP)을 단자(A)에 제공한다. NMOS 트랜지스터(N127)는 센스앰프 구동신호(SAN)에 따라 접지전압(VSS)을 단자(B)에 제공한다.
이하, 본 발명의 바람직한 실시예에 따른 센스앰프 구동전압 제어회로의 동작을, 셀프 리프레쉬 신호가 인에이블 되는 셀프 리프레쉬 동작모드와 셀프 리프레쉬 신호가 디스에이블 되는 일반 동작모드로 구분하여 설명하기로 한다.
도 4는 도 3에 도시된 센스앰프 구동전압 제어회로의 셀프 리프레쉬 동작에 따른 동작 타이밍도이다.
셀프 리프레쉬 동작모드
도 4에서 보는 바와 같이, 외부의 셀프 리프레쉬(Self-refresh) 커맨드 (Command)에 의해 내부 셀프 리프레쉬 신호(SRF)가 인에이블되고, 이 셀프 리프레쉬 신호(SRF)에 의해 내부 액티브 인에이블 신호(ACT)가 인에이블된다. 이 액티브 인에이블 신호(ACT)에 따라 뱅크 액티브 신호(BA)가 인에이블되면 지연부(111; 도 3 참조)를 통해 지연된 센스앰프 인에이블 신호(SAEN)가 인에이블된다.
이와 같이, 뱅크 액티브 신호(BA)가 인에이블 된 상태에서 센스앰프 인에이블 신호(SAEN)가 인에이블 상태로 천이되면 제어신호(P_SAN)가 인에이블되는 반면 제어신호(P_SAP1 및 P_SAP2)는 디스에이블된다. 이때, 셀프 리프레쉬 신호(SRF)는 인에이블 된 상태이고 제어신호(P_SAP2)는 디스에이블 된 상태이므로 센스앰프 구동 신호(SAP2)는 제어신호(P_SAP2)에 무관하게 디스에이블된다. 그리고 셀프 리프레쉬 신호(SRF)가 인에이블 되어 트랜스퍼 게이트(TG1 및 TG2; 도 3 참조)에 입력되면 트랜스퍼 게이트(TG1; 도 3 참조)가 동작하여 제어신호(P_SAN)가 전송됨에 따라 센스앰프 구동신호(SAP1)가 일정폭을 갖고 인에이블 된다. 또한, 제어신호(P_SAN)가 인에이블되어 센스앰프 구동신호(SAN)가 일정 폭을 갖고 인에이블된다.
즉, 센스앰프 구동신호(SAP1)가 일정 폭을 갖고 인에이블 되어 다수의 센스앰프(130; 도 3 참조) 단자(A; 도 3 참조)에 외부전압(VDDCLP)을 제공하고, 센스앰프 구동신호(SAN)가 일정 폭을 갖고 인에이블 되어 다수의 센스앰프(130; 도 3 참조) 단자(B; 도 3 참조)에 접지전압(VSS; 도 3 참조)을 제공한다. 이에 따라 센스앰프(130; 도 3 참조)가 동작하여 워드라인(WL)에 연결된 메모리 셀(cell) 정보가 일정시간 동안 비트라인(BL)에 실리고 다수의 비트라인(BL) 센싱을 한다. 이때, 프리차지(Precharge) 명령이 들어오면 각 비트라인(BL)은 외부전압/2(VDDCLP/2)으로 먼저 내려간 후 프리차지 전압(VBLP)으로 서서히 프리차지 된다. 이는 셀프 리프레쉬 동작모드에서는 특정 워드라인(WL)이 디스에이블 된 후 다음 워드라인(WL)이 인에이블되는데까지 걸리는 시간이 최소 15.6㎲이어서 프리차지 구간이 길기 때문에 가능하다.
결국, 본 발명의 바람직한 실시예에 따른 센스앰프 구동전압 제어회로에 따르면 셀프 리프레쉬 동작모드에서는 센스앰프(130; 도 3 참조)의 구동전압을 외부전압(VDDCLP)으로 유지하여, 센스앰프(130; 도 3 참조)가 한 쌍의 비트라인(BLn, /BLn; 도 3 참조)을 통해 제공되는 메모리 셀 어레이(135; 도 3 참조)의 데이터를 증폭하여 출력하도록 한다. 따라서, 본 발명의 바람직한 실시예에 따른 센스앰프 구동전압 제어회로는 셀프 리프레쉬 동작모드에서는 센스앰프(130; 도 3 참조)의 구동전압을 외부전압(VDDCLP)에서 내부전압(VDL)으로 낮출 필요가 없기 때문에 전류 손실을 방지한다. 이는 셀프 리프레쉬 동작시 메모리 셀 스토리지 노드에 충분한 전하를 공급함으로써 셀프 리프레쉬 특성을 개선할 수 있도록 한다.
일반 동작모드
뱅크 액티브 신호(BA)가 발생하면 제어신호 발생부(110; 도 3 참조)를 통해 지연된 센스앰프 인에이블 신호(SAEN)가 발생한다. 이와 같이, 뱅크 액티브 신호(BA)가 인에이블 된 상태에서 센스앰프 인에이블 신호(SAEN)가 인에이블 상태로 천이되면 제어신호(P_SAN)가 인에이블되는 반면 제어신호(P_SAP1 및 P_SAP2)는 디스에이블된다. 이때, 셀프 리프레쉬 신호(SRF)가 디스에이블 되어 트랜스퍼 게이트(TG1 및 TG2; 도 3 참조)에 입력되면 트랜스퍼 게이트(TG2; 도 3 참조)가 동작하 여 제어신호(P_SAP1)가 전송됨에 따라 센스앰프 구동신호(SAP1)가 인에이블 된다. 이어서 센스앰프 구동신호(SAP1)가 디스에이블 상태로 천이되는 순간 센스앰프 구동신호(SAP2)가 인에이블 된다. 또한, 제어신호(P_SAN)가 인에이블되어 센스앰프 구동신호(SAN)가 인에이블된다.
먼저, 센스앰프 구동신호(SAP1)가 인에이블 되어 다수의 센스앰프(130; 도 3 참조) 단자(A; 도 3 참조)에 외부전압(VDDCLP)을 제공하고 센스앰프 구동신호(SAN)가 인에이블 되어 다수의 센스앰프(130; 도 3 참조) 단자(B; 도 3 참조)에 접지전압(VSS; 도 3 참조)을 제공한다. 이에 따라 센스앰프(130; 도 3 참조)가 동작하여 워드라인(WL)에 연결된 메모리 셀(cell) 정보가 일정시간 동안 비트라인(BL)에 실리고 다수의 비트라인(BL) 센싱을 하여 비트라인(BL)이 외부전압(VDDCLP)으로 증폭한다. 이어서 센스앰프 구동신호(SAP2)가 인에이블 되어 다수의 센스앰프(130; 도 3 참조) 단자(A; 도 3 참조)에 내부전압(VDL)을 제공하고 센스앰프 구동신호(SAN)가 인에이블 되어 다수의 센스앰프(130; 도 3 참조) 단자(B; 도 3 참조)에 접지전압(VSS; 도 3 참조)을 제공한다. 이에 따라 센스앰프(130; 도 3 참조)가 동작하여 워드라인(WL)에 연결된 메모리 셀(cell) 정보가 일정시간 동안 비트라인(BL)에 실리고 다수의 비트라인(BL) 센싱을 하여 비트라인(BL)이 외부전압(VDDCLP)보다 낮은 내부전압(VDL)으로 증폭한다. 이때, 프리차지(Precharge) 명령이 들어오면 각 비트라인(BL)은 프리차지 전압(VBLP)으로 프리차지 된다.
결국, 일반 동작모드에서는 센스앰프(130)를 외부전압(VDDCLP)으로 구동시킨 후 내부전압(VDL)으로 구동시킴으로써, 앞서 설명한 도 2의 동작 타이밍도와 동일 하게 동작한다.
따라서, 본 발명의 바람직한 실시예에 따른 센스앰프 구동전압 제어 회로는 일반동작 모드에서는 종래와 동일하게 동작하고, 셀프 리프레쉬 동작모드에서는 센스앰프의 구동전압을 높은 외부전압(VDDCLP)으로 유지시켜 외부전압(VDDCLP)을 내부 전압(VDL)으로 낮추는데 필요한 전류(Current)의 사용을 방지한다. 이는, 셀프 리프레쉬 동작시 메모리 셀의 스토리지 노드에 충분한 전하를 공급할 수 있게 하고, 메모리 셀(Cell)에 데이타(Data)를 효율적으로 라이트(Write) 할 수 있게 하여 반도체 메모리 장치의 셀프 리프레쉬 특성을 개선시킨다. 즉, 저전력을 요구하는 반도체 메모리 장치의 구현을 용이하도록 한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
이상 설명한 바와 같이, 본 발명에 따른 센스앰프 구동전압 제어회로는 반도체 메모리 장치의 셀프 리프레쉬 동작시에는 센스앰프의 구동전압을 높은 외부전압으로 유지시킴으로써 셀프 리프레쉬 동작시 메모리 셀의 스토리지 노드에 충분한 전하를 공급할 수 있는 이점이 있다.
따라서, 본 발명에 따른 센스앰프 구동전압 제어회로는 반도체 메모리 장치 의 셀프 리프레쉬 특성을 개선하여 저전력 반도체 메모리 장치를 유용하게 구현할 수 있도록 한다.

Claims (6)

  1. 외부의 뱅크 액티브 신호 및 센스앰프 인에이블 신호에 따라 제1 내지 제3 제어신호를 출력하는 제어신호 발생부;
    셀프 리프레쉬 동작시 인에이블되는 셀프 리프레쉬 신호에 따라 상기 제1 제어신호 및 제2 제어신호 중 하나를 선택하여 제1 센스앰프 구동신호로 출력하고, 상기 셀프 리프레쉬 신호 및 상기 제3 제어신호에 따라 제2 센스앰프 구동신호를 출력하는 센스앰프 구동신호 발생부; 및
    상기 제1 및 제2 센스앰프 구동신호에 따라 서로 다른 전압 레벨을 갖는 구동전압을 선택하여 센스앰프의 제1 단자에 제공하고, 상기 제2 제어신호에 따라 접지전압을 상기 센스앰프의 제2 단자에 제공하기 위한 센스앰프 구동전압 선택부를 포함하는 반도체 메모리 장치의 센스앰프 구동전압 제어회로.
  2. 제 1 항에 있어서,
    상기 제1 센스앰프 구동신호는, 상기 셀프 리프레쉬 신호가 인에이블 되면 상기 제1 제어신호와 동위상이 되고, 상기 셀프 리프레쉬 신호가 디스에이블 되면 상기 제2 제어신호와 동위상이 되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동전압 제어회로.
  3. 제 1 항에 있어서,
    상기 센스앰프의 제1 단자로 공급되는 구동전압은, 상기 제1 센스앰프 구동신호가 인에이블되면 제1 전압이 되고, 상기 제2 센스앰프 구동신호가 인에이블되면 상기 제1 전압보다 낮은 제2 전압이 되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동전압 제어회로.
  4. 제 1항에 있어서, 상기 센스앰프 구동신호 발생부는,
    상기 셀프 리프레쉬 신호에 따라 제어되고 상기 제1 제어신호를 상기 제1 센스앰프 구동신호로 사용하기 위한 제1 트랜스퍼 게이트;
    상기 셀프 리프레쉬 신호에 따라 제어되고 상기 제2 제어신호를 상기 제1 센스앰프 구동신호로 사용하기 위한 제2 트랜스퍼 게이트; 및
    상기 셀프 리프레쉬 신호와 상기 제3 제어신호를 논리조합하여 상기 제2 센스앰프 구동신호를 출력하는 노어게이트를 포함하는 반도체 메모리 장치의 센스앰프 구동전압 제어회로.
  5. 제 1 항에 있어서, 상기 센스앰프 구동전압 선택부는,
    상기 제1 센스앰프 구동신호에 의해 상기 센스앰프의 제1 단자에 제1 전압을 제공하기 위한 제1 NMOS 트랜지스터;
    상기 제2 샌스앰프 구동신호에 의해 상기 센스앰프의 제1 단자에 상기 제1 전압보다 낮은 제2 전압을 제공하기 위한 제2 NMOS 트랜지스터;
    상기 제3 센스앰프 구동신호에 의해 상기 센스앰프의 제2 단자에 접지전압을 제공하기 위한 제3 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 센스앰프 구동전압 제어회로.
  6. 제 1 항에 있어서,
    상기 제어신호 발생부는, 상기 뱅크 액티브 신호가 하이 레벨인 상태에서 상기 센스앰프 인에이블 신호가 하이 레벨로 천이할 때 상기 제1 제어신호는 하이 레벨이 되고 상기 제2 제어신호 및 제3 제어신호는 로우 레벨이 되도록, 상기 뱅크 액티브 신호 및 센스앰프 인에이블 신호를 논리조합하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동전압 제어회로.
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