KR20060018974A - 비트 라인 감지 증폭기 제어 회로 - Google Patents

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Abstract

본 발명은 정상 동작 시보다 리프레시 동작 시의 비트 라인 감지 증폭기의 구동 구간을 늘려 리프레시 동작 시 비트 라인의 전위가 목표 전압으로 충분히 증폭된 후에 프리차지를 수행하기 때문에 오버드라이빙 구간이 없기 때문에 발생하는 오류를 방지할 수 있는 기술을 개시한다. 이를 위해 리프레시 동작 시 인에이블 되는 리프레시 신호에 따라 비트 라인 감지 증폭기의 인에이블 구간을 조절하는 비트 라인 감지 증폭기 인에이블 신호를 발생하는 비트 라인 감지 증폭기 인에이블 신호 발생부와 비트 라인 감지 증폭기 인에이블 신호 및 오버드라이브 구간을 설정하는 오버드라이브 인에이블 신호를 이용하여 다수의 구동신호를 발생하는 구동신호 발생부와, 블록 선택 신호를 이용하여 리프레시 신호에 따라 비트 라인 프리차지 시점을 조절하는 비트 라인 균등화 신호를 발생하는 비트 라인 균등화 신호 발생부와, 다수의 구동신호를 이용하여 다수의 비트 라인 감지 증폭기 제어신호를 발생하고, 비트 라인 균등화 신호에 의해 비트 라인 감지 증폭기 제어신호들을 균등화하는 비트 라인 감지 증폭기 제어신호 발생부를 포함하는 것을 특징으로 한다.

Description

비트 라인 감지 증폭기 제어 회로{Bit line sense amplifier control circuit}
도 1은 본 발명에 따른 비트 라인 감지 증폭기 제어 회로를 나타낸 블록도.
도 2는 도 1에 도시된 비트 라인 감지 증폭기 인에이블 신호 발생부(10)를 나타낸 상세 회로도.
도 3a 및 도 3b는 도 2에 도시된 지연 조절부(12)를 나타낸 상세 회로도.
도 4는 도 1에 도시된 구동신호 발생부(20)를 나타낸 상세 회로도.
도 5는 도 1에 도시된 비트 라인 균등화 신호 발생부(30)를 나타낸 상세 회로도.
도 6은 본 발명의 비트 라인 감지 증폭기 제어회로를 사용하는 메모리 장치의 워드라인 프리차지 제어회로(50)를 나타낸 상세 회로도.
도 7a 및 도 7b는 도 1에 도시된 비트 라인 감지 증폭기 제어회로의 동작을 나타낸 타이밍도.
본 발명은 반도체 메모리 장치의 비트 라인 감지 증폭기 제어 회로에 관한 것으로, 보다 상세하게는 정상 동작 시보다 리프레시 동작 시의 비트 라인 감지 증폭기의 구동 구간을 늘려 리프레시 동작 시 비트 라인의 전위가 목표 전압으로 충분히 증폭된 후에 프리차지를 수행하기 때문에 오버드라이빙 구간이 없기 때문에 발생하는 오류를 방지할 수 있는 기술이다.
일반적으로 비트 라인 감지 증폭기(bit line sense amplifier)는 비트 라인에 실린 데이터를 감지 및 증폭하여 데이터 버스(data bus)에 출력하고, 데이터 버스 감지 증폭기(data bus sense amplifier)는 비트 라인 감지 증폭기에 의해 증폭된 데이터를 다시 감지 및 증폭하여 데이터 출력버퍼(data output buffer)에 출력한다.
일반적인 비트 라인 감지 증폭기의 동작을 설명하면 다음과 같다. 여기서, 비트 라인 감지 증폭기는 크로스 커플드 연결된 래치형 증폭기(cross coupled latch type amplifier)를 사용하는 경우를 예를 들어 설명한다.
먼저, 비트 라인이 프리차지 전압(일반적으로, 내부 전원전압 VDD의 절반)으로 프리차지 되고, 이때, 선택된 메모리 셀이 연결된 비트 라인과 그렇지 않은 비트 라인 사이의 전압 차를 없애기 위해 두 비트 라인을 균등화시킨다.
로우 디코더(row decoder)가 외부에서 입력된 로우 어드레스를 분석하여 그 로우 어드레스에 해당하는 워드라인(word line)을 선택하고, 그 선택된 워드라인에 연결된 셀 트랜지스터가 턴 온 되어 셀 커패시턴스(cell capacitance)와 비트 라인 커패시턴스(bit line capacitance) 사이에 전하 분배(charge sharing)가 일어나면서 선택된 메모리 셀이 연결된 비트 라인과 그렇지 않은 비트 라인 사이에 전위 차 이가 발생된다.
이때, 비트 라인 감지 증폭기 제어신호 RTO, SB가 인에이블 되면, 즉 하나의 비트 라인 감지 증폭기 제어신호 RTO는 하이 레벨 VDD이 되고, 다른 비트 라인 감지 증폭기 제어신호 /S는 로우 레벨 VSS이 되어 비트 라인 감지 증폭기가 동작하여 선택된 메모리 셀이 연결된 비트 라인과 그렇지 않은 비트 라인 사이의 전위차이를 증폭한다.
예를 들어, 선택된 메모리 셀에 저장된 데이터가 로우 레벨의 데이터라고 가정하면, 선택된 셀이 연결된 비트 라인의 전위가 프리차지 전압 보다 낮아지게 되고, 이때 선택된 셀이 연결되지 않은 비트 라인의 전위는 프리차지 전압을 유지하고 있기 때문에 두 비트 라인 사이에 전위차이가 발생하게 된다.
따라서, 크로스 커플드 연결된 래치형 증폭기인 비트 라인 감지 증폭기는 선택된 메모리 셀이 연결된 비트 라인을 로우 레벨인 비트 라인 감지 증폭기 제어신호 SB에 의해 로우 레벨 VSS로 만들고, 그렇지 않은 비트 라인을 하이 레벨인 비트 라인 감지 증폭기 제어신호 RTO에 의해 하이 레벨 VDD로 만든다.
이어서, 칼럼 디코더(column decoder)에 의해 칼럼 어드레스가 분석되어 그 칼럼 어드레스에 해당하는 칼럼 선택신호 YI가 하이 레벨로 인에이블 되면, 비트 라인 감지 증폭기에 의해 비트 라인에 실린 증폭된 데이터가 데이터 버스에 전송된다.
또한, 비트 라인 감지 증폭기를 구동하기 위한 하이 레벨 비트 라인 감지 증폭기 제어신호 RTO는 비트 라인 감지 증폭기의 동작 속도를 향상시키기 위해 증폭 동작 초기에는 목표전압인 내부 전원전압 VCORE보다 높은 외부 전원전압 VEXT으로 구동하여 스큐(skew)를 줄이고, 정상 동작 시에는 내부 전원전압 VCORE으로 구동한다. 여기서, 내부 전원전압으로 내부회로 공급전압 VPERI을 사용할 수 있다.
한편, 저전력 반도체 메모리 장치인 경우 셀프 리프레시 동작 시에는 동작 속도를 향상시키는 동작보다는 소비 전류를 줄이기 위한 동작이 우선적으로 수행되어야 하기 때문에, 오버드라이빙 구간을 줄이거나 오버드라이브 동작을 수행하지 않는다.
그러나, 반도체 메모리 장치가 고속 동작을 수행하면서, 비트 라인 감지 증폭기의 동작 시간이 짧기 때문에 오버드라이브 동작을 수행하지 않는 경우 하이 레벨 비트 라인의 전위가 목표 전압까지 증폭되지 않은 상태에서 리프레시 동작이 완료되어 리프레시 특성이 악화되어 최악의 경우 데이터를 잃어버리는 문제점이 발생한다.
상기 문제점을 해결하기 위한 본 발명의 목적은 리프레시 동작 시에 비트 라인 감지 증폭기의 동작구간을 정상 동작 시 보다 늘려 리프레시 특성을 향상시키는 것이다.
상기 목적을 달성하기 위한 본 발명의 비트 라인 감지 증폭기 제어회로는 리프레시 동작 시 인에이블 되는 리프레시 신호에 따라 비트 라인 감지 증폭기의 인에이블 구간을 조절하는 비트 라인 감지 증폭기 인에이블 신호를 발생하는 비트 라 인 감지 증폭기 인에이블 신호 발생부; 상기 비트 라인 감지 증폭기 인에이블 신호 및 오버드라이브 구간을 설정하는 오버드라이브 인에이블 신호를 이용하여 다수의 구동신호를 발생하는 구동신호 발생부; 블록 선택 신호를 이용하여 상기 리프레시 신호에 따라 비트 라인 프리차지 시점을 조절하는 비트 라인 균등화 신호를 발생하는 비트 라인 균등화 신호 발생부; 및 상기 다수의 구동신호를 이용하여 다수의 비트 라인 감지 증폭기 제어신호를 발생하고, 상기 비트 라인 균등화 신호에 의해 상기 비트 라인 감지 증폭기 제어신호들을 균등화하는 비트 라인 감지 증폭기 제어신호 발생부를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 비트 라인 감지 증폭기 제어 회로를 나타낸 블록도이다.
비트 라인 감지 증폭기 제어회로는 비트 라인 감지 증폭기 인에이블 신호 발생부(10), 구동신호 발생부(20), 비트 라인 균등화 신호 발생부(30) 및 비트 라인 감지 증폭기 제어신호 발생부(40)를 포함한다.
비트 라인 감지 증폭기 인에이블 신호 발생부(10)는 감지 증폭기 인에이블 제어신호 SAEN를 이용하여 비트 라인 감지 증폭기 인에이블 신호 SAENB를 발생하는데, 셀프 리프레시 신호 SELFREF의 상태에 따라 비트 라인 감지 증폭기 인에이블 신호 SAENB의 인에이블 구간이 조절된다.
구동신호 발생부(20)는 비트 라인 감지 증폭기 인에이블 신호 SAENB 및 오버드라이빙 구간을 결정하는 펄스 폭을 갖는 오버드라이브 인에이블 신호 SAE1B를 이용하여 하이 레벨 비트 라인 감지 증폭기 제어신호 RTO를 구동하는 구동신호 SAP1, SAP2 및 로우 레벨 비트 라인 감지 증폭기 제어신호 SB를 구동하는 구동신호 SAN를 발생한다.
비트 라인 균등화 신호 발생부(30)는 액티브 시 블록을 선택하는 블록 선택 신호 MSB를 이용하여 비트 라인 균등화 신호 BLEQ를 발생하는데, 셀프 리프레시 신호 SELFREF의 상태에 따라 비트 라인 균등화 신호 BLEQ의 인에이블 구간이 조절된다.
비트 라인 감지 증폭기 제어신호 발생부(40)는 구동신호 SAN, SAP1, SAP2를 이용하여 비트 라인 감지 증폭기 제어신호 RTO 및 SB를 발생하고, 비트 라인 균등화 신호 BLEQ에 의해 비트 라인 감지 증폭기 제어신호 RTO 및 SB가 일정 레벨로 프리차지 되고 서로 균등화된다.
도 2는 도 1에 도시된 비트 라인 감지 증폭기 인에이블 신호 발생부(10)를 나타낸 상세 회로도이다.
비트 라인 감지 증폭기 인에이블 신호 발생부(10)는 지연조절부(12), 인버터 IV1, IV2 및 낸드게이트 ND1을 포함한다.
인버터 IV1은 감지 증폭기 인에이블 제어신호 SAEN를 반전한다.
지연 조절부(12)는 셀프 리프레시 신호 SELFREF의 상태에 따라 조절된 지연 시간 동안 인버터 IV1로부터 출력된 신호 A를 지연시킨다.
낸드게이트 ND1은 인버터 IV1로부터 출력된 신호 A 및 지연조절부(12)로부터 출력된 신호 B를 부정 논리곱하고, 인버터 IV2는 낸드게이트 ND1로부터 출력된 신호를 반전 구동하여 비트 라인 감지 증폭기 인에이블 신호 SAENB를 발생한다.
도 3a 및 도 3b는 도 2에 도시된 지연 조절부(12)를 나타낸 상세 회로도이다.
먼저 도 3a는 지연 조절부(12)의 일 실시예를 나타낸 회로도이다.
지연 조절부(12)는 제 1 지연부(14), 제 2 지연부(16), 인버터 IV13 및 전송 게이트 TG1, TG2를 포함한다.
제 1 전송 게이트 TG1은 셀프 리프레시 신호 SELFREF가 하이 레벨로 인에이블 되면 턴 온 되어 제 1 지연부(14) 및 제 2 지연부(16)에 의해 순차 지연된 신호를 선택적으로 전송하고, 제 2 전송게이트 TG2는 셀프 리프레시 신호 SELFREF가 로우 레벨로 디스에이블 되면 턴 온 되어 제 1 지연부(14)로부터 출력된 신호를 선택적으로 전송한다. 여기서, 인버터 IV13은 셀프 리프레시 신호 SELFREF를 반전한다.
도 3b는 도 2에 도시된 지연 조절부(12)의 다른 실시 예를 나타낸 상세 회로도이다.
지연 조절부(12)는 제 1 지연부(14), 제 2 지연부(16), 인버터 IV14 및 낸드 게이트 ND2, ND3, ND4를 포함한다.
제 1 지연부(14) 및 제 2 지연부(16)는 입력신호 A를 순차 지연한다.
인버터 IV14는 셀프 리프레시 신호 SELFREF를 반전한다.
낸드게이트 ND2는 셀프 리프레시 신호 SELFREF와 제 1 지연부(14) 및 제 2 지연부(16)에 의해 순차 지연된 신호를 부정 논리곱하고, 낸드게이트 ND3은 인버터 IV14로부터 출력된 신호와 제 1 지연부(14)로부터 출력된 신호를 부정 논리 곱한다.
낸드게이트 ND4는 낸드게이트들 ND2 및 ND3으로부터 출력된 신호들을 부정 논리곱 한다.
이와 같이 구성된 비트 라인 감지 증폭기 인에이블 신호 발생부(10)는 리프레시 동작 시에 셀프 리프레시 신호 SELFREF가 하이 레벨로 인에이블 되면 지연 조절부(12)의 제 1 지연부(14) 및 제 2 지연부(16)에 의해 순차 지연된 신호를 이용하여 인에이블 구간이 연장된 비트 라인 감지 증폭기 인에이블 신호 SAENB를 출력하고, 정상 동작 시에 셀프 리프레시 신호 SELFREF가 로우 레벨로 디스에이블 되면, 제 1 지연부(14)에 의해 지연된 신호를 이용하여 인에이블 구간이 상대적으로 짧은 비트 라인 감지 증폭기 인에이블 신호 SAENB를 출력한다.
도 4는 도 1에 도시된 구동신호 발생부(20)를 나타낸 상세 회로도이다.
구동신호 발생부(20)는 인버터 IV5, IV6, IV7, IV8, IV9, IV10, IV11 및 낸드게이트 ND5, ND6을 포함한다.
인버터 IV5, IV6, 및 IV7은 비트 라인 감지 증폭기 인에이블 신호 SAENB를 순차 반전하여 NMOS 구동신호 SAN를 발생한다.
낸드게이트 ND5는 인버터 IV5로부터 출력된 신호 및 오버드라이브 인에이블 신호 SAE1B를 부정 논리곱하고, 인버터 IV8은 낸드게이트 ND5로부터 출력된 신호를 반전하여 제 2 PMOS 구동신호 SAP2를 발생한다.
인버터 IV9는 오버드라이브 인에이블 신호 SAE1B를 반전하고, 인버터 IV10은 셀프 리프레시 신호 SELFREF를 반전하고, 낸드게이트 ND6은 인버터 IV9 및 IV10으로부터 출력된 신호들을 부정 논리곱하고, 인버터 IV11은 낸드게이트 ND6으로부터 출력된 신호를 반전하여 제 1 PMOS 구동신호 SAP1을 발생한다. 따라서, 셀프 리프레시 모드로 진입하여 셀프 리프레시 신호 SELFREF가 하이 레벨로 인에이블 되면 제 1 PMOS 구동신호 SAP1이 로우 레벨을 유지하여 오버드라이브 동작을 수행하지 않는다.
도 5는 도 1에 도시된 비트 라인 균등화 신호 발생부(30)를 나타낸 상세 회로도이다.
비트 라인 균등화 신호 발생부(30)는 인버터 IV12, IV13, IV14, IV15 낸드게이트 ND7, ND8 및 지연부(32)를 포함한다.
인버터 IV12 및 IV13은 블록 선택신호 MSB를 순차 반전하고, 인버터 IV14는 인버터 IV13으로부터 출력된 신호를 반전한다.
낸드게이트 ND7는 인버터 IV14로부터 출력된 신호 및 셀프 리프레시 신호 SELFREF를 부정 논리곱 한다.
지연부(32)는 낸드게이트 ND7로부터 출력된 신호를 일정 시간 지연한다.
낸드게이트 ND8은 인버터 IV14로부터 출력된 신호 및 지연부(32)로부터 출력된 신호를 부정 논리곱하고, 인버터 IV15는 낸드게이트 ND8로부터 출력된 신호를 반전 구동하여 비트 라인 균등화 신호 BLEQB를 발생한다.
이와 같이 구성된 비트 라인 균등화 신호 발생부(30)는 리프레시 동작 시에 셀프 리프레시 신호 SELFREF가 하이 레벨로 인에이블 되면 프리차지 시점이 지연된 비트 라인 균등화 신호 BLEQ를 출력하고, 정상 동작 시에 셀프 리프레시 신호 SELFREF가 로우 레벨로 디스에이블 되면, 프리차지 시점이 상대적으로 빠른 비트 라인 균등화 신호 BLEQ를 출력한다.
도 6은 본 발명의 비트 라인 감지 증폭기 제어회로를 사용하는 메모리 장치의 워드라인 프리차지 제어회로(50)를 나타낸 상세 회로도이다.
워드라인 프리차지 제어회로(50)는 인버터 IV16, 지연조절부(52) 및 낸드게이트 ND9를 포함한다.
인버터 IV16은 로우 활성화 신호 ACT를 반전한다.
지연조절부(52)는 셀프 리프레시 신호 SELFREF의 상태에 따라 조절된 지연시간 동안 인버터 IV16으로부터 출력된 신호 A를 지연시킨다.
낸드게이트 ND9는 인버터 IV16으로부터 출력된 신호 A 및 지연조절부(52)로부터 출력된 신호 B를 부정 논리 곱하여 워드라인 프리차지 제어신호 R2를 발생한다.
여기서, 지연 조절부(52)의 구성은 도 3a 및 도 3b에 도시된 지연 조절부(12)와 동일하게 구성되어 동일하게 동작하기 때문에 여기서는 이의 상세한 설명은 생략한다.
이와 같이 구성된 워드라인 프리차지 제어회로(50)는 리프레시 동작 시에 셀프 리프레시 신호 SELFREF가 하이 레벨로 인에이블 되면 지연 조절부(52)에 의해 인에이블 구간이 연장된 워드라인 프리차지 제어신호 R2를 출력하고, 정상 동작 시에 셀프 리프레시 신호 SELFREF가 로우 레벨로 디스에이블 되면, 지연 조절부(52)에 의해 인에이블 구간이 상대적으로 짧은 워드라인 프리차지 제어신호 R2를 출력한다.
도 7a 및 도 7b는 도 1에 도시된 비트 라인 감지 증폭기 제어회로의 동작을 나타낸 타이밍도이다.
도 7a에 도시된 정상 동작 시에는 제 1 PMOS 구동신호 SAP1에 의해 오버드라이브 동작이 수행되고, 도 7b에 도시된 리프레시 동작 시에는 제 1 PMOS 구동신호 SAP1이 로우 레벨로 유지되어 오버드라이브 동작이 수행되지 않는다.
또한, 도 7a에 도시된 정상 동작 시보다 도 7b에 도시된 리프레시 동작 시에 워드라인 인에이블 신호 WL, 제 2 PMOS 구동신호 SAP2 및 NMOS 구동신호 SAN의 구동시간을 늘려서 비트 라인의 전위가 내부 전원전압 VCORE으로 충분히 증폭된 후에 비트 라인 균등화 신호 BLEQ에 의해 프리차지 및 균등화한다. 여기서, 비트 라인 균등화 신호 BLEQ의 인에이블 시점도 지연되어야 한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 비트 라인 감지 증폭기 제어회로는 리프레시 동작 시 비트 라인 감지 증폭기의 구동 구간을 늘려 비트 라인의 전위가 목표 전압으로 충분히 증폭된 후에 프리차지를 수행하기 때문에 오버드라이빙 구간이 없기 때문에 발생하는 오류를 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 리프레시 동작 시 인에이블 되는 리프레시 신호에 따라 비트 라인 감지 증폭기의 인에이블 구간을 조절하는 비트 라인 감지 증폭기 인에이블 신호를 발생하는 비트 라인 감지 증폭기 인에이블 신호 발생부;
    상기 비트 라인 감지 증폭기 인에이블 신호 및 오버드라이브 구간을 설정하는 오버드라이브 인에이블 신호를 이용하여 다수의 구동신호를 발생하는 구동신호 발생부;
    블록 선택 신호를 이용하여 상기 리프레시 신호에 따라 비트 라인 프리차지 시점을 조절하는 비트 라인 균등화 신호를 발생하는 비트 라인 균등화 신호 발생부; 및
    상기 다수의 구동신호를 이용하여 다수의 비트 라인 감지 증폭기 제어신호를 발생하고, 상기 비트 라인 균등화 신호에 의해 상기 비트 라인 감지 증폭기 제어신호들을 균등화하는 비트 라인 감지 증폭기 제어신호 발생부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  2. 제 1 항에 있어서, 상기 비트 라인 감지 증폭기 인에이블 신호 발생부는
    상기 리프레시 신호의 상태에 따라 다른 지연시간으로 비트 라인 감지 증폭기의 인에이블 구간을 설정하는 비트 라인 감지 증폭기 제어신호를 지연하는 지연 조절부; 및
    상기 비트 라인 감지 증폭기 제어신호 및 상기 지연 조절부로부터 출력된 신호를 이용하여 상기 비트 라인 감지 증폭기 인에이블 신호를 발생하는 논리부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  3. 제 2 항에 있어서, 상기 지연 조절부는
    일정 지연 시간을 갖는 제 1 지연경로;
    상기 제 1 지연 경로보다 긴 지연시간을 갖는 제 2 지연경로; 및
    상기 리프레시 신호의 상태에 따라 상기 제 1 지연경로 또는 상기 제 2 지연경로에 의해 지연된 신호를 선택적으로 전송하는 제 1 선택부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  4. 제 3 항에 있어서, 상기 제 1 선택부는
    정상 동작 시 상기 리프레시 신호가 인에이블 되면 상기 제 1 지연경로에 의해 지연된 신호를 선택적으로 전송하는 제 1 전송수단; 및
    리프레시 동작 시 상기 리프레시 신호가 디스에이블 되면 상기 제 2 지연경로에 의해 지연된 신호를 선택적으로 전송하는 제 2 전송수단을 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  5. 제 1 항에 있어서, 상기 구동신호 발생부는
    상기 오버드라이브 인에이블 신호 및 상기 리프레시 신호를 이용하여 정상 모드 시 인에이블 되고, 리프레시 시 디스에이블 되는 상기 제 1 구동신호를 발생하는 제 1 조합부; 및
    상기 비트 라인 감지 증폭기 인에이블 신호 및 상기 오버드라이브 인에이블 신호를 이용하여 상기 다수의 비트 라인 감지 증폭기 제어신호 중에서 일정 수의 제 1 비트 라인 감지 증폭기 제어신호를 하이 레벨로 구동하는 제 2 구동신호 및 상기 다수의 비트 라인 감지 증폭기 제어신호 중에서 일정 수의 제 2 비트 라인 감지 증폭기 제어신호를 로우 레벨로 구동하는 제 3 구동신호를 발생하는 제 2 조합부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  6. 제 5 항에 있어서,
    상기 제 1 조합부는 상기 리프레시 신호가 인에이블 되는 동안 상기 오버드라이브 인에이블 신호에 상관없이 일정 레벨의 신호를 출력하는 제 1 논리 수단을 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  7. 제 5 항에 있어서, 상기 제 2 조합부는
    상기 비트 라인 감지 증폭기 인에이블 신호를 이용하여 상기 제 2 구동신호를 발생하는 제 2 논리 수단; 및
    상기 비트 라인 감지 증폭기 인에이블 신호 및 상기 오버드라이브 인에이블 신호를 이용하여 상기 제 3 구동신호를 발생하는 제 3 논리 수단을 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  8. 제 5 항에 있어서, 상기 비트 라인 감지 증폭기 제어신호 발생부는
    상기 제 1 구동신호 및 상기 제 2 구동신호에 의해 구동되어 상기 제 1 비트 라인 감지 증폭기 제어신호를 발생하는 제 3 조합부; 및
    상기 제 3 구동신호에 의해 구동되어 상기 제 2 비트 라인 감지 증폭기 제어신호를 발생하는 제 4 조합부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  9. 제 8 항에 있어서,
    상기 비트 라인 감지 증폭기 제어신호 발생부는 비트 라인 균등화 신호에 따라 상기 제 1 비트 라인 감지 증폭기 제어신호 및 상기 제 2 비트 라인 감지 증폭기 제어신호를 일정 레벨로 프리차지 및 균등화하는 프리차지부를 더 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  10. 제 8 항에 있어서, 상기 제 3 조합부는
    상기 제 2 구동신호에 따라 목표전압으로 상기 제 1 비트 라인 감지 증폭기 제어신호를 구동하는 제 1 구동부; 및
    상기 제 1 구동신호에 따라 상기 목표전압보다 높은 제 1 전원전압으로 상기 제 1 비트 라인 감지 증폭기 제어신호를 구동하는 제 2 구동부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  11. 제 10 항에 있어서,
    상기 목표전압은 코어전압 또는 내부회로에 사용되는 내부 전원전압인 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  12. 제 10 항에 있어서,
    상기 제 1 전원전압은 외부로부터 인가되는 외부 전원전압인 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  13. 제 8 항에 있어서, 상기 제 4 조합부는
    상기 제 3 구동신호에 따라 로우 레벨인 제 2 전원전압으로 상기 제 2 비트 라인 감지 증폭기 제어신호를 구동하는 제 3 구동부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  14. 제 13 항에 있어서,
    상기 제 2 전원전압은 접지인 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  15. 제 1 항에 있어서, 상기 비트 라인 균등화 신호 발생부는
    정상 동작 시 상기 리프레시 신호가 디스에이블 되면 블록 선택 신호를 이용 하여 비트 라인 프리차지 시점이 조절되지 않은 상기 비트 라인 균등화 신호를 발생하고, 리프레시 동작 시 상기 리프레시 신호가 인에이블 되면 상기 블록 선택 신호를 이용하여 비트 라인 프리차지 시점이 조절된 상기 비트 라인 균등화 신호를 발생하는 제 5 조합부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  16. 제 15 항에 있어서, 상기 제 5 조합부는
    상기 리프레시 신호에 따라 상기 블록 선택 신호를 선택적으로 전송하는 제 2 선택부;
    상기 제 2 선택부로부터 출력된 신호를 일정시간 지연하는 지연부; 및
    상기 지연부로부터 출력된 신호 및 상기 블록 선택 신호를 조합하는 제 6 조합부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어 회로.
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* Cited by examiner, † Cited by third party
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KR100743650B1 (ko) * 2006-03-24 2007-07-27 주식회사 하이닉스반도체 반도체 메모리 장치의 비트 라인 감지 증폭기 및 비트 라인감지 증폭 방법

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