KR100743650B1

KR100743650B1 - 반도체 메모리 장치의 비트 라인 감지 증폭기 및 비트 라인감지 증폭 방법

Info

Publication number: KR100743650B1
Application number: KR1020060027128A
Authority: KR
Inventors: 고영조
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-03-24
Filing date: 2006-03-24
Publication date: 2007-07-27

Abstract

본 발명은 오버드라이브 동작을 통하여 감지 증폭 동작을 향상시킬 수 있는 반도체 메모리 장치의 비트 라인 감지 증폭기 및 비트 라인 감지 증폭 방법을 개시한다. 이 장치는, 비트 라인(BL)과 비트 라인 바(/BL) 간에 전위 차가 발생할 때 통상적으로 오버드라이브를 위해 제공되는 전압보다 높은 레벨의 전압을 먼저 풀 업 전압으로 제공하여 오버드라이브한 후, 정상 풀 업 전압(VNORM)보다 낮은 레벨의 전압, 예를 들어, 접지 전압(VSS)을 풀 업 전압으로 제공하고, 그 후, 정상 풀 업 전압(VNORM)을 풀 업 전압으로 제공하여 감지 및 증폭을 수행함을 특징으로 한다.

Description

반도체 메모리 장치의 비트 라인 감지 증폭기 및 비트 라인 감지 증폭 방법{BIT LINE SENSE AMPLIFIER AND BIT LINE SENSE AMPLIFYING METHOD OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 비트 라인 감지 증폭기의 오버드라이브 회로를 나타내는 회로도.

도 2는 종래 기술에 따른 비트 라인 감지 증폭기의 동작을 설명하기 위한 파형도.

도 3은 종래 기술에 따른 비트 라인 감지 증폭기에서 오버드라이브를 위해 제공하는 전압을 상승시킬 때 나타나는 문제점을 설명하기 위한 파형도.

도 4는 본 발명의 실시 예에 따른 비트 라인 감지 증폭기를 나타내는 회로도.

도 5는 본 발명의 실시 예에 따른 비트 라인 감지 증폭기에서 오버드라이브 제어 회로(100)의 구성을 나타내는 회로도.

도 6은 본 발명의 실시 예에 따른 비트 라인 감지 증폭기에서 오버드라이브 제어 회로(100)의 동작을 설명하기 위한 파형도.

도 7은 본 발명의 실시 예에 따른 비트 라인 감지 증폭기의 동작을 설명하기 위한 파형도.

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 오버드라이브 동작을 통하여 감지 증폭 동작을 향상시킬 수 있는 반도체 메모리 장치의 비트 라인 감지 증폭기 및 비트 라인 감지 증폭 방법에 관한 것이다.

일반적으로, 비트 라인 감지 증폭기는 감지 증폭 속도의 향상을 위해 코어 전압(VCORE)보다 'α'만큼 높은 레벨의 전압(VCORE+α)을 풀 업 전압으로 제공받은 뒤, 코어 전압(VCORE)을 풀 다운 전압으로 제공받는다.

즉, 도 1 및 도 2에 도시된 바와 같이, 하나의 워드 라인(WL)이 인에이블된 후 차지 쉐어링(charge sharing)에 의해 비트 라인 쌍(미도시)에 전위 차가 발생할 때 제어 신호(SAP1)와 제어 신호(SAN)가 먼저 인에이블된다.

이 제어 신호들(SAP1,SAN)에 의해 비트 라인 감지 증폭기에 구비된 구동부(10,30)는 코어 전압(VCORE)보다 'α'만큼 높은 레벨의 전압(VCORE+α)을 풀 업 노드(CSP)로 제공하는 동시에 접지 전압(VSS)을 풀 다운 노드(CSN)로 제공한다. 여기서, 풀 업 노드(CSP)는 비트 라인 감지 증폭기에 구비된 풀 업 소자(미도시)에 전류를 공급하는 노드이고, 풀 다운 노드(CSN)는 비트 라인 감지 증폭기에 구비된 풀 다운 소자(미도시)에 전류를 공급하는 노드이다.

그 후, 구동부(20)는 비트 라인의 전위가 전압(VCORE+α) 레벨만큼 상승했을 때 제어 신호(SAP1)가 디스에이블되고 제어 신호(SAP2)가 인에이블되어서 코어 전 압(VCORE)을 풀 업 노드(CSP)로 제공한다.

하지만, 종래의 구동부(10)는 비트 라인 감지 증폭기의 동작 속도를 더욱 향상시키기 위해서 'α'를 더 크게 가져갈 경우, 즉, 전압(VCORE+α) 레벨을 더 상승시킬 경우, 프리차지(precharge)시 비트 라인 쌍의 전위가 코어 전압의 반(VCORE/2)에 해당하는 레벨로 이퀄라이즈(equalize)되지 못하는 문제점이 있다.

즉, 도 3에 도시된 바와 같이, 종래의 구동부(10)는 오버드라이브(overdrive) 시 비트 라인 감지 증폭기의 동작 속도를 더욱 향상시키기 위해서 전압(VCORE+α)보다 높은 레벨을 가진 전압(VCORE+δ)을 제공할 경우, 감지 증폭 동작이 끝나는 시점에서 비트 라인(BL)의 전위가 코어 전압(VCORE)보다 높은 레벨의 전압(VCORE+β)을 가질 수 있다.

따라서, 비트 라인 쌍(BL,/BL)은 코어 전압의 반(VCORE/2)에 해당하는 레벨보다 높은 레벨을 가진 전압(VCORE/2+γ)으로 이퀄라이즈되는 문제점이 발생할 수 있다.

다시 말해, 종래의 비트 라인 감지 증폭기는 오버드라이브를 위해 풀 업 노드(CSP)로 제공되는 전압(VCORE+α)의 레벨이 일정 레벨 이상 상승할 수 없으므로, 감지 증폭 동작 속도를 더욱 향상시킬 수 없는 문제점이 있다.

따라서, 본 발명의 목적은 오버드라이브를 위해 풀 업 노드(CSP)로 제공되는 전압의 레벨을 더 상승시켜서 비트 라인 감지 증폭기의 동작 속도를 더욱 향상시킨 후, 프리차지시 비트 라인 쌍의 전위가 코어 전압의 반(VCORE/2)에 해당하는 레벨 로 안정적으로 이퀄라이즈되기 위함이다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 비트 라인 감지 증폭기는, 뱅크를 활성화시키기 위한 뱅크 액티브 신호와 감지 증폭 동작을 인에이블시키기 위한 감지 증폭 인에이블 신호를 이용하여서, 풀 업 동작을 위해 순차적으로 인에이블되는 제 1 내지 제 3 제어 신호와 풀 다운 동작을 위해 인에이블되는 제 4 제어 신호를 각각 생성하는 오버드라이브 제어부; 상기 순차적으로 인에이블되는 제 1 내지 제 3 제어 신호에 의하여, 정상 풀 업 전압보다 높은 레벨의 초기 풀 업 전압, 상기 정상 풀 업 전압보다 낮은 레벨의 중간 풀 업 전압, 및 상기 정상 풀 업 전압을 순차적으로 풀 업 전압으로 제공하는 풀 업 구동부; 상기 인에이블되는 제 4 제어 신호에 의해 동작하여 정상 풀 다운 전압을 풀 다운 전압으로 제공하는 풀 다운 구동부; 및 상기 풀 업 전압과 상기 풀 다운 전압으로써 비트 라인 쌍의 전위 차를 감지 증폭하는 감지 증폭부;를 포함함을 특징으로 한다.

상기 구성에서, 상기 오버드라이브 제어부는, 상기 뱅크 액티브 신호가 인에이블된 상태에서 상기 감지 증폭 인에이블 신호가 인에이블될 때 인에이블되는 상기 제 1 제어 신호를 출력하는 제 1 제어 신호 발생부; 상기 제 1 제어 신호가 디스에이블될 때 인에이블되는 상기 제 2 제어 신호를 출력하는 제 2 제어 신호 발생부; 상기 제 2 제어 신호가 디스에이블될 때 인에이블되고, 상기 뱅크 액티브 신호와 상기 감지 증폭 인에이블 신호가 디스에이블될 때 디스에이블되는 상기 제 3 제어 신호를 출력하는 제 3 제어 신호 발생부; 및 상기 제 1 제어 신호가 인에이블될 때 인에이블되고, 상기 제 3 제어 신호가 디스에이블될 때 디스에이블되는 상기 제 4 제어 신호를 출력하는 제 4 제어 신호 발생부;를 포함함이 바람직하다.

상기 구성에서, 상기 제 1 제어 신호 발생부는, 상기 감지 증폭 인에이블 신호를 일정 시간 지연시키는 제 1 지연 소자; 상기 지연 소자의 출력 신호의 위상을 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력 신호와 상기 감지 증폭 인에이블 신호를 낸드 조합하는 제 1 낸드 게이트; 상기 제 1 낸드 게이트의 출력 신호의 위상을 반전시키는 제 2 인버터; 상기 제 2 인버터의 출력 신호와 상기 뱅크 인에이블 신호를 낸드 조합하는 제 2 낸드 게이트; 및 상기 제 2 낸드 게이트의 출력 신호를 지연 및 반전시켜 상기 제 1 제어 신호로 출력하는 다수의 직렬 연결된 제 3 인버터;로 구성됨이 바람직하다.

상기 구성에서, 상기 제 2 제어 신호 발생부는, 상기 제 1 제어 신호와 상기 제 3 제어 신호를 노아 조합하는 노아 게이트; 상기 노아 게이트의 출력 신호와 상기 제 4 제어 신호를 낸드 조합하는 제 3 낸드 게이트; 및 상기 제 3 낸드 게이트의 출력 신호의 위상을 반전시켜 상기 제 2 제어 신호로 출력하는 제 4 인버터;로 구성됨이 바람직하다.

상기 구성에서, 상기 제 3 제어 신호 발생부는, 상기 제 1 제어 신호의 위상이 반전된 신호와 상기 제 4 제어 신호를 낸드 조합하는 제 4 낸드 게이트; 상기 제 4 낸드 게이트의 출력 신호의 위상을 반전하는 제 5 인버터; 및 상기 제 5 인버터의 출력 신호를 일정 시간 지연시켜 상기 제 3 제어 신호로 출력하는 제 2 지연 소자;로 구성됨이 바람직하다.

상기 구성에서, 상기 제 4 제어 신호 발생부는, 상기 뱅크 인에이블 신호와 상기 감지 증폭 인에이블 신호를 낸드 조합하는 제 5 낸드 게이트; 및 상기 제 5 낸드 게이트의 출력 신호의 위상을 반전시켜 상기 제 4 제어 신호로 출력하는 제 6 인버터;로 구성됨이 바람직하다.

상기 구성에서, 상기 풀 업 구동부는 상기 초기 풀 업 전압으로 코어 전압보다 높은 레벨의 전압을 제공함이 바람직하다.

상기 구성에서, 상기 풀 업 구동부는 상기 중간 풀 업 전압으로 접지 전압을 제공함이 바람직하다.

상기 구성에서, 상기 풀 업 구동부는 상기 정상 풀 업 전압으로 코어 전압을 제공함이 바람직하다.

상기 구성에서, 상기 풀 업 구동부는, 상기 제 1 제어 신호에 의하여 상기 초기 풀 업 전압을 상기 감지 증폭부에 전달하는 제 1 스위칭 소자; 상기 제 2 제어 신호에 의하여 상기 중간 풀 업 전압을 상기 감지 증폭부에 전달하는 제 2 스위칭 소자; 및 상기 제 3 제어 신호에 의하여 상기 정상 풀 업 전압을 상기 감지 증폭부에 전달하는 제 3 스위칭 소자;를 포함함이 바람직하다.

상기 구성에서, 상기 제 1 내지 제 3 스위칭 소자는 NMOS 트랜지스터로 구성됨이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 오버드라이빙을 위한 초기 풀 업 전압, 정상 풀 업 전압, 및 정상 풀 다운 전압으로써 비트 라인 쌍의 전위 차를 감지 증폭하는 비트라인 감지 증폭기는, 초기 풀 업 동작 을 위해 순차적으로 인에이블되는 제 1 및 제 2 제어 신호를 발생하는 초기 풀 업 제어부; 및 상기 제 1 및 제 2 제어 신호에 의해 턴 온되어 상기 정상 풀 업 전압보다 높은 레벨의 전압과 상기 정상 풀 업 전압보다 낮은 레벨의 전압을 순차적으로 상기 초기 풀 업 전압으로 제공하는 초기 풀 업 구동부;를 포함함을 특징으로 한다.

상기 구성에서, 상기 초기 풀 업 제어부는, 상기 정상 풀 업 전압이 공급되는 시점을 결정하는 신호와 상기 제 1 제어 신호를 노아 조합하는 노아 게이트; 상기 정상 풀 다운 전압이 공급되는 시점을 결정하는 신호와 상기 노아 게이트에 의해 노아 조합된 신호를 낸드 조합하는 낸드 게이트; 및 상기 낸드 게이트에 의해 낸드 조합된 신호를 상기 제 2 제어 신호로 출력하는 인버터;를 포함함이 바람직하다.

상기 구성에서, 상기 초기 풀 업 구동부는 상기 초기 풀 업 전압으로서 코어 전압보다 높은 레벨의 전압과 접지 전압을 순차적으로 제공함이 바람직하다.

상기 구성에서, 상기 초기 풀 업 구동부는, 상기 제 1 제어 신호에 의하여 상기 정상 풀 업 전압보다 높은 레벨의 전압을 제공하는 제 1 스위칭 수단; 및 상기 제 2 제어 신호에 의하여 상기 정상 풀 업 전압보다 낮은 레벨의 전압을 제공하는 제 2 스위칭 수단;을 포함함이 바람직하다.

상기 구성에서, 상기 제 1 및 제 2 스위칭 수단은 NMOS 트랜지스터로 구성됨이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 비트 라인 감지 증폭 방법은, 정상 풀 업 전압보다 높은 레벨의 초기 풀 업 전압과 정상 풀 다운 전압으로써 비트 라인 쌍의 전위 차를 감지 증폭하는 제 1 단계; 상기 정상 풀 업 전압보다 낮은 레벨의 중간 풀 업 전압과 상기 정상 풀 다운 전압으로써 상기 비트 라인 쌍의 전위 차를 감지 증폭하는 제 2 단계; 상기 정상 풀 업 전압과 상기 정상 풀 다운 전압으로써 상기 비트 라인 쌍의 전위 차를 감지 증폭하는 제 3 단계; 및 상기 비트 라인 쌍을 프리차지시키는 제 4 단계;를 포함함을 특징으로 한다.

상기 방법에서, 상기 제 1 단계는 상기 초기 풀 업 전압으로 코어 전압보다 높은 레벨의 전압을 제공함이 바람직하다.

상기 방법에서, 상기 제 2 단계는 상기 중간 풀 업 전압으로 접지 전압을 제공함이 바람직하다.

상기 방법에서, 상기 제 3 단계는 상기 정상 풀 전압으로 코어 전압을 제공함이 바람직하다.

상기 방법에서, 상기 제 4 단계는 상기 비트 라인 쌍을 상기 정상 풀 업 전압의 반에 해당하는 레벨을 가진 전압으로 프리차지시킴이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.

본 발명의 실시 예로써 도 4의 회로가 개시되며, 실시 예는 비트 라인(BL)과 비트 라인 바(/BL) 간에 전위 차가 발생할 때 통상적으로 오버드라이브를 위해 제공되는 전압보다 높은 레벨의 전압을 먼저 풀 업 전압으로 제공하여 오버드라이브한 후, 정상 풀 업 전압(VNORM)보다 낮은 레벨의 전압, 예를 들어, 접지 전압(VSS) 을 풀 업 전압으로 제공하고, 그 후, 정상 풀 업 전압(VNORM)을 풀 업 전압으로 제공하여 감지 및 증폭을 수행한다.

구체적으로, 도 4의 실시 예는 오버드라이브 제어부(100), 초기 풀 업 구동부(200), 중간 풀 업 구동부(300), 정상 풀 업 구동부(400), 풀 다운 구동부(500), 이퀄라이즈부(600), 및 감지 증폭부(700)를 포함한다.

오버드라이브 제어부(100)는 도 5에 도시된 바와 같이, 뱅크를 활성화시키기 위한 뱅크 액티브 신호(BA)와 감지 증폭 동작을 인에이블시키기 위한 감지 증폭 인에이블 신호(SAEN)를 지연 및 논리 조합하여 제어 신호들(SAP1,SAP2,SAP3, SAN)로 각각 출력하는 초기 풀 업 제어 신호 발생부(110), 풀 다운 제어 신호 발생부(120), 정상 풀 업 제어 신호 발생부(130), 및 중간 풀 업 제어 신호 발생부(140)로 구성된다.

이때, 뱅크 액티브 신호(BA)는 특정 뱅크가 활성화되면 하이 레벨로 인에이블되고, 뱅크 프리차지(Bank Precharge) 명령이 인가되면 로우 레벨로 디스에이블되는 신호이다. 또한, 감지 증폭 인에이블 신호(SAEN)는 뱅크 액티브 신호(BA)가 인에이블된 후 비트 라인이 충분히 디벨롭(Develop)된 이후에 인에이블되는 신호이다.

구체적으로, 초기 풀 업 제어 신호 발생부(110)는 감지 증폭 인에이블 신호(SAEN)를 일정 시간 지연시키는 지연 소자(DL), 지연 소자(DL)의 출력 신호의 위상을 반전시키는 인버터(IV1), 인버터(IV1)의 출력 신호와 감지 증폭 인에이블 신호(SAEN)를 낸드 조합하는 낸드 게이트(NA1), 낸드 게이트(NA1)의 출력 신호의 위상 을 반전시키는 인버터(IV2), 인버터(IV2)의 출력 신호와 뱅크 인에이블 신호(BA)를 낸드 조합하는 낸드 게이트(NA2), 및 낸드 게이트(NA2)의 출력 신호를 지연 및 반전시켜 제어 신호(SAP1)로 출력하는 다수의 인버터(IV3~IV5)로 구성된다.

또한, 풀 다운 제어 신호 발생부(120)는 뱅크 인에이블 신호(BA)와 감지 증폭 인에이블 신호(SAEN)를 낸드 조합하는 낸드 게이트(NA3)와, 낸드 게이트(NA3)의 출력 신호의 위상을 반전시켜 제어 신호(SAN)로 출력하는 인버터(IV6)로 구성된다.

그리고, 정상 풀 업 제어 신호 발생부(130)는 인버터(IV5)의 출력 신호와 제어 신호(SAN)를 낸드 조합하는 낸드 게이트(NA4), 낸드 게이트(NA4)의 출력 신호의 위상을 반전하는 인버터(IV7), 및 인버터(IV7)의 출력 신호를 일정 시간 지연시켜 제어 신호(SAP2)로 출력하는 지연 소자(DL2)로 구성된다.

아울러, 중간 풀 업 제어 신호 발생부(140)는 제어 신호(SAP1)와 제어 신호(SAP2)를 노아 조합하는 노아 게이트(NR), 노아 게이트(NR)의 출력 신호와 제어 신호(SAN)를 낸드 조합하는 낸드 게이트(NA5), 및 낸드 게이트(NA5)의 출력 신호의 위상을 반전시켜 제어 신호(SAP3)로 출력하는 인버터(IV8)로 구성된다.

이러한 구성을 갖는 오버드라이브 제어부(100)는 도 6에 도시된 바와 같이, 뱅크 인에이블 신호(BA)가 인에이블된 상태에서 감지 증폭 인에이블 신호(SAEN)가 인에이블되면, 일정 시간 후에 순차적으로 인에이블되는 제어 신호들(SAP1,SAP3,SAP2)과, 제어 신호(SAP1)가 인에이블될 때 인에이블된 후 뱅크 인에이블 신호(BA)와 감지 증폭 인에이블 신호(SAEN)가 디스에이블될 때 디스에이블되는 제어 신호(SAN)를 출력한다.

그리고, 오버드라이브 제어부(100)에서 출력되는 제어 신호들(SAP1,SAP2, SAP3,SAN)은 각각의 구동부(200~500)의 동작을 제어하며, 이러한 제어 동작을 도 4 및 도 7을 참조하여 상세히 살펴보면 아래와 같다.

우선, 제어 신호(SAP1)가 인에이블될 때, 초기 풀 업 구동부(200)는 초기 풀 업 전압(VOVER)을 풀 업 노드(CSP)로 제공한다. 즉, 비트 라인쌍(BL,/BL)이 충분히 디벨롭된 이후, 초기 풀 업 구동부(200)에 구비된 NMOS 트랜지스터(N1)는 제어 신호(SAP1)에 의해 턴 온되어서 정상 풀 업 전압(VNORM)보다 높은 레벨의 전압(VOVER)을 감지 증폭부(700)로 제공한다.

이때, 본 발명의 실시 예에 따른 초기 풀 업 구동부(200)는 통상적으로 오버드라이브에 사용되는 전압보다 높은 레벨의 전압을 초기 풀 업 전압(VOVER)으로 제공한다. 예를 들어, 통상적으로 오버드라이브에 사용하는 전압을 'VCORE+α'라고 하고 본 발명에서 오버드라이브에 사용하는 전압(VOVER)을 'VCORE+δ'라고 한다면, 코어 전압(VCORE)에 더해지는 'δ'는 'α'보다 큰 값을 가진다.

이와 동시에, 풀 다운 구동부(500)는 제어 신호(SAN)가 인에이블되어 풀 다운 전압(VDOWN)을 풀 업 노드(CSN)로 제공한다. 즉, 초기 풀 업 구동부(200)가 동작함과 동시에 풀 다운 구동부(500)에 구비된 NMOS 트랜지스터(N4)는 제어 신호(SAN)에 의해 턴 온되어서 풀 다운 전압(VDOWN)을 감지 증폭부(700)로 제공한다. 이때, 풀 다운 전압(VDOWN)으로 접지 전압(VSS) 등이 사용될 수 있다.

이후, 비트 라인(BL)의 전위가 초기 풀 업 전압(VOVER) 레벨만큼 도달했을 때 제어 신호(SAP1)는 디스에이블되고 제어 신호(SAP3)는 인에이블된다. 그러므 로, 중간 풀 업 구동부(300)에 구비된 NMOS 트랜지스터(N2)는 턴 온되어서 중간 풀 업 전압(VMID)을 풀 업 노드(CSP)로 제공한다.

다시 말해, 비트 라인(BL)의 전위는 중간 풀 업 구동부(300)에서 제공된 중간 풀 업 전압(VMID)에 의해 초기 풀 업 전압(VOVER) 레벨에서 급격히 하강하게 된다. 이는, 초기 풀 업 전압(VOVER)이 종래보다 높은 레벨로 제공되기 때문에 프리차지 시 비트 라인 쌍을 정상 풀 업 전압(VNORM)의 반에 해당하는 레벨로 이퀄라이즈하기 위함이다.

본 발명의 실시 예는 중간 풀 업 전압(VMID)으로 정상 풀 업 전압(VNORM)보다 낮은 레벨의 전압을 사용하며, 바람직하게는 접지 전압(VSS)을 사용하여 초기 풀 업 전압(VOVER)의 레벨을 하강시킨다.

그리고, 초기 풀 업 전압(VOVER)이 소정 레벨로 하강한 후, 제어 신호(SAP3)는 디스에이블되고 제어 신호(SAP2)는 인에이블된다. 따라서, 정상 풀 업 구동부(400)에 구비된 NMOS 트랜지스터(N3)는 턴 온되어서 정상 풀 업 전압(VNORM)을 풀 업 노드(CSP)로 제공한다. 이때, 정상 풀 업 전압(VNORM)으로 코어 전압(VCORE) 등이 사용될 수 있다.

이와 같이, 감지 증폭 인에이블 신호(SAEN)가 인에이블될 때, 감지 증폭부(700)는 풀 다운 전압(VDOWN)과 순차적으로 제공되는 풀 업 전압들(VOVER,VMID,VNORM)에 의해 비트 라인 쌍의 전위를 감지 증폭한다.

그리고, 소정 시간이 지난 뒤, 감지 증폭부(700)의 동작이 끝나는 시점에서 이퀄라이즈부(600)는 프리차지 동작을 위해 비트 라인(BL)과 비트 라인 바(/BL)의 전위를 동일한 전위로 만들어준다.

즉, 감지 증폭부(700)의 동작이 끝날 때 이퀄라이즈 신호(BLEQB)가 인에이블되고, 이러한 이퀄라이즈 신호(BLEQB)에 의해 NMOS 트랜지스터(N5~N7)들이 턴 온되어 비트 라인 쌍의 전위를 프리차지 전압(VBLP)으로 프리차지시킨다.

이때, 프리차지 전압(VBLP)은 감지 증폭부(700)의 동작이 끝나는 시점의 비트 라인의 전위와 비트 라인 바의 전위에서, 이들의 중간 레벨의 전압을 가진다. 예를 들어, 감지 증폭부(700)의 동작이 끝나는 시점에서 비트 라인 전위가 코어 전압(VCORE) 레벨을 갖고 비트 라인 바의 전위가 접지 전압(VSS) 레벨을 가진다면, 프리차지 전압(VBLP)은 코어 전압(VCORE)과 접지 전압(VSS)의 반, 즉, 'VCORE/2'의 전압 레벨을 가진다.

이상에서 살펴본 바와 같이, 본 발명에 따른 비트 라인 감지 증폭기는 종래의 초기 풀 업 전압보다 높은 레벨을 갖는 초기 풀 업 전압(VOVER)을 사용하여 오버드라이브한 뒤, 비트 라인의 전위가 초기 풀 업 전압(VOVER)만큼 상승했을 때 중간 풀 업 전압(VMID)을 제공하여 비트 라인의 전위를 하강시킨다.

즉, 도 7에 도시된 바와 같이, 초기 풀 업 전압(VOVER)을 'VCORE+δ'라 하고 정상 풀 업 전압(VMID)을 'VCORE'라 한다면, 본 발명에 따른 비트 라인 감지 증폭기는 제어 신호(SAP1)가 인에이블 상태일 때 비트 라인(BL)의 전위를 'VCORE+δ'으로 상승시킨 후, 제어 신호(SAP1)가 디스에이블되고 제어 신호(SAP3)가 인에이블될 때 비트 라인(BL)의 전위를 급격히 하강시킨다. 이때, 비트 라인 바(/BL)의 전위는 접지 전압(VSS) 상태로 유지된다고 가정한다.

이후, 본 발명에 따른 비트 라인 감지 증폭기는 제어 신호(SAP3)가 디스에이블되고 제어 신호(SAP2)가 인에이블될 때 비트 라인(BL)의 전위를 'VCORE'로 점점 하강시켜서 감지 증폭 동작이 끝나는 시점에 비트 라인(BL)의 전위를 'VCORE'로 하강시킨다.

따라서, 본 발명에 따른 비트 라인 감지 증폭기는 감지 증폭 동작이 끝날 때 비트 라인(BL)과 비트 라인 바(/BL)를 코어 전압(VCORE)과 접지 전압(VSS)의 반, 즉, 'VCORE/2'로 이퀄라이즈된다.

이와 같이, 본 발명에 따른 비트 라인 감지 증폭기는 오버드라이브를 위한 초기 구동 전압(VOVER)을 높을 레벨의 전압으로 제공함으로써, 감지 증폭 동작의 속도를 더욱 향상시킬 수 있는 효과가 있다.

또한, 본 발명에 따른 비트 라인 감지 증폭기는 초기 구동 전압(VOVER)을 제공한 후, 정상 구동 전압(VNORM)보다 낮은 레벨의 중간 구동 전압(VMID)을 제공하여 비트 라인의 전위를 하강시킨다.

따라서, 감지 증폭 동작이 끝나는 시점에서 비트 라인의 전위는 정상 구동 전압(VNORM)을 유지하므로, 비트 라인 쌍의 전위를 정상 구동 전압(VNORM)의 반에 해당하는 레벨로 프리차지시킬 수 있는 효과가 있다.

따라서, 본 발명에 의하면, 정상 구동 전압(VNORM)보다 높은 레벨의 전압을 먼저 감지 증폭부(700)로 전달한 후, 정상 구동 전압(VNORM)보다 낮은 레벨의 전압을 감지 증폭부(700)로 전달하고, 이후, 정상 구동 전압(VNORM)을 감지 증폭부 (700)로 전달함으로써, 감지 증폭부(700)의 동작 속도를 더욱 향상시키고, 프리차지 시 비트 라인 쌍을 정상 구동 전압(VNORM)의 반에 해당하는 레벨을 가진 전압으로 이퀄라이즈시킬 수 있는 효과가 있다.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims

뱅크를 활성화시키기 위한 뱅크 액티브 신호와 감지 증폭 동작을 인에이블시키기 위한 감지 증폭 인에이블 신호를 이용하여서, 풀 업 동작을 위해 순차적으로 인에이블되는 제 1 내지 제 3 제어 신호와 풀 다운 동작을 위해 인에이블되는 제 4 제어 신호를 각각 생성하는 오버드라이브 제어부;

상기 순차적으로 인에이블되는 제 1 내지 제 3 제어 신호에 의하여, 정상 풀 업 전압보다 높은 레벨의 초기 풀 업 전압, 상기 정상 풀 업 전압보다 낮은 레벨의 중간 풀 업 전압, 및 상기 정상 풀 업 전압을 순차적으로 풀 업 전압으로 제공하는 풀 업 구동부;

상기 인에이블되는 제 4 제어 신호에 의해 동작하여 정상 풀 다운 전압을 풀 다운 전압으로 제공하는 풀 다운 구동부; 및

상기 풀 업 전압과 상기 풀 다운 전압으로써 비트 라인 쌍의 전위 차를 감지 증폭하는 감지 증폭부;를 포함함을 특징으로 하는 비트 라인 감지 증폭기.
제 1 항에 있어서,

상기 오버드라이브 제어부는,

상기 뱅크 액티브 신호가 인에이블된 상태에서 상기 감지 증폭 인에이블 신호가 인에이블될 때 인에이블되는 상기 제 1 제어 신호를 출력하는 제 1 제어 신호 발생부;

상기 제 1 제어 신호가 디스에이블될 때 인에이블되는 상기 제 2 제어 신호를 출력하는 제 2 제어 신호 발생부;

상기 제 2 제어 신호가 디스에이블될 때 인에이블되고, 상기 뱅크 액티브 신호와 상기 감지 증폭 인에이블 신호가 디스에이블될 때 디스에이블되는 상기 제 3 제어 신호를 출력하는 제 3 제어 신호 발생부; 및

상기 제 1 제어 신호가 인에이블될 때 인에이블되고, 상기 제 3 제어 신호가 디스에이블될 때 디스에이블되는 상기 제 4 제어 신호를 출력하는 제 4 제어 신호 발생부;를 포함함을 특징으로 하는 비트 라인 감지 증폭기.
제 2 항에 있어서,

상기 제 1 제어 신호 발생부는,

상기 감지 증폭 인에이블 신호를 일정 시간 지연시키는 제 1 지연 소자;

상기 지연 소자의 출력 신호의 위상을 반전시키는 제 1 인버터;

상기 제 1 인버터의 출력 신호와 상기 감지 증폭 인에이블 신호를 낸드 조합하는 제 1 낸드 게이트;

상기 제 1 낸드 게이트의 출력 신호의 위상을 반전시키는 제 2 인버터;

상기 제 2 인버터의 출력 신호와 상기 뱅크 인에이블 신호를 낸드 조합하는 제 2 낸드 게이트; 및

상기 제 2 낸드 게이트의 출력 신호를 지연 및 반전시켜 상기 제 1 제어 신호로 출력하는 다수의 직렬 연결된 제 3 인버터;로 구성됨을 특징으로 하는 비트 라인 감지 증폭기.
제 2 항에 있어서,

상기 제 2 제어 신호 발생부는,

상기 제 1 제어 신호와 상기 제 3 제어 신호를 노아 조합하는 노아 게이트;

상기 노아 게이트의 출력 신호와 상기 제 4 제어 신호를 낸드 조합하는 제 3 낸드 게이트; 및

상기 제 3 낸드 게이트의 출력 신호의 위상을 반전시켜 상기 제 2 제어 신호로 출력하는 제 4 인버터;로 구성됨을 특징으로 하는 비트 라인 감지 증폭기.
제 2 항에 있어서,

상기 제 3 제어 신호 발생부는,

상기 제 1 제어 신호의 위상이 반전된 신호와 상기 제 4 제어 신호를 낸드 조합하는 제 4 낸드 게이트;

상기 제 4 낸드 게이트의 출력 신호의 위상을 반전하는 제 5 인버터; 및

상기 제 5 인버터의 출력 신호를 일정 시간 지연시켜 상기 제 3 제어 신호로 출력하는 제 2 지연 소자;로 구성됨을 특징으로 하는 비트 라인 감지 증폭기.
제 2 항에 있어서,

상기 제 4 제어 신호 발생부는,

상기 뱅크 인에이블 신호와 상기 감지 증폭 인에이블 신호를 낸드 조합하는 제 5 낸드 게이트; 및

상기 제 5 낸드 게이트의 출력 신호의 위상을 반전시켜 상기 제 4 제어 신호로 출력하는 제 6 인버터;로 구성됨을 특징으로 하는 비트 라인 감지 증폭기.
제 1 항에 있어서,

상기 풀 업 구동부는 상기 초기 풀 업 전압으로 코어 전압보다 높은 레벨의 전압을 제공함을 특징으로 하는 비트 라인 감지 증폭기.
제 1 항에 있어서,

상기 풀 업 구동부는 상기 중간 풀 업 전압으로 접지 전압을 제공함을 특징으로 하는 비트 라인 감지 증폭기.
제 1 항에 있어서,

상기 풀 업 구동부는 상기 정상 풀 업 전압으로 코어 전압을 제공함을 특징으로 하는 비트 라인 감지 증폭기.
제 1 항에 있어서,

상기 풀 업 구동부는,

상기 제 1 제어 신호에 의하여 상기 초기 풀 업 전압을 상기 감지 증폭부에 전달하는 제 1 스위칭 소자;

상기 제 2 제어 신호에 의하여 상기 중간 풀 업 전압을 상기 감지 증폭부에 전달하는 제 2 스위칭 소자; 및

상기 제 3 제어 신호에 의하여 상기 정상 풀 업 전압을 상기 감지 증폭부에 전달하는 제 3 스위칭 소자;를 포함함을 특징으로 하는 비트 라인 감지 증폭기.
제 10 항에 있어서,

상기 제 1 내지 제 3 스위칭 소자는 NMOS 트랜지스터로 구성됨을 특징으로 하는 비트 라인 감지 증폭기.
오버드라이빙을 위한 초기 풀 업 전압, 정상 풀 업 전압, 및 정상 풀 다운 전압으로써 비트 라인 쌍의 전위 차를 감지 증폭하는 비트라인 감지 증폭기에 있어서,

초기 풀 업 동작을 위해 순차적으로 인에이블되는 제 1 및 제 2 제어 신호를 발생하는 초기 풀 업 제어부; 및

상기 제 1 및 제 2 제어 신호에 의해 턴 온되어 상기 정상 풀 업 전압보다 높은 레벨의 전압과 상기 정상 풀 업 전압보다 낮은 레벨의 전압을 순차적으로 상기 초기 풀 업 전압으로 제공하는 초기 풀 업 구동부;를 포함함을 특징으로 하는 비트 라인 감지 증폭기.
제 12 항에 있어서,

상기 초기 풀 업 제어부는,

상기 정상 풀 업 전압이 공급되는 시점을 결정하는 신호와 상기 제 1 제어 신호를 노아 조합하는 노아 게이트;

상기 정상 풀 다운 전압이 공급되는 시점을 결정하는 신호와 상기 노아 게이트에 의해 노아 조합된 신호를 낸드 조합하는 낸드 게이트; 및

상기 낸드 게이트에 의해 낸드 조합된 신호를 상기 제 2 제어 신호로 출력하는 인버터;를 포함함을 특징으로 하는 비트 라인 감지 증폭기.
제 13 항에 있어서,

상기 초기 풀 업 구동부는 상기 초기 풀 업 전압으로서 코어 전압보다 높은 레벨의 전압과 접지 전압을 순차적으로 제공함을 특징으로 하는 비트 라인 감지 증폭기.
제 12 항에 있어서,

상기 초기 풀 업 구동부는,

상기 제 1 제어 신호에 의하여 상기 정상 풀 업 전압보다 높은 레벨의 전압을 제공하는 제 1 스위칭 수단; 및

상기 제 2 제어 신호에 의하여 상기 정상 풀 업 전압보다 낮은 레벨의 전압을 제공하는 제 2 스위칭 수단;을 포함함을 특징으로 하는 비트 라인 감지 증폭기.
제 15 항에 있어서,

상기 제 1 및 제 2 스위칭 수단은 NMOS 트랜지스터로 구성됨을 특징으로 하는 비트 라인 감지 증폭기.
정상 풀 업 전압보다 높은 레벨의 초기 풀 업 전압과 정상 풀 다운 전압으로써 비트 라인 쌍의 전위 차를 감지 증폭하는 제 1 단계;

상기 정상 풀 업 전압보다 낮은 레벨의 중간 풀 업 전압과 상기 정상 풀 다운 전압으로써 상기 비트 라인 쌍의 전위 차를 감지 증폭하는 제 2 단계;

상기 정상 풀 업 전압과 상기 정상 풀 다운 전압으로써 상기 비트 라인 쌍의 전위 차를 감지 증폭하는 제 3 단계; 및

상기 비트 라인 쌍을 프리차지시키는 제 4 단계;를 포함함을 특징으로 하는 비트 라인 감지 증폭 방법.
제 17 항에 있어서,

상기 제 1 단계는 상기 초기 풀 업 전압으로 코어 전압보다 높은 레벨의 전압을 제공함을 특징으로 하는 비트 라인 감지 증폭 방법.
제 17 항에 있어서,

상기 제 2 단계는 상기 중간 풀 업 전압으로 접지 전압을 제공함을 특징으로 하는 비트 라인 감지 증폭 방법.
제 17 항에 있어서,

상기 제 3 단계는 상기 정상 풀 전압으로 코어 전압을 제공함을 특징으로 하는 비트 라인 감지 증폭 방법.
제 17 항에 있어서,

상기 제 4 단계는 상기 비트 라인 쌍을 상기 정상 풀 업 전압의 반에 해당하는 레벨을 가진 전압으로 프리차지시킴을 특징으로 하는 비트 라인 감지 증폭 방법.