KR20150144994A - 반도체 메모리 장치 - Google Patents

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Abstract

워드 라인과 비트 라인 사이의 불량을 검출하기 위한 반도체 메모리 장치에 관한 것으로, 워드 라인과 비트 라인 쌍의 불량을 검출하기 위한 테스트 동작시 상기 비트 라인 쌍 중 해당 비트 라인에 예정된 테스트 검출 전압을 공급하기 위한 전압 공급부, 컬럼 선택 신호에 응답하여 상기 비트 라인 쌍과 세그먼트 라인 쌍을 연결하기 위한 컬럼 연결부, 및 상기 테스트 동작 중 불량 검출 구간 동안 상기 세그먼트 라인 쌍을 상기 테스트 검출 전압에 대응하는 프리차지 전압으로 프리차징하기 위한 프리차징부가 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 워드 라인과 비트 라인 사이의 불량을 검출하기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 중앙 처리 장치와 같은 칩셋(chipset)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 여기서, 데이터를 저장하는 동작을 메모리 장치의 쓰기 동작(write operating)이라 하고, 데이터를 출력하는 동작을 메모리 장치의 읽기 동작(read operating)이라 한다. 따라서, 반도체 메모리 장치는 쓰기 동작시 데이터 패드로 입력되는 데이터를 데이터 입력 경로를 통해 전달하여 메모리 셀에 저장하고, 읽기 동작시 메모리 셀에 저장된 데이터를 데이터 출력 경로를 통해 전달하여 데이터 패드로 출력한다.
도 1 은 기존의 반도체 메모리 장치를 설명하기 위한 도면이다. 참고로, 반도체 메모리 장치는 수천 만개 이상의 메모리 셀로 구성되어 있으며, 설명의 편의를 위하여 하나의 메모리 셀을 도시하였다.
도 1 을 참조하여 반도체 메모리 장치의 간단한 회로 동작을 살펴보기로 한다.
우선, 액티브 동작시 메모리 셀(110)에 대응하는 워드 라인(Word Line, WL)이 활성화되면, 메모리 셀(110)의 셀 트렌지스터(cell transistor, T1)가 턴 온(turn on)되어 셀 커패시터(cell capacitor, C1)와 정 비트 라인(BL)은 서로 연결된다. 이때 셀 커패시터(C1)에 저장된 데이터는 차지 쉐어링(charge sharing) 동작을 통해 비트 라인(BL)으로 전달된다. 참고로, 정 비트 라인(BL)과 부 비트 라인(/BL)은 차지 쉐어링 동작 이전에 균등화부(120)에 의하여 비트 라인 프리차지 전압(VBLP)으로 균등화되어 있다. 따라서, 워드 라인(WL)이 활성화되기 이전에 정/부 비트 라인(BL, /BL)은 비트 라인 프리차지 전압(VBLP)으로 균등화되어 있으며, 워드 라인(WL)이 활성화된 이후 차지 쉐어링 동작을 통해 미소한 전압 차이를 가지게 된다.
이어서, 비트 라인 감지 증폭부(bit line sense amplifier, 130)는 정 비트 라인(BL)과 이에 대응하는 부 비트 라인(/BL)의 미소한 전압를 감지하고 이를 증폭한다. 다시 말하면, 정 비트 라인(BL)의 전압이 부 비트 라인(/BL)의 전압보다 높은 경우 정 비트 라인(BL)은 풀업 전원 전압(RTO)으로 증폭되고 부 비트 라인(BL)은 풀다운 전원 전압(SB)으로 증폭된다. 반대로, 정 비트 라인(BL)의 전압이 부 비트 라인(/BL)의 전압보다 낮은 경우 정 비트 라인(BL)은 풀다운 전원전압(SB)으로 증폭되고 부 비트 라인(/BL)은 풀업 전원 전압(RTO)으로 증폭된다.
한편, 읽기 동작시 반도체 메모리 장치는 읽기 동작시 입력되는 컬럼 어드레스(column address)를 디코딩하여 컬럼 선택 신호(YI)를 활성화시킨다. 컬럼 선택 신호(YI)에 응답하여 제1 스위칭부(140)의 트랜지스터가 턴 온 되면, 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)이 연결된다. 즉, 정 비트 라인(BL)에 증폭된 데이터가 정 세그먼트 입출력 라인(SIO)으로 전달되고, 부 비트 라인(/BL)에 증폭된 데이터가 부 세그먼트 입출력 라인(/SIO)으로 전달된다.
이어서, 컬럼 어드레스에 대응하는 입출력 제어신호(IO)에 응답하여 입출력 스위칭부(150)의 트랜지스터가 턴 온 되면, 정/부 세그먼트 입출력 라인(SIO, /SIO)과 정/부 로컬 입출력 라인(LIO, /LIO)이 연결된다. 즉, 정 세그먼트 입출력 라인(SIO)에 전달된 데이터는 정 로컬 입출력 라인(LIO)에 전달되고, 부 세그먼트 입출력 라인(/SIO)에 전달된 데이터는 부 로컬 입출력 라인(/LIO)에 전달된다. 그리고, 읽기 드라이빙부(160)는 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 전달된 데이터에 따라 글로벌 입출력 라인(GIO)을 구동한다.
결국, 메모리 셀(110)에 저장된 데이터는 컬럼 선택신호(YI)에 응답하여 정/부 비트 라인(BL, /BL)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로 전달되고, 정/부 세그먼트 입출력 라인(SIO, /SIO)에 전달된 데이터는 입출력 제어신호(CTR_IO)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달되고, 정/부 로컬 입출력 라인(LIO, /LIO)에 전달된 데이터는 읽기 드라이빙부(160)에 의하여 글로벌 입출력 라인(GIO)으로 전달된다. 그리고, 이렇게 전달된 데이터는 입출력 패드(도시되지 않음)를 통해 외부로 출력된다.
한편, 쓰기 동작시 외부에서 인가되는 데이터는 읽기 동작 방향과 반대 방향으로 동작을 수행한다. 즉, 입출력 패드를 통해 인가된 데이터는 글로벌 입출력 라인(GIO)에서 쓰기 드라이빙부(170)를 통해 정/부 로컬 입출력 라인(LIO, /LIO)으로, 정/부 로컬 입출력 라인(LIO, /LIO)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로, 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 정/부 비트 라인(BL, /BL)으로 전달된다. 그리고, 이렇게 전달된 데이터는 최종적으로 메모리 셀(110)에 저장된다.
한편, 반도체 메모리 장치는 제품으로 출하되기 이전에 여러 가지 테스트 동작을 수행하며, 이러한 테스트 동작을 통해 반도체 메모리 장치는 정상적인 회로 동작을 보장받는다. 이러한 여러 가지 테스트 동작 중에는 USD(Unlimited Sensing Delay) 테스트가 있다.
USD 테스트는 워드 라인과 비트 라인의 누설 전류 경로를 검출하기 위한 테스트 동작이다. 워드 라인과 비트 라인은 정상적으로 개방(open)되어 있다. 하지만, 어떠한 이유로 워드 라인과 비트 라인 사이에 원치 않는 단락(short)이 발생하는 경우 워드 라인과 비트 라인 사이에는 누설 전류 경로가 형성되고, 바로 이 누설 전류 경로를 통해 누설 전류가 흐르게 된다. 누설 전류가 흐른다는 것은 비트 라인을 통해 전하가 유실된다는 것을 의미하고, 이는 곧 데이터가 유실된다는 것을 의미한다. 따라서, 원치 않게 형성된 누설 전류 경로를 검출하는 USD 테스트는 반도체 메모리 장치가 정상적인 동작을 보장받기 위하여 반드시 필요하며, 이를 통해 반도체 메모리 장치의 신뢰성을 높여주는 것이 가능하다.
일반적으로, USD 테스트는 메모리 셀에 논리'로우'(L)의 테스트 데이터를 저장하고, 이후 예정된 시간 동안 워드 라인을 활성화시키고, 예정된 시간 이후 증폭 동작과 읽기 동작을 통해 테스트 데이터를 검출한다. 만약, 워드 라인과 비트 라인 사이에 원치 않는 누설 전류 경로가 형성되어 있다면 논리'로우'(L)의 테스트 데이터가 유실되어 논리'하이'(H)의 테스트 데이터가 검출될 것이고, 누설 전류 경로가 형성되어 있지 않다면 원래의 테스트 데이터인 논리'로우'(L)가 검출될 것이다. 테스트 수행자는 USD 테스트시 검출되는 테스트 결과를 통해 반도체 메모리 장치의 문제점을 보완하거나 반도체 메모리 장치를 페기 처분하는 것이 가능하다.
한편, 요즈음 반도체 메모리 장치의 공정 기술과 설계 기술이 점점 발달함에 따라 반도체 메모리 장치의 크기는 점점 작아지고 있으며, 반도체 메모리 장치 내에 구비되는 회로와 회로 사이의 간격은 점점 줄어들고 있는 추세이다. 이러한 추세에 따라 워드 라인과 비트 라인 사이의 간격 역시 줄어들고 있으며, 이는 워드 라인과 비트 라인 사이에 원치 않는 단락이 발생할 확률이 커진다는 것을 의미한다. 따라서, 워드 라인과 비트 라인 사이의 결함을 검출하기 위한 USD 테스트의 중요성은 더욱 부각되고 있다.
USD 테스트 동작시 테스트 대상 회로의 주변 회로를 제어하여 USD 테스트 동작을 수행하는데 있어서 최적의 환경을 제공해 줄 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 워드 라인과 비트 라인 쌍의 불량을 검출하기 위한 테스트 동작시 상기 비트 라인 쌍 중 해당 비트 라인에 예정된 테스트 검출 전압을 공급하기 위한 전압 공급부; 컬럼 선택 신호에 응답하여 상기 비트 라인 쌍과 세그먼트 라인 쌍을 연결하기 위한 컬럼 연결부; 및 상기 테스트 동작 중 불량 검출 구간 동안 상기 세그먼트 라인 쌍을 상기 테스트 검출 전압에 대응하는 프리차지 전압으로 프리차징하기 위한 프리차징부를 구비할 수 있다.
바람직하게, 상기 프리차징부는, 상기 세그먼트 라인 쌍을 상기 프리차지 전압으로 구동하기 위한 프리차징 구동부; 및 상기 테스트 동작시 상기 프리차징 구동부를 제어하기 위한 프리차징 제어부를 구비하는 것을 특징으로 할 수 있다.
또한, 바람직하게, 상기 프리차징부는, 상기 세그먼트 라인 쌍을 상기 균등화 전압으로 구동하기 위한 프리차징 구동부; 및 상기 테스트 동작시 상기 프리차징 구동부를 제어하기 위한 프리차징 제어부를 구비하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제1 및 제2 비트 라인을 포함하는 비트 라인 쌍; 워드 라인과 상기 제1 및 제2 비트 라인의 불량을 검출하기 위한 테스트 동작시 상기 제1 및 제2 비트 라인 각각에 예정된 테스트 검출 전압을 공급하기 위한 전압 공급부; 컬럼 선택 신호에 응답하여 상기 제1 및 제2 비트 라인 각각과 제1 및 제2 세그먼트 라인 각각을 연결하기 위한 컬럼 연결부; 및 상기 테스트 동작 중 불량 검출 구간 동안 상기 제1 및 제2 세그먼트 라인 각각을 상기 테스트 검출 전압에 대응하는 제1 및 제2 프리차지 전압 각각으로 프리차징하기 위한 프리차징부를 구비할 수 있다.
바람직하게, 상기 제1 세그먼트 라인을 상기 제1 프리차지 전압으로 프리차징하기 위한 제1 프리차징부; 및 상기 제2 세그먼트 라인을 상기 제2 프리차지 전압으로 프리차징하기 위한 제2 프리차징부를 구비하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 USD 테스트 동작시 테스트 대상 회로의 주변 회로를 제어하여 USD 테스트 동작을 수행하는데 있어서 최적의 환경을 제공해 주는 것이 가능하다.
최적의 환경에서 USD 테스트 동작을 수행함으로써, USD 테스트 동작에 대한 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 기존의 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 3 은 도 2 의 반도체 메모리 장치의 USD 테스트 동작을 설명하기 위한 파형도이다.
도 4 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 5 는 도 4 의 프리차지 전압 선택부(440)를 설명하기 위한 회로도이다.
도 6 은 도 4 의 반도체 메모리 장치의 USD 테스트 동작을 설명하기 위한 타이밍도이다.
도 7 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 2 를 참조하면, 반도체 메모리 장치는 메모리 셀(210)과, 균등화부(220)와, 비트 라인 감지 증폭부(230)와, 컬럼 연결부(240)와, 프리차징부(250)와, 입출력 연결부(260)를 구비한다.
메모리 셀(210)은 데이터를 저장하기 위한 것으로, 셀 트랜지스터(T1)와 셀 커패시터(C1)를 구비한다. 셀 트랜지스터(T1)는 워드 라인(WL)에 게이트가 연결되어 있으며, 워드 라인(WL)이 활성화되면 셀 트랜지스터(T1)에 의하여 정 비트 라인(BL)과 셀 커패시터(C1)가 연결되는 것이 가능하다. 참고로, 도 2 에는 메모리 셀(210)이 비트 라인 쌍(BL, /BL) 중 정 비트 라인(BL)에 연결되는 것을 일례로 하였지만, 설계에 따라 메모리 셀(210)이 부 비트 라인(/BL)에 연결되는 것도 가능하다.
균등화부(220)는 균등화 제어 신호(BLEQ)에 응답하여 비트 라인 쌍(BL, /BL)을 균등화 전압(V1)으로 균등화시킨다. 여기서, 균등화 전압(V1)은 데이터 전압의 ½ 전압 레벨을 가질 수 있다. 이어서, 비트 라인 감지 증폭부(230)는 액티브 동작을 통해 워드 라인(WL)이 활성화되고 예정된 시간 이후 비트 라인 쌍(BL, /BL)의 전압 차이를 감지하여 증폭한다. 여기서, 예정된 시간은 USD 테스트 동작을 수행하는 수행자에 따라 다르게 설정할 수 있으며, 이 시간은 이후 설명될 불량 검출 구간에 대응한다.
그리고, 컬럼 연결부(240)는 컬럼 선택 신호(YI)에 응답하여 비트 라인 쌍(BL, /BL)과 세그먼트 라인 쌍(SIO, /SIO)을 연결하기 위한 것으로, 컬럼 선택 신호(YI)에 응답하여 정 비트 라인(BL)과 정 세그먼트 라인(SIO)을 연결하기 위한 MOS 트랜지스터와, 컬럼 선택 신호(YI)에 응답하여 부 비트 라인(/BL)과 부 세그먼트 라인(/SIO)을 연결하기 위한 MOS 트랜지스터를 구비한다.
프리차징부(250)는 테스트 동작시 불량 검출 구간 동안 세그먼트 라인 쌍(SIO, /SIO)을 프리차지 전압(V2)으로 프리차징하기 위한 것으로, 프리차징 제어부(251)와 프리차징 구동부(252)를 구비한다. 불량 검출 구간에 대한 설명은 이후 다시 하기로 한다.
프리차징 제어부(251)는 테스트 동작시 활성화되는 테스트 신호(TM)에 응답하여 프리차징 제어 신호(CTR)를 생성한다. 여기서, 프리차징 제어 신호(CTR)는 불량 검출 구간에 활성화되어 있는 신호이다. 이어서, 프리차징 구동부(252)는 프리차징 제어 신호(CTR)에 응답하여 세그먼트 라인 쌍(SIO, /SIO)을 프리차지 전압(V2)으로 구동한다. 여기서, 프리차지 전압(V2)는 균등화 전압(V1)에 대응하는 전압을 가질 수 있으며, 예컨대, 균등화 전압(V1)과 프리차지 전압(V2)은 서로 동일한 전압을 가질 수 있다.
한편, 입출력 연결부(260)는 입출력 선택 신호(IO)에 응답하여 세그먼트 라인 쌍(SIO, /SIO)과 로컬 입출력 라인 쌍(LIO, /LIO)을 연결하기 위한 것으로, 입출력 선택 신호(IO)에 응답하여 정 세그먼트 라인(SIO)과 정 로컬 입출력 라인(LIO)을 연결하기 위한 MOS 트랜지스터와, 입출력 선택 신호(IO)에 응답하여 부 세그먼트 라인(/SIO)과 부 로컬 입출력 라인(/LIO)을 연결하기 위한 MOS 트랜지스터를 구비한다.
이하, 설명의 편의를 위하여 '테스트 검출 전압'에 대하여 아래와 같이 정의하기로 한다.
우선, 워드 라인(WL)이 활성화되면 정 비트 라인(BL)은 균등화 전압(V1)에 메모리 셀(210)에 저장된 데이터 값이 추가적으로 반영된다. 즉, 정 비트 라인(BL)에는 균등화 전압(V1)과 데이터 값이 공급된다. USD 테스트 동작은 이 전압을 검출함으로써 테스트 결과를 얻을 수 있다. 따라서, USD 테스트 동작 입장에서는 정 비트 라인(BL)에 공급된 균등화 전압(V1)과 데이터 값이 '테스트 검출 전압'으로 정의될 수 있다. 그리고, 이 경우 정 비트 라인(BL)에 테스트 검출 전압을 공급하는 회로 즉, 전압 공급부는 데이터 값을 공급하는 메모리 셀(210)과 균등화 전압(V1)을 공급하는 균등화부(220)가 포함될 수 있다.
도 3 은 도 2 의 반도체 메모리 장치의 USD 테스트 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여, USD 테스트 동작시 메모리 셀에 논리'로우'(L)의 테스트 데이터가 저장되어 있다고 가정하기로 한다.
우선, 비트 라인 쌍(BL, /BL)은 워드 라인(WL)이 논리'하이'(H)로 활성화되기 이전에 균등화 전압(V1)으로 프리차징되어 있다. 이후, 워드 라인(WL)이 활성화되고 균등화 제어 신호(BLEQ)가 비활성화되면, 정 비트 라인(BL)은 차지 쉐어링 동작을 통해 부 비트 라인(/BL)과 미소한 전압 차이를 가지게 된다. 이하, USD 테스트 동작 중 워드 라인(WL)이 활성화되고 정 비트 라인(BL)과 부 비트 라인(/BL)이 증폭되기 이전까지의 구간(①)을 '불량 검출 구간'이라 칭하기로 한다. 불량 검출 구간(①)의 길이가 길면 길수록 USD 테스트 동작시 불량 검출율은 커진다.
한편, 프리차징 제어 신호(CTR)는 불량 검출 구간(①)에서 활성화되어 있다. 즉, 세그먼트 라인 쌍(SIO, /SIO)은 불량 검출 구간(①)에서 균등화 전압(V1)과 동일한 프리차지 전압(V2)을 가진다. 세그먼트 라인 쌍(SIO, /SIO)이 프리차지 전압(V2)을 가진다는 것은 불량 검출 구간(①)에서 컬럼 연결부(240)의 양단의 전압 즉, 비트 라인 쌍(BL, /BL) 각각과 세그먼트 라인 쌍(SIO, /SIO) 각각의 전압 차이를 최소화할 수 있음을 의미한다. 그리고, 이는 곧 불량 검출 구간(①)에서 컬럼 연결부(240)로 흐르는 누설 전류를 최소화할 수 있음을 의미한다.
위에서 설명한 바와 같이, USD 테스트 동작은 워드 라인(WL)과 비트 라인 쌍(BL, /BL)의 불량을 검출하기 위한 테스트 동작이다. 따라서, 컬럼 연결부(240)를 통해 흐르는 원치 않는 누설 전류는 USD 테스트 결과에 악영향을 미친다. 때문에, 비트 라인 쌍(BL, /BL)과 세그먼트 라인 쌍(SIO, /SIO)의 전압 차이를 최소화하여 컬럼 연결부(240)로 흐르는 누설 전류를 최소화한다는 것은 USD 테스트 동작 수행시 워드 라인(WL)과 비트 라인 쌍(BL, /BL)만을 테스트 대상으로 하여 테스트 결과를 검출 할 수 있음을 의미한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 불량 검출 구간(①)에서 비트 라인 쌍(BL, /BL)과 세그먼트 라인 쌍(SIO, /SIO)의 전압 차이를 최소화함으로써, USD 테스트 동작을 안정적으로 수행할 수 있는 환경을 제공한다.
한편, 입출력 선택 신호(IO)는 프리차징 제어 신호(CTR)가 논리'로우'(L)로 비활성화되고 ② 시간 이후에 논리'하이'(H)로 활성화된다. 이상적으로는 프리차징 제어 신호(CTR)가 비활성화되는 시점에 입출력 선택 신호(IO)가 활성화되어도 되어도 되지만 안정적인 동작을 위하여 ② 만큼의 마진을 가지는 경우를 일례로 하였다. 이어서, 로컬 입출력 라인 쌍(LIO, /LIO)은 코어 전압(VCORE)으로 프리차징 될 수 있는데, 입출력 선택 신호(IO)가 활성화되면 로컬 입출력 라인 쌍(LIO, /LIO)의 코어 전압(VCORE)에 의하여 세그먼트 라인 쌍(SIO, /SIO)은 코어 전압(VCORE)으로 구동된다. 즉, 세그먼트 라인 쌍(SIO, /SIO)은 불량 검출 구간(①)에서 균등화 전압(V1)을 가지며, 이후 코어 전압(VCORE)을 가진다. 세그먼트 라인 쌍(SIO, /SIO)을 코어 전압(VCORE)으로 구동하는 것은 비트 라인 쌍(BL, /BL)의 증폭된 데이터를 보다 빠르고 안정적으로 출력하기 위함이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 불량 검출 구간(①) 이후 입출력 선택 신호(IO)를 활성화시켜 줌으로써, 비트 라인 쌍(BL, /BL)의 테스트 결과를 보다 빠르고 안전하게 출력하는 것이 가능하다.
도 4 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 4 는 도 2 의 실시예와 비교하여 프리차지 전압 선택부(440)만 추가되었으며, 설명의 편의를 위하여 도 2 의 메모리 셀(210)과, 컬럼 연결부(240)와, 프리차징 구동부(252) 각각에 대응하는 도 4 에는 메모리 셀(410)과, 컬럼 선택부(420)와, 프리차징 구동부(430)만 도시하였다. 여기서, 메모리 셀(410)과, 컬럼 선택부(420)와, 프리차징 구동부(430)에 대한 자세한 설명은 이미 도 2 에서 하였기 때문에 생략하기로 한다.
도 4 를 참조하면, 프리차지 전압 선택부(440)는 테스트 데이터(TM_DAT)에 대응하는 전압을 선택하여 프리차지 전압(V2)으로 출력한다. 여기서, 테스트 데이터(TM_DAT)는 USD 테스트 동작시 메모리 셀(410)에 저장되는 데이터 값을 의미한다. 위에서는 USD 테스트 동작시 논리'로우'의 테스트 데이터를 저장하는 것을 일례로 하였다. 하지만, USD 테스트 동작시 논리'하이'의 테스트 데이터를 저장할 수 도 있으며, 프리차지 전압 선택부(440)는 이 테스트 데이터에 따라 프리차지 전압(V2)을 가변하는 것이 가능하다.
도 5 는 도 4 의 프리차지 전압 선택부(440)를 설명하기 위한 회로도이다.
도 5 를 참조하면, 프리차지 전압 선택부(440)는 전압 생성부(510)와, 선택 출력부(520, 530)를 구비한다.
전압 생성부(510)는 테스트 데이터(TM_DAT)에 대응하는 다수의 테스트 전압(V1+α, V1-α)을 생성한다. 여기서, 테스트 데이터(TM_DAT)는 USD 테스트 동작시 메모리 셀에 저장되는 논리'하이'(H)의 테스트 데이터(TM_DAT) 또는 논리'로우'(L)의 테스트 데이터(TM_DAT)를 의미한다. 그리고, 다수의 테스트 전압은 논리'하이'(H)의 테스트 데이터(TM_DAT)에 대응하는 제1 테스트 전압(V1+α)과 논리'로우'(L)의 테스트 데이터(TM_DAT)에 대응하는 제2 테스트 전압(V1-α)을 의미한다.
선택 출력부(520, 530)는 논리'하이'(H)의 테스트 데이터(TM_DAT)에 응답하여 제1 테스트 전압(V1+α)을 프리차지 전압(V2)으로 출력하기 위한 제1 선택 출력부(520)와, 논리'로우'(L)의 테스트 데이터(TM_DAT)에 응답하여 제2 테스트 전압(V1-α)을 프리차지 전압(V2)으로 출력하기 위한 제2 선택 출력부(530)를 구비한다.
도 6 은 도 4 의 반도체 메모리 장치의 USD 테스트 동작을 설명하기 위한 타이밍도이다. 도 4 내지 도 6 을 참조하여 설명하기로 한다.
도 6 의 ① 은 테스트 데이터(TM_DAT)가 논리'하이'(H)인 경우로써, 정 비트 라인(BL)은 균등화 동작과 차지 쉐어링 동작을 통해 'V1+α'의 테스트 검출 전압을 가진다. 이때, 도 4 및 도 5 의 프리차지 전압 생성부(440)는 제1 테스트 전압(V1+α)을 프리차지 전압(V2)으로 선택하여 출력한다. 결국, 도 6 의 ① 에서 볼 수 있듯이, USD 테스트 동작 중 불량 검출 구간 동안 정 비트 라인(BL)은 'V1+α'의 테스트 검출 전압을 가지며, 세그먼트 라인 쌍(SIO, /SIO)은 제1 테스트 전압(V1+α)을 가진다. 즉, 정 비트 라인(BL)과 정 세그먼트 라인(SIO)은 서로 동일한 전압을 가진다.
도 6 의 ② 은 테스트 데이터(TM_DAT)가 논리'로우'(L)인 경우로써 정 비트 라인(BL)은 균등화 동작과 차지 쉐어링 동작을 통해 'V1-α'의 테스트 검출 전압을 가진다. 이때, 도 4 및 도 5 의 프리차지 전압 생성부(440)는 제2 테스트 전압(V1-α)을 프리차지 전압(V2)으로 선택하여 출력한다. 결국, 도 6 의 ② 에서 볼 수 있듯이, USD 테스트 동작 중 불량 검출 구간 동안 정 비트 라인(BL)은 'V1-α'의 테스트 검출 전압을 가지며, 세그먼트 라인 쌍(SIO, /SIO)은 제2 테스트 전압(V1-α)을 가진다. 즉, 정 비트 라인(BL)과 정 세그먼트 라인(SIO)은 서로 동일한 전압을 가진다.
본 발명의 실시예에 따른 반도체 메모리 장치는 USD 테스트 동작시 저장되는 테스트 데이터(TM_DAT)에 따라 프리차지 전압(V2)을 조절하여 정 비트 라인(BL)과 정 세그먼트 라인(SIO)의 전압 차이를 최소화함으로써, USD 테스트 동작을 안정적으로 수행할 수 있는 환경을 제공한다.
도 7 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 7 은 도 4 의 실시예에 따른 반도체 메모리 장치 중 프리차지 구동부(430)만 다르다. 따라서, 도 7 에서는 프리차지 구동부(720)에 대해서만 알아보기로 한다. 참고로, 도 7 의 실시예 역시 도 4 와 마찬가지로도 2 의 실시예의 구성을 모두 개시하지 않았으며, 설명의 편의를 위하여 도 2 의 일부 구성만 도시하였다.
도 7 을 참조하면, 프리차지 구동부(720)는 불량 검출 구간에 활성화되어 있는 제어 신호(CTR)에 응답하여 정 세그먼트 라인(SIO)을 제1 프리차지 전압(VP1)으로 프리차징하기 위한 제1 프리차징부(721)와, 제어 신호(CTR)에 응답하여 부 세그먼트 라인(/SIO)을 제2 프리차지 전압(VP2)으로 프리차징하기 위한 제2 프리차징부(722)를 구비한다. 여기서, 제1 프리차지 전압(VP1)은 도 2 내지 도 6 에서 계속 언급되고 있는 프리차지 전압(V2)에 대응하고, 제2 프리차지 전압(VP2)은 도 2 의 균등화 전압(V1)에 대응한다. 위에서 이미 설명하였듯이, 프리차지 전압(V2)은 균등화 동작과 차지 쉐어링 동작을 통해 정 비트 라인(BL)에 공급되는 테스트 검출 전압에 대응하고, 균등화 전압(V1)은 균등화 동작을 통해 부 비트 라인(/BL)에 공급되는 테스트 검출 전압에 대응한다.
참고로, 정 비트 라인(BL)은 균등화 전압(V1)과 메모리 셀(710)에 저장된 데이터 값이 테스트 검출 전압이 되며, 이를 제공하는 균등화부(도시되지 않음)와 메모리 셀(710)이 전압 공급부가 된다. 그리고, 부 비트 라인(/BL)은 균등화 전압(V1)이 테스트 검출 전압이 되며, 이를 제공하는 균등화부가 전압 공급부가 된다.
결국, 불량 검출 구간에서 정 비트 라인(BL)과 정 세그먼트 라인(SIO)은 서로 동일한 전압을 가지며, 부 비트 라인(/BL)과 부 세그먼트 라인(/SIO) 역시 서로 동일한 전압을 가진다.
본 발명의 실시예에 따른 반도체 메모리 장치는 불량 검출 구간에서 정 비트 라인(BL)과 정 세그먼트 라인(SIO)의 전압 차이를 최소화할 뿐 아니라, 부 비트 라인(/BL)과 부 세그먼트 라인(/SIO)의 전압 차이를 최소화함으로써, USD 테스트 동작을 안정적으로 수행하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 USD 테스트 동작시 주변 회로를 제어하여 USD 테스트 동작을 안정적으로 수행할 수 있는 환경을 제공하는 것이 가능하다. 따라서, USD 테스트 동작을 통해 얻어지는 결과의 신뢰성을 그만큼 높여주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 메모리 셀
220 : 균등화부
230 : 비트 라인 감지 증폭부
240 : 컬럼 연결부
250 : 프리차징부
260 : 입출력 연결부

Claims (20)

  1. 워드 라인과 비트 라인 쌍의 불량을 검출하기 위한 테스트 동작시 상기 비트 라인 쌍 중 해당 비트 라인에 예정된 테스트 검출 전압을 공급하기 위한 전압 공급부;
    컬럼 선택 신호에 응답하여 상기 비트 라인 쌍과 세그먼트 라인 쌍을 연결하기 위한 컬럼 연결부; 및
    상기 테스트 동작 중 불량 검출 구간 동안 상기 세그먼트 라인 쌍을 상기 테스트 검출 전압에 대응하는 프리차지 전압으로 프리차징하기 위한 프리차징부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 테스트 동작시 상기 불량 검출 구간 이후 상기 비트 라인 쌍의 전압 차이를 감지하여 증폭하기 위한 감지 증폭부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 프리차징부는,
    상기 세그먼트 라인 쌍을 상기 프리차지 전압으로 구동하기 위한 프리차징 구동부; 및
    상기 테스트 동작시 상기 프리차징 구동부를 제어하기 위한 프리차징 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 테스트 동작시 테스트 데이터를 저장하기 위한 메모리 셀; 및
    상기 테스트 데이터에 대응하는 전압을 선택하여 상기 프리차지 전압으로 출력하기 위한 프리차지 전압 선택부를 더 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 프리차지 전압 선택부는,
    상기 테스트 데이터에 대응하는 다수의 테스트 전압을 생성하기 위한 전압 생성부; 및
    상기 테스트 데이터에 응답하여 상기 다수의 테스트 전압 중 해당 테스트 전압을 상기 프리차지 전압으로 선택하여 출력하기 위한 선택 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 테스트 검출 전압은 균등화 동작과 차지 쉐어링 동작을 통해 상기 비트 라인 쌍에 공급된 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 전압 공급부는,
    상기 비트 라인 쌍을 균등화 전압으로 균등화시키기 위한 균등화부; 및
    상기 워드 라인과 상기 비트 라인 쌍에 연결되는 메모리 셀을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 프리차징부는 상기 세그먼트 라인 쌍을 상기 균등화 전압에 대응하는 프리차징 전압으로 프리차징하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 프리차징부는,
    상기 세그먼트 라인 쌍을 상기 균등화 전압으로 구동하기 위한 프리차징 구동부; 및
    상기 테스트 동작시 상기 프리차징 구동부를 제어하기 위한 프리차징 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    입출력 선택 신호에 응답하여 상기 세그먼트 라인 쌍과 로컬 입출력 라인 쌍을 연결하기 위한 입출력 연결부를 더 구비하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 입출력 연결부는 상기 불량 검출 구간 이후 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1 및 제2 비트 라인을 포함하는 비트 라인 쌍;
    워드 라인과 상기 제1 및 제2 비트 라인의 불량을 검출하기 위한 테스트 동작시 상기 제1 및 제2 비트 라인 각각에 예정된 테스트 검출 전압을 공급하기 위한 전압 공급부;
    컬럼 선택 신호에 응답하여 상기 제1 및 제2 비트 라인 각각과 제1 및 제2 세그먼트 라인 각각을 연결하기 위한 컬럼 연결부; 및
    상기 테스트 동작 중 불량 검출 구간 동안 상기 제1 및 제2 세그먼트 라인 각각을 상기 테스트 검출 전압에 대응하는 제1 및 제2 프리차지 전압 각각으로 프리차징하기 위한 프리차징부
    를 구비하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 프리차징부는,
    상기 제1 세그먼트 라인을 상기 제1 프리차지 전압으로 프리차징하기 위한 제1 프리차징부; 및
    상기 제2 세그먼트 라인을 상기 제2 프리차지 전압으로 프리차징하기 위한 제2 프리차징부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 전압 공급부는,
    상기 비트 라인 쌍을 균등화 전압으로 균등화시키기 위한 균등화부; 및
    상기 워드 라인과 상기 제1 비트 라인에 연결되는 메모리 셀을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 프리차지 전압은 균등화 동작과 차지 쉐어링 동작을 통해 상기 제1 비트 라인에 공급되는 상기 테스트 검출 전압에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 제1 프리차징부는,
    상기 제1 세그먼트 라인을 상기 프리차지 전압으로 구동하기 위한 프리차징 구동부; 및
    상기 테스트 동작시 상기 프리차징 구동부를 제어하기 위한 프리차징 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 테스트 동작시 테스트 데이터를 저장하기 위한 메모리 셀; 및
    상기 테스트 데이터에 대응하는 전압을 선택하여 상기 프리차지 전압으로 출력하기 위한 프리차지 전압 선택부를 더 구비하는 반도체 메모리 장치.
  18. 제14항에 있어서,
    상기 제2 프리차지 전압은 상기 균등화 동작을 통해 상기 제2 비트 라인에 공급되는 상기 테스트 검출 전압에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제12항에 있어서,
    입출력 선택 신호에 응답하여 상기 세그먼트 라인 쌍과 로컬 입출력 라인 쌍을 연결하기 위한 입출력 연결부를 더 구비하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 입출력 연결부는 상기 불량 검출 구간 이후 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
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