KR20030042674A - 반도체 메모리 소자의 비트라인 센스 구조 - Google Patents

Abstract

제 1 신호에 따라 제 2 신호를 생성하는 레벨 쉬프터와, 상기 제 2 신호와 센스 증폭기 드라이버의 제 1 출력을 비교하여 제 3 신호를 생성하며 상기 제 2 신호와 비트라인 동기화 신호에 따라 제 4 및 제 5 신호를 생성하는 비트라인 센스 증폭기 콘트롤러와, 상기 비트라인 동기화 신호 및 상기 제 3, 제 4 및 제 5 신호에 따라 제 1 및 제 2 출력을 생성하는 상기 센스 증폭기 드라이버와, 상기 제 1 및 제 2 출력에 따라 센스 동작을 시작하는 비트라인 센스 증폭기를 포함하여 이루어진 반도체 메모리 소자의 비트라인 센스 구조가 개시된다.

Description

반도체 메모리 소자의 비트라인 센스 구조{Bit line sensing structure in a semiconductor memory device}

본 발명은 반도체 메모리 소자의 비트 라인 센스 구조에 관한 것으로, 특히 비트라인 센스 증폭기 드라이버의 오버 드라이브를 줄이므로써 불필요한 전류 소모를 억제할 수 있는 반도체 메모리 소자의 비트 라인 센스 구조에 관한 것이다.

메모리 셀에 저장된 데이터를 확실히 감지하고 증폭하여 그 값을 외부에 연결시켜 주는 센스 증폭기와 그에 관련된 로직 들은 메모리 디바이스의 가장 중요한 핵심중의 하나이다.

비트 라인 센싱 구조는 셀에 데이터를 서입하거나, 셀 데이터를 독출하는데 있어서 사용되는 센스 증폭기 드라이버와 비트라인 센스 증폭기에 관련된 구조를 의미한다.

/RAS(Row Address Strobe)가 인에이블되는 시점에 어드레스 핀에 있던 정보를 행 어드레스로 인식하여 내부 회로로 받아 들인다. 일정 시간이 경과한 후에 행 어드레스에 해당하는 워드라인을 고전압으로 상승시키고 프리 차지 상태에 있는 비트 라인 쌍에 미세한 전위차(데벨로프 전압)가 생기게 된다.

독출 동작인지 서입 동작인지를 구분하는 /WE(Write Enable)신호를 받은 뒤에 /CAS(Column Address Strove)에 따라 비트라인 센스 증폭기에 의해서 미세한 전위차를 가지는 비트 라인 쌍에 센스가 시작되면 프리 차지되어 있던 비트 라인 쌍의 전위는 셀 데이터에 따라서 고 레벨 과 저 레벨에 도달되게 된다.

센스 증폭기가 동작하기 위해서는 /RAS 신호에 의해서 비트 라인 쌍이 미세한 전위차를 가지는데 까지의 시간이 필요하고 이 시간 이후에 /CAS 신호를 받아야만 서입/독출 동작시에 센스 증폭기가 안정적으로 동작할 수 있다.

즉, /RAS에서 /CAS가 들어 올 때 까지의 규약이 필요한데 이를 tRCD라는 파라메터로 표현하며, RAS-to- CAS 지연이라고 정의 한다.

고속으로 동작하는 현재의 메모리 디바이스에서는 독출 콤멘드가 들어온 이후 가장 빠른 데이터를 내 보내기 위해서는 센스 증폭기의 고속 동작은 필수적이고, 여기에 더해서 tRCD를 줄이는 것도 중요한 문제가 되고 있다.

또한 비트라인 센스 증폭기에서 센싱 시작시 비트라인 간의 전위차를 크게 하기 위해 동일레벨로 프리차지되어 있던 비트라인 센스 증폭기 드라이버의 제 1 출력(rto)과 제 2 출력(sb)의 전위를 크게 해 주게 된다.

이때, 제 1 출력(rto)은 처음에 제 1 전원(vext)에 의해 드라이브된 다음 제 1 출력(rto)이 오버드라이브 되면 다시 제 2 전원(vddc)에 의해 드라이브된다. 이러한 동작을 제어 해 주는 것이 비트라인 센스 증폭기 콘트롤러이다. 이 콘 트롤러에서는 비트라인 센스 증폭기 드라이버의 제 1 출력(rto)과 전원 전압(vdd)을 비교하여 제 1 출력이 전원 전압보다 높으면 즉, 제 1 출력이 오버드라이브되면 제 1 출력에 공급되는 제 1 전원(vext)을 제 2 전원(vddc)로 바꾸어 주기 위한 신호를 생성한다. 이러한 과정을 수행하기 위한 시간에 불필요한 전류의 소모가 많아 지게 된다.

따라서 본 발명은 비트라인 센스 증폭기 드라이버의 오버드라이브시 보다 빨리 전압원을 바꾸어 줌으로써 불필요한 전류 소모를 억제할 수 있는 반도체 메모리 소자의 비트라인 센스 구조를 제공하는데 그 목적이 있다.

도 1 은 본 발명에 따른 비트라인 센스 구조를 설명하기 위한 블럭도.

도 2 는 도 1의 레벨 쉬프터의 상세 회로도.

도 3 은 도 1의 비트라인 센스 증폭기 콘트롤러의 상세 회로도.

도 4 는 도 1의 센스 증폭기 드라이버의 상세 회로도.

도 5 는 본 발명을 설명하기 위한 파형도.

도 6 은 본 발명과 기존 방식을 비교하기 위하여 시뮬레이션한 결과를 나타내는 파형도.

* 도면의 주요 부분에 대한 부호의 설명

10: 레벨 쉬프터20: 비트라인 센스 증폭기 콘트롤러

30: 센스 증폭기 드라이버40: 비트라인 센스 증폭기

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 비트라인 센스 구조는 제 1 신호에 따라 제 2 신호를 생성하는 레벨 쉬프터와,

상기 제 2 신호와 센스 증폭기 드라이버의 제 1 출력을 비교하여 제 3 신호를 생성하며 상기 제 2 신호와 비트라인 동기화 신호에 따라 제 4 및 제 5 신호를 생성하는 비트라인 센스 증폭기 콘트롤러와,

상기 비트라인 동기화 신호 및 상기 제 3, 제 4 및 제 5 신호에 따라 제 1 및 제 2 출력을 생성하는 상기 센스 증폭기 드라이버와,

상기 제 1 및 제 2 출력에 따라 센스 동작을 시작하는 비트라인 센스 증폭기를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1은 본 발명에 따른 비트라인 센스 구조를 설명하기 위한 블록도이다.

비트라인 센스 시작을 알리는 제 1 신호(sg)는 독출이나 서입 명령 때 인에이블 되었다가 프리차지시에 디스에이블 되는 신호이다. 이 제 1 신호(sg)에 따라 레벨쉬프터(10)는 특정 레벨을 갖는 제 2 신호(blsa6)를 출력한다.

비트라인 센스 증폭기 콘트롤러(20)는 비트라인 동기화 신호(blq)가 디스에이블되면 제 1 신호(sg)에 따라 제 3, 제 4 및 제 5 신호(exrtoenb, rtoenb 및 sben)가 생성된다. 센스 증폭기 드라이버(30)의 제 1 출력(rto)의 전위와 제 2 신호(blsa6)의 전위를 비교하여 제 1 출력(rto)의 전위가 제 2 신호(blsa6)의 전위보다 높으면 제 3 신호(exrtoenb)가 인에이블된다. 센스 증폭기 드라이버(30)의 제 1 및 제 2 출력(rto 및 sb)은 비트라인 동기화 신호(blq)에 의해 동일 레벨의 전위를 유지하다가 비트라인 센스 증폭기 콘트롤러(20)부터의 제 3, 제 4 및 제 5 신호에따라 vddc 및 vss 전위로 벌어진다. 센스 증폭기 드라이버(30)의 제 1 및 제 2(rto 및 sb)출력이 비트라인 센스 증폭기(40)를 구동시키게 된다.

도 2 는 도 1의 레벨 쉬프터에 대한 상세 회로도이다.

제 1 신호(sg)가 로우 상태이면 트랜지스터(Q3)는 턴오프되는 반면 반전 게이트(G1)의 출력에 의해 트랜지스터(Q4)는 턴온된다. 트랜지스터(Q4)가 턴온됨에 따라 트랜지스터(Q1)가 턴온되어 트랜지스터(Q2)를 턴오프시키므로 노드(node1)는 vss를 유지한다. 그러므로 반전 게이트(G2, G3 및 G4)를 경유한 출력 신호(blsa)는 하이 상태가 된다.

제 1 신호가 로우 상태에서 하이 상태로 바뀌면 트랜지스터(Q3)는 턴온되는 반면 반전 게이트(G1)의 출력에 의해 트랜지스터(Q4)는 턴오프된다. 트랜지스터(Q3)가 턴온됨에 따라 트랜지스터(Q2)가 턴온되고 트랜지스터(Q1)는 턴오프되어 노드(node1)는 하이 상태(vext)가 된다. 그러므로 반전 게이트(G2, G3 및 G4)를 경유한 출력신호(blsa)는 로우 상태가 된다.

도 3 은 도 1의 비트라인 센스 증폭기 콘트롤러의 상세 회로도이다.

비트라인 동기화 신호(blq)가 디스에이블되어 로우 상태가 되면 반전 게이트(G5)의 출력이 하이 상태가 되어 NMOS트랜지스터(Q20)가 턴온된다. 제 1 신호(sg)가 로우 상태 일때 PMOS트랜지스터(Q18)는 턴온되는 반면, NMOS트랜지스터(Q19)는 턴오프되어 반전 게이트(G6 및 G7)로 이루어진 래치의 출력은 로우 상태가 된다. 반전 게이트(G8)출력은 하이 상태 이므로 NMOS트랜지스터(Q17)가 턴온된다. 그러므로 PMOS트랜지스터(Q5 및 Q8)이 턴온되어PMOS트랜지스터(Q11 및 Q12)가 턴오프되는 반면 NMOS트랜지스터(Q13)가 턴온되어 노드(N2)가 로우 상태가 된다. 노드(N2)의 전위에 의해 PMOS트랜지스터(Q14)가 턴온되는 반면 NMOS트랜지스터(Q16)가 턴오프된다. 그러므로 제 3 신호(exrtoenb)는 하이 상태가 되어 도 4의 PMOS 트랜지스터(Q26)는 턴오프 상태이므로 센스증폭기 드라이버의 제 1 출력(rto)은 약 VBLP/2 전위 상태를 유지한다(도 5의 T1 에서 T2 시간).

도 5의 T2 시간 이후에 제 1 신호(sg)가 로우 상태에서 하이 상태로 변하면, 반전 게이트(G8)의 출력은 로우 상태가 되어 NMOS트랜지스터(Q17)가 턴오프됨에 따라 PMOS트랜지스터(Q5 및 Q8)가 턴오프된다. 그러므로 PMOS트랜지스터(Q6)및 NMOS 트랜지스터(Q9)를 통해서 흐르는 전류(제 1 전류) 또는 PMOS트랜지스터(Q7) 및 NMOS 트랜지스터(Q10)를 통해서 흐르는 전류(제 2 전류)에 의해 캐패시터(C)에 전하가 충전될 수 있는데, 도 5의 T2 에서 T3 시간 동안에는 제 2 신호(blsa6)의 전위가 도 4의 센스 증폭기 드라이버의 제 1 출력(rto)의 전위보다 높으므로 NMOS트랜지스터(Q10)가 먼저 구동된다. 캐패시터(C)가 프리차지되는 동안 노드(N1)의 전위는 로우 레벨로 떨어지므로 PMOS트랜지스터(Q12)가 턴온되어 노드(N2)은 하이 상태가 된다. 노드(N2)의 전위에 의해 NMOS트랜지스터(Q25 및 Q16)가 턴온되어 제 3 신호(exrtoenb)가 로우 레벨로 떨어진다. 그러므로 도 4의 PMOS트랜지스터(Q26)가 턴온되어 센스 증폭기 드라이버의 제 1 출력(rto)은 VEXT 레벨로 된다.

도 5의 T3 시간 이후에 제 2 신호(blsa6)가 로우로 떨어지면, NMOS트랜지스터(Q10)가 턴오프되는 반면 NMOS트랜지스터(Q9)가 턴온되어 PMOS트랜지스터(Q11)가턴온된다. PMOS트랜지스터(12)가 턴오프되는 반면 NMOS트랜지스터(Q13)가 턴온되어 노드(N2)의 로우 상태의 전위에 의해 PMOS트랜지스터(Q14)가 턴온되어 제 3 신호(extrtoenb)가 하이 상태로 된다. 그러므로 도 4의 PMOS트랜지스터(Q26)가 턴오프된다.

한편, 제 1 신호(sg)가 하이 상태일 때 반전 게이트(G6 및 G7)로 이루어 진 래치의 출력은 하이 상태이고 이 신호는 반전 게이트(G16, G17 및 G18)를 경유해 반전되므로, PMOS트랜지스터(Q21)는 턴온되는 반면 NMOS트랜지스터(Q22)가 턴오프되어 제 5 신호(sben)가 하이 상태로 된다. 따라서 도 4의 NMOS트랜지스터(Q31)가 턴온되어 센스 증폭기 드라이버의 제 2 출력(sb)은 vss상태가 된다.

또한, 하이 상태의 래치 출력은 반전 게이트(G8, G9, G10, G11, G12 및 G13)를 경유해 앤드 게이트(G14)의 한 입력 단자에 공급되는 한편 직접 앤드 게이트(G14)의 나머지 입력 단자에 공급되므로 일정 시간 경과 후 앤드 게이트(G14)출력은 하이 상태가 된다. 즉, 래치의 출력이 로우 상태에서 하이 상태변화되더라도(즉, 제 1 신호(sg)가 변화더라도) NMOS트랜지스터(Q33)가 턴온되고, 래치의 이전 출력에 의해 반전 게이트(G12)의 출력은 하이 상태이므로 NMOS트랜지스터(Q32)또한 턴온되어 제 3 신호(exrtoenb)가 로우 상태가 유지된다. 이후, NMOS트랜지스터(Q32 및 Q33)가 턴오프되고, 반전 게이트(G21 및 G19)의 출력이 로우 상태이므로 앤드 게이트(G20)의 출력은 로우 상태가 된다. 반전 게이트(G21)의 출력이 하이 상태이므로 NMOS트랜지스터(Q24)는 턴온되는 반면 PMOS트랜지스터(Q23)가 턴오프되어 제 4 신호(rtoenb)가 로우 상태로 된다. 따라서, 도 4의 NMOS트랜지스터(Q27)가 턴온된다.

도 4 는 도 1의 센스 증폭기 드라이버의 상세회로도이다.

비트라인 동기화 신호(blq)가 하이 상태 일때 NMOS트랜지스터(Q28, Q29 및 Q30)이 턴온되어 제 1 및 제 2 출력(rto 및 sb)이 동일 전위 즉, 약 VBIP/2 레벨로 된다. 도 3에서 설명한 바와 같이, 제 3 신호(exrtoenb)가 로우 상태로 되면 PMOS트랜지스터(Q26)가 턴온되어 제 1 출력(rto)이 VEXT 레벨로 된다. 이후 제 3 신호(exrtoenb)가 하이 상태로 되는 반면 제 4 신호(rtoenb)가 로우 상태, 제 5 신호(sben)가 각각 하이 상태로 되면, PMOS트랜지스터(Q26)는 턴오프되는 반면, PMOS트랜지스터(Q27) 및 NMOS트랜지스터(Q31)가 턴온되어 제 1 출력(rto)은 VDDC 레벨로, 제 2 출력(sb)은 vss 레벨로 된다.

도 6 은 본 발명과 기존 방식을 시뮬레이션한 결과를 나타내는 파형도이다.

도 6에 도시된 바와 같이, 제 3 및 제 4 신호(exrtoenb 및 rtoenb)가 기존 방식보다 빨리 변하게 되므로 센스 증폭기 드라이버의 제 1 출력(rto)의 오버드라이브 구간이 짧아 짐을 알 수 있다.

상술한 바와 같이 본 발명에 의하면, 비트라인 센스 증폭기 드라이버의 오버 드라이브 구간을 줄이므로써 불필요한 전류 소모를 억제할 수 있다.

Claims (3)

1. 제 1 신호에 따라 제 2 신호를 생성하는 레벨 쉬프터와,

   상기 제 2 신호와 센스 증폭기 드라이버의 제 1 출력을 비교하여 제 3 신호를 생성하며 상기 제 2 신호와 비트라인 동기화 신호에 따라 제 4 및 제 5 신호를 생성하는 비트라인 센스 증폭기 콘트롤러와,

   상기 비트라인 동기화 신호 및 상기 제 3, 제 4 및 제 5 신호에 따라 제 1 및 제 2 출력을 생성하는 상기 센스 증폭기 드라이버와,

   상기 제 1 및 제 2 출력에 따라 센스 동작을 시작하는 비트라인 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 비트라인 센스 증폭기 구조.
2. 제 1 항에 있어서,

   상기 레벨 쉬프터는 상기 제 1 신호에 따라 제 1 노드에 제 1 전원을 전달하는 레벨 전달 수단과,

   상기 제 1 노드의 제 1 전원을 반전 및 지연시키기 위한 반전 및 지연수단을 포함하여 이루어진 것을 특징으로 하는 비트라인 센스 증폭기 구조.
3. 제 1항에 있어서,

   상기 비트라인 센스 증폭기 콘트롤러는 상기 비트라인 센스 증폭기 드라아버의 제 1 출력의 전위와 상기 제 2 신호의 전위를 비교하기 위한 비교 수단과,

   상기 비교수단의 출력에 따라 논리 신호를 생성하는 제 1 논리 신호 생성 수단,

   상기 제 1 논리 신호 생성 수단의 출력에 따라 상기 제 3 신호를 생성하는 수단과,

   상기 제 1 신호와 상기 비트라인 동기화 신호에 따라 논리 신호를 생성하는 제 2 논리 신호 생성 수단,

   상기 제 2 논리 신호 생성 수단의 출력을 래치하기 위한 래치 수단,

   상기 래치 수단의 출력을 지연시키기 위한 지연 수단,

   상기 지연 수단의 출력 및 상기 제 2 논리 수단의 출력을 조합하여 논리 신호를 생성하는 제 3 논리 신호 생성 수단,

   상기 제 3 논리 신호 생성 수단의 출력과 상기 제 1 논리 신호 생성 수단의 출력을 조합하여 논리 신호를 생성하는 제 4 논리 신호 생성 수단,

   상기 제 4 논리 신호 생성 수단의 출력에 따라 상기 제 4 신호를 생성하는 수단,

   상기 래치 수단의 출력을 지연 및 반전시키기 위한 지연 및 반전 수단,

   상기 지연 및 반전 수단의 출력에 따라 상기 제 5 신호를 생성하는 수단을 포함하여 이루어진 것을 특징으로 하는 비트라인 센스 증폭기 구조.