KR930006633B1 - 데이타 출력장치 - Google Patents
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Abstract
내용 없음.
Description
제1a~b도의 종래의 데이타 출력 장치를 나타낸 회로도 및 타이밍도.
제2a~b도는 이 발명에 따른 데이타 출력 장치를 나타낸 회로도 및 타이밍도이다.
* 도면의 주요부부에 대한 부호의 설명
1,2,14 : 2입력 낸드 게이트 3∼11,13,15 : 인버터
10 : 데이타 출력 제어회로 12 : 2입력 노아 게이트
20 : 데이타 출력 버퍼 M1,M2,M5,6 : N-MOS 트랜지스터
M3 : CMOS 트랜지스터 M4 : P-MOS 트랜지스터
이 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 동작 모우드는 패스트 페이지 모우드(Fast Page Mode)이지만 회로적으로 조작하여 스태틱 컬럼 모우드(Static Column Mode)의 데이타 출력처럼 반전된 컬럼 어드레스 스토로브 신호()의 프리차아지에 관계없이 다음 싸이클의 데이타가 출력되기 전까지는 계속해서 출력을 내보낼 수 있도록 한 데이타 출력 장치에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory : DRAM)의 동작 모우드중 한 모우드인 패스트 페이지 모우드의 리드 싸이클 동작시에는 하나의 반전된 로우 어드레스 스트로브 신호(이하 ""라 한다)의 액티브 싸이클 동안에 반전된 컬럼 어드레스 스트로브 신호(이하 ""라 한다)를 여러번 토글시키면서 그때마다의 새로운 컬럼 어드레스에 의해 새롭게 지정되는 메모리 셀의 데이타가 각각의액티브 싸이클 동안에 데이타 출력 버퍼를 통해 출력된다.
제1도에는 종래에 사용해 오던 데이타 출력 장치를 나타낸 회로도(a) 및 타이밍도(b)를 도시하고 있다. 여기서 데이타 출력 버퍼(20)는 CMOS 레벨의 데이타 TTL 레벨의 데이타로 변환시키게 되고 이때 데이타 출력 버퍼회로(20)의 DATA와는가 "로우"레벨로 천이되면, 즉 액티브 싸이클로 진입하면 받아들이게 되는 새로운 컬럼 어드레스에 의해 지정되는 메모리 셀로부터 읽혀나오는 DATA와이며, 이는액티브 싸이클로 진입하는 순간부터 일정의 데이타 경로를 거치며 소정의 지연시간을 가지며 데이타 출력 버퍼에 도달하게 된다.
또한, DATA와는 이후 설명되는 데이타 출력 버퍼를 제어하는 데이타 출력 제어신호(이하 "φTRST"라 한다)가 "로우"가 되면 그후 소정시간후에 디스에이블(Disable)되며 정해진 레벨로 프리차아지(Precharge) 된다.
데이타 출력 버퍼(20)는 φTRST에 의해 제어를 받게 된다. 즉, φTRST가 "하이"레벨인 경우에는 2입력 낸드 게이트(1), (2)의 한쪽 입력이 "하이"가 되어 다른 한쪽 입력인 DATA 또는의 정보에 의해 각각 출력을 노우드(N11), (N12)를 통해 내보낼 수 있다. 하지만 φTRST가 "로우"레벨인 경우에는 2입력 낸드 게이트(1), (2)의 출력이 다른 한쪽의 입력인 DATA 또는의 정보와는 무관하게 항상 "하이"레벨이 되게되며 이것을 입력으로 하는 인버터(3), (4)의 출력노우드(N13), (N14)는 "로우"레벨이 되어 데이타 출력 버퍼의 출력단의 N-MOS 트랜지스터(N1), (N2)인 "턴 오프"상태가 되고 그 출력인 데이타 출력은 "하이 임피던스" 상태가 된다. 즉, φTRST가 "하이"인 경우는 데이타 출력 버퍼는 인에이블 상태가 되며 그 반대로 φTRST가 "로우"인 경우는 데이타 출력 버퍼는 디스에이블 상태가 된다. 데이타 출력 제어회로(10')는 φTRST 클럭 발생회로의 개념도이며 φTRST는에 의해 발생되는 클럭신호(φC)에 제어를 받으며 또한 클럭신호(φRW)의 제어를 받는다. 여기서 클럭신호(φRW)는 리드 또는 라이트 모우드에 대한 정보를 가진 칩 내부에서 발생되는 클럭으로써 라이트 동작시에는 항상 "로우"레벨이 되어 φTRST를 "로우"레벨로 만들어 데이타 출력 버퍼(20)를 디스에이블 시키게 된다. 그러나, 리드 동작시에는 항상 "하이"레벨이 되어 φTRST가 클럭신호(φC)의 정보를 받아 "하이" 또는 "로우"레벨이 될 수 있도록 한다.
또한, 클럭신호(φRW)는 리프레쉬(Refresh)의 정보를 가지게 되며 CBR(Before) 리프레쉬 모우드, 또는 ROR(Only Refresh) 모우드시에는 항상 "로우"레벨이 되어 φTRST를 "로우"로 만들어 데이타 출력 버퍼를 디스에이블시키게 된다.
제1b도의 타이밍도에 나타냈듯이 컬럼 어드레스(φC)는의 제어를 받으며액트브 싸이클에서는 "하이"레벨로 천이하며프리차아지 싸이클에는 "로우"레벨로 천이한다. 그리고 φTRST는 리드 동작시에는 클럭신호(φC)의 위상을 따라 클럭신호(φC)에 대해 미소한 지연시간을 가지며 천이하게 된다. 즉,가 프리차아지로 진입하면("로우"에서 "하이") 컬럼 어드레스(φC)는 "하이"레벨에서 "로우"레벨이 되며 바로 φTRST를 "하이"레벨에서 "로우"레벨로 천이시키게 된다.
이때 데이타 출력 버퍼는 φTRST를 받아 바로 디스에이블되며 출력은 "하이 임피이던스"상태가 된다. 이 경우 메모리 소자로부터 데이타를 읽는 시스템의 입장에서는 더 이상의 유효한 데이타를 읽을 수 없게 된다. 즉, 디램이 점차 하이 스피드화 되어 가는 추세에 따라 디램의 동작 모우드들에 있어서 특히, 그중한 모우드인 패스트 페이지 모우드의 경우의 액티브 싸이클 및 프리차아지 싸이클 타임이점점 빨라져 가는 추세이기 때문에 이에 따라 디램 동작에 있어서 유효한 데이타가 출력되는 구간이 점차 작아져서 메모리로부터 데이타를 읽는 시스템의 입장에서는 데이타를 읽어낼 수 있는 구간의 폭이 점점 작아져 읽어낼 수 있는 시간 영역의 여유가 점덤 작아진다는 문제점이 있었다.
이 발명은 이러한 문제점을 해결하기 위한 것으로서, 이 발명의 목적은프리차아지 구간으로 진입하고서도 디스에이블 되지 않고 계속 유효한 데이타를 출력시킬 수 있도록 하여 시스템 입장에서 메모리의 데이타를 읽어낼 수 있는 타이밍 이득을 더 보장해 주고자 하는 데이타 출력 장치를 제공하는데 있다.
이러한 목적을 달성하기 위한 이 발명의 특징은, 메모리 셀에 저장되어 있는 데이타를 칩외부로 출력하는 데이타 출력 버퍼를 포함하여 구성되는 데이타 출력장치에 있어서, 반전된 어드레스 스트로브 신호의 제어에 의해 발생되며 반전된 컬럼 어드레스 스트로브 신호의 정보를 가지며 클럭신호의 반전된 로우 어드레스 스트로브 신호의 제어에 의해 발생되며 반전된 로우 어드레스 스트로브 신호의 정보를 가지는 클럭신호와, 리드동작과 라이트 동작을 구분하며 리프레쉬 모우드와 정상 모우드를 구분하는 정보를 가지며 클럭신호와 반전된 로우 어드레스 스트로브 신호가 모두 프리차아지 싸이클로 진입한 경우에만 상기 데이타 출력 버퍼가 디스에이블 되게 하는 데이타 출력 제어신호(φTRST)를 발생시켜 동작 모우드는 패스트 페이지 모우드이지만 회로적으로는 스태틱 컬럼 모우드의 데이타 출력처럼 반전된 컬럼 어드레스 스트로브 신호의 프리차이지에 관계없이 다음 싸이클의 데이타가 출력되기 전까지는 계속해서 유효한 출력을 내보낼 수 있도록 하는 데이타 출력 제어회로를 더 포함하여 구성되는 데이타 출력 장치에 있다.
이하, 이 발명의 바람직한 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.
제2a도는 이 발명에 따른 데이타 출력 장치를 나타낸 회로도로서, 데이타 출력 제어회로(10)에 데이타 출력 버퍼회로(20)를 연결시킨다. 그리고 상기 데이타 출력 제어회로(10)는 RAS에 의해 발생되는 클럭신호(φR)를 반전시키는 인버터(5)에 상기 클럭신호(φR)의 상태에 따라 "턴온"되는 CMOS 트랜지스터(M3)를 연결시키고 상기 CMOS 트랜지스터(M3)로부터의 신호를 반전시키는 인버터(6)를 상기 CMOS 트랜지스터(M3)에 연결시켜 CAS 및 RAS의 정보를 후단으로 전달한다. 그리고 입력되는 신호를 반전시키는 인버터(7)로부터의 신호에 따라 "턴온"되는 P-MOS 트랜지스터(M4)를 연결시키고 상기 P-MOS 트랜지스터(M4)로부터의 신호를 반전시키는 인버터(8)를 상기 P-MOS 트랜지스터(M4)에 연결시킨다. 또한, 상기 인버터(6)에는 인버터(9)를 통하여 상기 인버터(8), (9)의 신호에 따라 "턴온"되는 N-MOS 트랜지스터(M5)를 연결시키며 상기 N-MOS 트랜지스터(M5)에는 인버터(10), (11)를 연결시키는데 상기 인버터(11)는 상기 인버터(10)에 피이드백된다. 한편, 클럭신호(φC), (φR)를 입력으로 하는 노아게이트(12)에 N-MOS 트랜지스터(M6)를 연결시켜 상기 인버터(10)의 입력단을 제어한다. 그리고 일측 입력측에는 클럭신호(φRW)를 입력으로 하고 타측 입력측에는 상기 인버터(10)에 역결된 인버터(13)를 통한 신호가 입력되는 낸드 게이트(14)에 신호 반전용 인버터(15)를 연결시켜 데이타 출력 제어신호(φTRST)를 발생시킨다. 그리고 상기 데이타 출력 버퍼(20)는 종래와 구성이 동일하다.
상기와 같이 구성된 이 발명의 작용에 대해 좀더 구체적으로 설명하면 제2도의 데이타 출력 제어회로(10)는 데이타 출력 제어신호(φTRST)를 발생시키며 상기 φTRST는및의 제어에 의해 발생되며 (b)의 타이밍도에 나타낸 것과 같은 파형을 갖는 클럭신호(φC),(φR)를 입력으로 하여 패스트 페이지 모우드 리드 싸이클의 시작인가 액티브 싸이클로 진입하고 첫번째가 액티브 싸이클로 진입할때에 데이타 출력 제어신호인 φTRST를 "로우"에서 "하이"로 인에이블시키고 이로써 데이타 출력 버퍼는 인에이블 상태가 된다. 그후가 프리차이지 싸이클로 진입하여도 φTRST는 디스에이블 되지 않으며 따라서 데이타 출력 버퍼 또한 디스에이블 되지 않는다. 그후 패스트 페이지 모우드 리드 싸이클이 전부 끝날 경우에는 다음의 두가지 경우에 따라 φTRST는 각각 디스에이블되며 데이타 출력 버퍼를 디스에이블 시키게 된다. 첫번째로가보다 먼저 프리차아지 싸이클로 진입하는 경우로써 이 경우에는가 프리차아지 싸이클로 진입하는 순간을 감지하여 φTRST를 디스에이블 시키도록 하였고, 둘재로가보다 늦게 프리차아지 싸이클로 진입하는 경우에는가 프리차아지 싸이클로 진입하는 수단을 감지하여 φTRST를 디스에이블 시키도록 하였다.
여기서가 액티브 싸이클로 진입하면서는 종래에 비해 지연시간없이 φTRST가 "하이"레벨로 발생될 수 있도록 하여 φTRST가 리드 억세스 타임에 미칠 수 있는 영향을 배제시켰으며프리차아지 싸이클 에서만 φTRST가 종래의 경우와는 달리 디스에이블 되지 않고 항상 "하이"레벨의 인에이블 상태로 유지되어 유효한 데이타가 계속해서 데이타 출력 버퍼를 통해프리차아지 구간동안에서도 계속 출력될 수 있도록 한다. 즉, 데이타 출력 버퍼의 출력은액티브 구간에서는액티브, 또는 프리차아지에 관계없이 마치 스태틱 컬럼 모우드 리드 싸이클의 데이타 출력처럼 출력된다.
이상에서와 같이 이 발명은 디램이 점차 하이 스피드화 되어가는 추세에 따라서 디램 동작에 있어서 유효한 데이타가 출력되는 구간이 점차 작아지므로 메모리로부터 데이타를 읽어내는 시스템 입장에서는 데이타를 읽어낼 수 있는 구간의 폭이 점점 작아져 읽어낼 수 있는 시간 영역의 여유가 점점 작아지는 현상을 보완하여 시스템에서 데이타를 읽어낼 수 있는 시간영역을 좀더 많이 보장해 주는 효과를 갖는다. 즉, 시스템 입장에서 디램의 사용을 더욱 용이하게 해 주는 것이다.
Claims (5)
- 메모리 셀에 저장되어 있는 데이타를 칩외부로 출력하는 데이타 출력 버퍼(20)를 포함하여 구성되는 데이타 출력 장치에 있어서, 반전된 컬럼 어드레스 스트로브 신호()의 제어에 의해 발생되며 반전된 컬럼 어드레스 스트로브 신호()의 정보를 가지는 클럭신호(φC)와 반전된 로우 어드레스 스트로브 신호()의 제어에 의해 발생되며 반전된 로우 어드레스 스트로브 신호()의 정보를 가지는 클럭신호(φR)와, 리드동작과 라이트 동작을 구분하며 리프레쉬 모우드와 정상 모우드를 구분하는 정보를 가지는 클럭신호(φRW)를 입력으로 하여 반전된 컬럼 어드레스 스트로브 신호()와 반전된 로우 어드레스 스트로브 신호()가 모두 프리차아지 싸이클로 진입한 경우에만 상기 데이타 출력 버퍼(20)가 디스에이블되게 하는 데이타 출력 제어신호(φTRST)를 발생시켜 동작 모우드는 패스트 페이지 모우드이지만 회로적으로는 스태틱 컬럼 모우드의 데이타 출력처럼 반전된 컬럼 어드레스 스트로브 신호()의 프로차아지에관계없이 다음 싸이클의 데이타가 출력되기 전까지는 계속해서 유효한 출력을 내보낼 수 있도록 하는 데이타 출력 제어회로(10)를 더 포함하여 구성되는 데이타 출력장치.
- 제1항에 있어서, 상기 데이타 출력 제어회로(10)는, 반전된 로우 어드레스 스트로브 신호()가 액티브 싸이클을 마치고 프리차아지 싸이클로 진입할 때에 반전된 로우 어드레스 스트로브 신호()가 반전된 컬럼 어드레스 스트로브 신호()보다 먼저 프리차아지 싸이클로 진입할 경우에는 반전된 컬럼 어드레스 스트로브 신호()로부터 제어되어 발생되는 신호의 입력을 받아 데이타 출력 버퍼 제어신호(φTRST)는 디스에이블되며, 반전된 로우 어드레스 스트로브 신호()가 반전된 컬럼 어드레스 스트로브 신호()보다 나중에 프리차아지 싸이클로 진입할 경우에는 반전된 로우 어드레스 스트로브 신호()로부터 제어되어 발생되는 신호의 입력을 받아 데이타 출력 버퍼 제어신호(φTRST)를 디스에이블시키게 되는 데이타 출력장치.
- 제1항에 있어서, 반전된 컬럼 어드레스 스트로브 신호() 및 반전된 로우 어드레스 스트로브 신호()는 하나의 반전된 로우 어드레스 스트로브 신호()의 액티브 싸이클 동안에 여러번의 반전된 컬럼 어드레스 스트로브 신호()의 액티브 싸이클 및 반전된 컬럼 어드레스 스트로브 신호()의 프리차아지 싸이클을 갖는 데이타 출력장치.
- 제1항에 있어서, 클럭신호(φRW)는, 하나의 신호로써 다중의 정보를 포함할 수 있는 데이타 출력장치.
- 제1항에 있어서, 상기 데이타 출력 제어회로(10))는, 반전된 로우 어드레스 스트로브 신호()에 의해 발생되는 클럭신호(φR)를 반전시키는 인버터(5)와, 상기 클럭신호(φR)의 상태에 따라 턴온되는 CMOS 트랜지스터(M3)와, 상기 CMOS 트랜지스터(M3)로부터의 신호를 반전시키는 인버터(6)와, 입력되는 신호를 반전시키는 인버터(7)와, 상기 인버터(7)로부터의 신호에 따라 "턴온"되는 P-MOS 트랜지스터(M4)와, 상기 P-MOS 트랜지스터(M4)로부터의 신호를 반전시키는 인버터(8)와, 상기 인버터(6)로부터의 신호를 반전시키는 인버터(9)와, 상기 인버터(8), (9)의 신호에 따라 "턴온"되는 N-MOS 트랜지스터(M5)와, 상기 N-MOS 트랜지스터(M5)에 연결되어 신호를 반전시키는 인버터(10)와, 상기 인버터(10)에 피이드백되어 신호를 반전시키는 인버터(11)와, 반전된 컬럼 어드레스 스트로브 신호() 및 반전된 로우 어드레스 스트로브 신호()에 의해 발생되는 클럭신호(φC), (φR)를 입력으로 하는 2입력 노아 게이트(12)와, 상기 2입력 노아 게이트(12)에 연결되어 상기 2입력 노아 게이트(12)의 출력값에 따라 턴온되는 N-MOS 트랜지스터(M6)와, 상기 인버터(10)로부터의 신호를 반전시키는 인버터(13)와, 상기 인버터(13)로부터의 신호와 클럭신호(φRW)를 입력으로 하는 2입력 낸드 게이트(14)와, 상기 2입력 낸드 게이트(14)에 연결되어 상기 2입력 낸드 게이트(14)로부터의 신호를 반전시키는 인버터(15)와로 구성되는 데이타 출력장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900016505A KR930006633B1 (ko) | 1990-10-17 | 1990-10-17 | 데이타 출력장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900016505A KR930006633B1 (ko) | 1990-10-17 | 1990-10-17 | 데이타 출력장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920008766A KR920008766A (ko) | 1992-05-28 |
| KR930006633B1 true KR930006633B1 (ko) | 1993-07-21 |
Family
ID=19304774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900016505A KR930006633B1 (ko) | 1990-10-17 | 1990-10-17 | 데이타 출력장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930006633B1 (ko) |
-
1990
- 1990-10-17 KR KR1019900016505A patent/KR930006633B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008766A (ko) | 1992-05-28 |
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