KR20010067430A

KR20010067430A - 반도체 메모리 소자의 오토 프리차지장치

Info

Publication number: KR20010067430A
Application number: KR1020000078455A
Authority: KR
Inventors: 장지은; 김미영; 이재진
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-30
Filing date: 2000-12-19
Publication date: 2001-07-12
Also published as: DE10065477A1; KR100649826B1; US20010017805A1; DE10065477B4; US6356494B2; JP2001210077A; JP4548945B2

Abstract

본 발명은 반도체 메모리 소자의 오토 프리차지장치에 관한 것으로서, 외부로부터 입력되는 클럭신호의 주기에 무관하게 일정 내부 지연 시간후에 프리차지동작을 수행하도록 제어함으로써, 클럭 주파수변화에 상관없이 안정된 프리차지동작을 수행하는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 반도체 메모리 소자의 오토 프리차지장치는, 외부 제어신호를 수신하여 내부 프리차지 명령신호를 발생하고, 상기 내부 프리차지 명령신호와 버스트동작과 관련된 제어신호들을 이용해서 오토 프리차지 신호를 발생하는 오토 프리차지신호 발생부와, 상기 오토 프리차지 신호를 수신하여 라스 프리차지 신호를 발생하는 라스 프리차지신호 발생부와, 기록 또는 판독 동작시 상기 내부 프리차지 명령신호가 입력되면, 판독시에는 디스에이블되고 기록시에만 인에이블되어 일정한 지연시간을 갖는 기록 리커버리 신호를 출력하는 딜레이부와, 외부 프리차지 명령신호가 입력되면 지연시간없이 라스신호를 발생하고, 상기 라스 프리차지 신호가 입력되면 상기 기록 리커버리 신호에 응답하여 일정한 지연시간후에 라스신호를 발생하는 라스 발생부를 구비함으로써, 안정된 동작마진을 확보할 수 있고, 또한 동작속도의 고속화를 실현할 수 있다.

Description

반도체 메모리 소자의 오토 프리차지장치{Auto precharge apparatus of semiconductor memory device}

본 발명은 반도체 메모리 소자의 오토 프리차지장치에 관한 것으로, 보다 상세하게는 외부에서 프리차지 명령신호가 입력된 경우에는 지연시간없이 프리차지 동작을 수행하고, 내부 프리차지 명령신호이 입력될 경우에는 내부회로에서 미리 정해진 버스트 길이만큼의 기록/판독 동작을 수행한 후에 외부클럭신호의 주기에 관계없이 일정한 지연시간후에 프리차지 동작을 수행하도록 구성된 반도체 메모리 소자의 오토 프리차지장치에 관한 것이다.

종래기술에 따른 반도체 메모리 소자의 오토 프리차지장치는 외부에서 프리차지 명령신호가 입력된 경우에는 외부 클럭신호의 주기에 동기하여 프리차지 동작을 수행하고, 내부 프리차지 명령신호가 입력된 경우에도 내부회로에서 미리 정해진 버스트 길이만큼의 기록/판독 동작을 수행한 후에 외부클럭신호의 주기에 동기하여 프리차지 동작을 수행하게 된다.

상기한 바와 같이 외부클럭신호의 주기에 동기하여 프리차지동작을 수행하는 종래의 오토 프리차지장치를 사용해 반도체 메모리 소자를 구동하는 경우에는, 일반적으로 클럭 주파수가 높은 경우에는 2 내지 3 클럭주기 이후에 외부로부터 프리차지 명령신호를 입력하고, 클럭 주파수가 낮은 경우에는 미리 정해진 일정한 시간후에 예를 들어, 1클럭주기 이후에 프리차지 명령신호를 입력하도록 제어하고 있다.

그런데, 프리차지 명령신호를 외부클럭신호의 주기에 동기시켜 입력하는 종래기술에 있어서는, 내부로부터 만들어지는 프리차지 명령신호가 외부클럭신호의주파수가 높은 경우에는 너무 빠르게 입력되어 고속으로 프리차지동작이 수행되며, 클럭신호의 주파수가 낮은 경우에는 필요 이상의 많은 시간 이후에 프리차지동작이 수행되게 되는 문제점이 발생한다.

도 1은 상술한 문제점이 발생하는 종래기술의 동작 타이밍도를 각각 도시한 것으로, 프리차지동작이 기록/판독 신호(Wt_RDb)가 입력된 후에 버스트 길이(BL = 4클럭주기) 이후의 클럭신호(CLK)에 동기하여 수행되는 것을 나타낸다.

도 1에 나타낸 바와 같이, 기록/판독 신호(Wt_RDb)가 입력된 후에 클럭신호(CLK)에 동기하여 프리차지동작을 수행하여 라스(RAS)를 발생하기 때문에, 고주파수 동작에서는 충분한 동작 마진을 확보하지 못한 채 프리차지동작이 수행되어 오동작 발생빈도가 높아지게 되고, 반대로 저주파수 동작에서는 내부 프리차지동작에 필요이상의 클럭이 사용되어 고속동작을 저해시키는 요소로 작용하게 되는 문제점이 발생한다.

본 발명은 상술한 문제점을 해결하기 위하여 이루어진 것으로, 외부클럭신호에 관계없이 기록/판독 동작시 내부 프리차지 명령신호가 입력되면 마지막 버스트 동작을 수행한 후 일정한 지연시간후에 프리차지동작을 수행하도록 제어하는 것을 목적으로 한다.

또한, 기록/판독 동작시 내부 프리차지 명령신호가 입력되면 판독 동작시에는 마지막 버스트 동작을 수행한 후에 외부클럭신호에 동기하여 프리차지 동작을 수행하고, 기록 동작시에는 마지막 버스트 동작을 수행한 후에 일정한 지여시간후에 프리차지 동작을 수행하도록 제어하는 것을 또 다른 목적으로 한다.

도 1은 종래 기술에 따른 반도체 메모리 소자의 오토 프리차지장치의 동작 타이밍도,

도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 오토 프리차지장치의 회로 구성도,

도 3 및 도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 오토 프리차지장치의 동작 타이밍도,

도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 오토 프리차지 장치의 회로 구성도,

도 6 및 도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 오토 프리차지장치의 동작 타이밍도.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 딜레이부 20 : 오토 프리차지신호 발생부

30 : 라스 프리차지 신호 발생부 40, 50 : 라스 발생부

상술한 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자의 오토 프리차지장치는 외부 제어신호를 수신하여 내부 프리차지 명령신호를 발생하고, 상기 내부 프리차지 명령신호와 버스트동작과 관련된 제어신호들을 이용해서 오토 프리차지 신호를 발생하는 오토 프리차지신호 발생부와, 상기 오토 프리차지 신호를 수신하여 라스 프리차지 신호를 발생하는 라스 프리차지신호 발생부와, 기록 또는 판독 동작시 상기 내부 프리차지 명령신호가 입력되면, 판독시에는 디스에이블되고 기록시에만 인에이블되어 일정한 지연시간을 갖는 기록 리커버리 신호를 출력하는 딜레이부와, 외부 프리차지 명령신호가 입력되면 지연시간없이 라스신호를 발생하고, 상기 라스 프리차지 신호가 입력되면 상기 기록 리커버리 신호에 응답하여 일정한 지연시간후에 라스신호를 발생하는 라스 발생부를 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.

도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 오토 프리차지장치로서, 외부클럭신호(CLK)에 관계없이 외부에서 프리차지 명령신호(PCG)가 입력된 경우에는 지연시간없이 프리차지 동작을 수행하고, 내부 프리차지 명령신호(APCG_FLAG)가 입력된 경우에는 마지막 버스트 동작을 수행한 후 일정한 지연시간후에 프리차지동작을 수행하도록 구성되어 있다.

도 2a 및 도 2b에 나타낸 반도체 메모리 소자의 오토 프리차지장치는 카스(CASp) 및 라스(RAS_DELAY) 등의 제어신호를 수신하여 내부 프리차지 명령신호(APCG_FLAG)를 발생하고, 상기 발생된 내부 프리차지 명령신호(APCG_FLAG)와 버스트 동작과 관련된 제어신호(BSTENDp12, BL1, BR_SWb)를 이용하여 프리차지 여부를 결정하는 오토 프라차지 신호(APCG)를 발생하는 오토 프리차지신호 발생부(20)와, 오토 프리차지 신호(APCG)를 입력받아 라스 발생의 여부를 결정하는 라스 프리차지 신호(RAS_PCG)를 발생하는 라스 프리차지신호 발생부(30)와, 기록 또는 판독동작시 내부 프리차지 명령신호(APCG_FLAG)가 입력되면 판독시에는 디스에이블되고 기록시에만 인에이블되어 일정한 지연시간을 갖는 기록 리커버리 신호(WRb)를 출력하는 딜레이부(10)와, 외부 프리차지 명령신호(PCG)가 입력되면 지연시간없이 라스신호(RAS)를 발생하고, 상기 라스 프리차지 신호(RAS_PCG)가 입력되면 상기 기록 리커버리 신호(WRb)에 응답하여 일정한 지연시간후에 라스신호(RAS)를 발생하는 라스 발생부(40)를 구비한다.

도 2a에서, 오토 프리차지신호 발생부(20)는 전원전압에 접속되어 게이트로 외부 어드레스(GA10)를 입력받는 PMOS 트랜지스터(P1)와, 외부제어신호(CASp)를 입력받아 반전시키는 인버터(I1)와, 인버터(I1)의 출력을 게이트로 인가받고 소스가 PMOS 트랜지스터(P1)의 드레인에 접속된 PMOS 트랜지스터(P2)와, 드레인이 PMOS 트랜지스터(P2)의 드레인에 접속되고 게이트로 외부제어신호(CASp)를 입력받는 NMOS 트랜지스터(N1)와, 드레인이 NMOS 트랜지스터(N1)의 소스에 접속되고 게이트로 외부 어드레스(GA10)를 인가받는 NMOS 트랜지스터(N2)와, 드레인이 NMOS트랜지스터(N2)의 소스에 접속되고 소스가 접지에 접속되며 게이트로 라스 지연신호(RAS_DELAY)를 인가받는 NMOS 트랜지스터(N3)와, NMOS 트랜지스터(N3)의 벌크에 게이트가 접속되고 소스가 전원전압에 접속된 PMOS 트랜지스터(P3)와, PMOS 트랜지스터(P3)의 드레인에 입력이 접속된 인버터(I2)와, 인버터(I2)의 출력신호와 파워-업 신호(PWUb)를 입력받아 논리 조합하는 낸드 게이트(ND1)와, 기록/판독 신호(Wt_RDb)를 입력받아 반전시키는 인버터(I3)와, 버스트 판독 싱글 기록 신호(BR_SWb)와 인버터(I3)의 출력신호를 입력받아 논리 조합하는 노어 게이트(NR1)와, 내부 프리차지 명령신호(APCG_FLAG), 버스트 종료 신호(BSTENDp12), 버스트 길이가 1(1클럭주기)인 신호(BL1), 및 노어 게이트(NR1)의 출력신호를 입력받아 논리 조합하는 복수의 낸드 게이트(ND2, ND3, ND4)와, 복수의 낸드 게이트(ND2, ND3, ND4)의 출력신호들을 입력받아 논리 조합하는 낸드 게이트(ND5)와, 내부 프리차지 명령신호(APCG_FLAG)와 낸드 게이트(ND5)의 출력신호를 입력 받아 논리 조합하는 노어 게이트(NR2)와, 노어 게이트(NR2)의 출력신호를 입력받아 반전시켜 오토 프리차지 신호(APCG)를 출력하는 인버터(I4)로 구성되어 있다.

이하, 본 발명에 따른 오토 프리차지신호 발생부(20)의 동작을 간략히 설명한다.

이 오토 프리차지신호 발생부(20)에서, 외부 어드레스(GA10)가 하이레벨로 되는 것은 기록/판독 동작 후에 오토 프리차지(autopcg)동작을 수행하라는 의미이다. 여기서, 기록/판독 신호(Wt_RDb)는 기록시에는 하이레벨를 유지하고, 판독시에는 로우레벨을 유지하는 신호이다.

따라서, 외부제어신호(CASp), 외부 어드레스(GA10), 라스 지연 신호(RAS_DELAY)가 하이레벨로 되면, 내부 프리차지 명령신호(APCG_FLAG)가 하이레벨로 된다. 이렇게 되면, 내부 프리차지 명령신호(APCT_FLAG), 버스트 종료 신호(BSTENDp12), 및 버스트 길이가 1(1클럭주기)인 신호(BL1)를 입력으로 하는 낸드 게이트(ND2, ND3, ND4)가 스탠바이(stand-by)하게 된다. 즉, 내부 프리차지 명령신호(APCG_FLAG)가 하이레벨로 되어 있는 상황에서 버스트 종료 신호(BSTENDp12)가 인에이블되면, 오토 프리차지 신호(APCG)가 인에이블되게 된다.

다음에, 도 2a에 나타낸 라스 프리차지신호 발생부(30)는 소스가 전원전압에 접속되고 게이트로 라스신호(RAS)를 인가받는 PMOS 트랜지스터(P4)와, 드레인이 PMOS 트랜지스터(P4)의 드레인에 접속되고 게이트로 오토 프리차지신호 발생부(20)로부터 출력된 오토 프리차지 신호(APCG)를 인가받는 NMOS 트랜지스터(N4)와, 드레인이 NMOS 트랜지스터(N4)의 소스에 접속되고 소스가 접지에 접속되며 게이트로 라스 신호(RAS)를 인가받는 NMOS 트랜지스터(N5)와, PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)의 공통 접점에 접속된 래치회로(I5, I6)와, 래치회로(I5, I6)의 출력신호를 입력받아 반전시키는 인버터(I7)와, 인버터(I7)의 출력신호와 파워-업 신호(PWUb)를 입력받아 논리 조합하는 낸드 게이트(ND6)와, 낸드 게이트(ND6)의 출력신호를 입력받아 반전시켜 라스 프리차지 신호(RAS_PCG)를 출력하는 인버터(I8)로 구성되어 있다.

이하, 본 발명에 따른 라스 프리차지신호 발생부(30)의 동작을 간략히 설명한다.

이 라스 프리차지신호 발생부(30)에서는 오토 프리차지신호 발생부(20)로부터 출력된 오토 프리차지 신호(APCG)가 인에이블된 후에, 라스 신호(RAS)가 계속 하이레벨을 유지하고 있는 상황에서, 즉, 라스신호(RAS)가 하이레벨, 오토 프리차지 신호(APCG)가 하이레벨일 때, NMOS 트랜지스터(N4, N5)를 턴-온시켜 노드 1을 하이레벨로 만들면 라스 프리차지 신호(RAS_PCG)가 로우레벨의 펄스를 발생한다.

다음에, 도 2b에 나타낸 딜레이부(10)는, 외부 및 내부 제어신호(CASp, ICASp), 내부 프리차지 명령신호(APCG_FLAG), 및 기록/판독 신호(Wt_RDb)를 입력받아 논리 조합하는 논리회로부(12)와, 논리회로부(12)의 출력신호를 입력받아 일정시간 지연시키는 지연회로부(14)와, 논리회로부(12)의 출력신호와 지연회로부(14)의 출력신호를 입력받아 논리 조합하여 라스 발생부(40)로 출력하는 출력버퍼부(16)를 구비한다.

여기서, 논리회로부(12)는, 외부 및 내부 제어신호(CASp, ICASp)와 내부 프리차지 명령신호(APCG_FLAG) 및, 기록/판독 신호(Wt_RDb)를 입력받아 논리 조합하는 노어 게이트(NR4)와, 노어 게이트(NR4)의 출력신호를 입력받아 반전시키는 인버터(I12)와, 인버터(I12)의 출력신호와 내부 프리차지 명령신호(APCG_FLAG) 및 기록/판독신호(Wt_RDb)을 입력받아 논리 조합하는 낸드 게이트(ND7)로 구성된다.

또, 지연회로부(14)는 복수의 지연조절부(1, 2, 3, 4)로 구성되어 기록시에만 시간을 지연시키는데, 이러한 복수의 지연조절부(1, 2, 3, 4)의 각각은 소스가 전원전압에 접속되고 게이트로 논리회로부(12)의 출력신호를 인가받는 PMOS 트랜지스터(P7)와, 소스가 접지전압에 접속되고 게이트로 논리회로부(12)의 출력신호를 인가받는 NMOS 트랜지스터(N20)와, NMOS 트랜지스터(N20)의 드레인에 접속된 복수의 저항(R1, R2 R3)과, 저항(R1, R2 R3)에 접속된 인버터(I13)와, PMOS 트랜지스터(P7), 인버터(I12), 및 저항(R3)의 공통 접점과 접지전압 사이에 접속된 복수의 NMOS 트랜지스터(N8, N9, N10)로 구성된다.

또한, 상술한 출력버퍼부(16)는 논리회로부(12)의 출력신호와 복수의 지연조절부(1, 2, 3, 4) 중 마지막 지연조절부(4)의 출력신호를 입력받아 논리 조합하는 낸드 게이트(ND9)와, 낸드 게이트(ND9)의 출력신호를 입력받아 반전시키는 복수의 인버터(I18, I19)로 구성된다.

이하, 도 2b에 나타낸 딜레이부(10)의 동작을 설명한다.

이 딜레이부(10)에서는, 내부 프리차지 명령신호(APCG_FLAG)가 하이레벨로 입력되면, 판독시에는 기록/판독 신호(Wt_RDb)가 로우레벨이기 때문에 로우레벨의 기록 리커버리 신호(WRb)를 출력하고, 기록시에는 기록/판독 신호(Wt_Rdb)가 하이레벨이기 때문에 외부 및 내부 제어신호(CASp, ICASp)가 하이레벨로 입력되면 하이레벨의 기록 리커버리 신호(WRb)를 하이레벨로 출력한다.

즉, 내부 프리차지 명령신호(APCG_FLAG)가 입력되어 회로의 내부에서 미리 정해진 버스트 길이(BL=4)만큼의 기록/판독 동작을 수행한 후에 프리차지동작을 수행하는 경우, 외부 클럭신호의 주기에 무관하게 일정한 지연시간후에 프리차지동작을 수행하도록 하기 위해서 상술한 딜레이부(10)를 추가했다.

다음에, 도 2a에 나타낸 라스 발생부(40)는 소스에 전원전압이 접속되고 게이트로 외부에 입력되는 프리차지 명령신호(PCG)를 인가받는 PMOS 트랜지스터(P5)와, 소스에 전원전압이 접속되고 게이트로 라스 프리쟈지신호 발생부(30)로부터 발생된 라스 프리차지 신호(RAS_PCG)를 인가받는 PMOS 트랜지스터(P6)와, PMOS 트랜지스터(P5, P6)의 공통 접점에 드레인이 접속되고 게이트로 액티브 신호(ACT)를 인가받는 NMOS 트랜지스터(N6)와, 드레인이 NMOS 트랜지스터(N6)의 소스에 접속되고 소스에 접지가 접속되며 게이트로 뱅크 어드레스 신호(BA)를 인가받는 NMOS 트랜지스터(N7)와, PMOS 트랜지스터(P5, P6)의 공통 접점과 NMOS 트랜지스터(N6)의 드레인에 사이에 접속된 래치회로(I9, I10)와, 래치회로(I9, I10)의 출력신호와 딜레이부(10)로부터 출력된 기록 리커버리 신호(WRb)를 입력받아 논리 조합하는 노어 게이트(NR3)와, 노어 게이트(NR3)의 출력신호를 입력받아 반전시켜 라스 신호(RAS)를 발생하는 인버터(I11)로 구성된다.

이하, 본 발명에 따른 라스 발생부(40)의 동작을 간략히 설명한다.

이 라스 발생부(40)에서는 액티브 신호(ACT)와 뱅크 어드레스 신호(BA)가 입력되면 라스 신호(RAS)가 하이로 인에이블되는데, 이때, 기록/판독 신호(Wt_RDb)가 입력되지 않은 상태에서는 외부 및 내부제어신호(CASp, ICASp)가 발생하지 않았기 때문에, 딜레이부(10)로부터 출력된 기록 리커버리 신호(WRb)는 로우레벨이다. 다음에, 기록/판독 신호(Wt_RDb)가 입력되어 외부 및 내부 제어신호(CASp, ICASp)가 발생하면, 판독시에는 딜레이부(10)로부터 출력된 기록 리커버리 신호(WRb)가 계속 로우레벨을 유지하지만, 기록시에는 하이레벨로 인에이블된다.

이와 같이, 라스 프리차지신호 발생부(30)가 동작하여 라스 프리차지신호(RAS_PCG)가 로우레벨의 펄스를 발생하게 되면, 이 라스 프리차지 신호(RAS_PCG)가 PMOS 트랜지스터(P6)의 게이트로 입력되어 이 PMOS 트랜지스터(P6)가 턴-온된다. 이때, 판독일 때는 딜레리부(10)로부터 출력된 기록 리커버리 신호(WRb)가 로우레벨이기 때문에 라스 신호(RAS)가 로우레벨로 디스에이블되지만, 기록일 때는 딜레리부(10)로부터 출력된 기록 리커버리 신호(WRb)가 하이이기 때문에 기록 리커버리 신호(WRb)가 로우레벨로 될 때까지 기다렸다가 라스 신호(RAS)를 디스에이블된다(도 3 및 도 4 참조).

도 3 및 도 4는 상술한 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 오토 프리차지장치의 동작을 나타내는 타이밍도이다.

도 3 및 도 4에 나타낸 동작 타이밍도를 보면, 기록/판독 동작시 내부 프리차지 명령신호(APCG_FLAG)가 입력되면, 판독동작시에는 마지막 버스트 동작을 수행한 후에 t1만큼의 지연시간후에 오토 프리차지 동작을 수행하여 라스(RAS)를 발생하고, 기록 동작시에는 마지막 버스트 동작을 수행한 후에 t2만큼의 지여시간후에 오토 프리차지 동작을 수행하여 라스(RAS)를 발생한다는 것을 알 수 있다.

따라서, 기록/판독 동작시 내부 프리차지 명령신호(APCG_FLAG)가 입력되면 기록동작시에 t3만큼의 시간을 지연시켜 기록 리커버리 신호(WRb)를 출력하고, 판독동작시에는 지연없이 기록 리커버리 신호(WRb)를 출력함으로써 안정된 동작마진을 확보할 수 있고, 또한 동작속도의 고속화를 실현할 수 있다.

도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 오토 프리차지장치로서, 외부에서 프리차지 명령신호(PCG)가 입력된 경우에는 지연시간없이 프리차지 동작을 수행하고, 내부 프리차지 명령신호(APCG_FLAG)가 입력되면 판독 동작시에는 마지막 버스트 동작을 수행한 후 외부클럭신호(CLK)에 동기하여 프리차지 동작을 수행하고, 기록 동작시에는 마지막 버스트 동작을 수행한 후 일정한 지여시간후에 프리차지 동작을 수행하도록 구성되어 있다.

도 5a 및 도 5b에 나타낸 반도체 메모리 소자의 오토 프리차지장치는 라스 발생부(50) 내에 있는 라스 프리차지신호 전달 제어부(52)를 제외하고는 모든 구성이 도 2a 및 도 2b에 나타낸 반도체 메모리 소자의 오토 프리차지장치와 동일하므로, 동일한 부분에 대한 설명은 생략한다.

도 5a에 나타낸 라스 프리차지 신호 전달 제어부(52)는 클럭신호(CLK)를 입력받아 반전시키는 인버터(I20)와, 인버터(I20)의 출력신호, 라스 프리차지신호 발생부(30)로부터 출력된 라스 프리차지신호(RAS_PCG), 및 클럭신호(CLK)를 입력받아 전달하는 전달 게이트(T1)와, 전달 게이트(T1)의 출력신호를 입력받아 래치시키는 래치회로(I21, I22)와, 래치회로의 출력신호를 입력받아 반전시키는 인버터(I23)와, 인버터(I23)의 출력신호와 파워-업 신호(PWUb)를 입력받아 논리 조합하는 낸드 게이트(ND10)와, 낸드 게이트(ND10)의 출력신호를 입력받아 반전시키는 인버터(I24)와, 기록/판독 신호(Wt_RDb)를 입력받아 반전시키는 인버터(I25)와, 인버터(I24)의 출력신호 및 인버터(I25)의 출력신호를 입력받아 전달하는 전달 게이트(T2)와, 라스 프리차지신호 발생부(30)에서 발생된 라스 프리차지 신호(RAS_PCG) 및 인버터(I25)의 출력신호를 입력받아 전달하는 전달 게이트(T3)로 구성된다.

이하, 라스 발생부(50)의 동작을 설명한다.

라스 발생부(50)에서는 기록시에는 기록/판독 신호(Wt_RDb)가 하이레벨일 때, 두 개의 전달 게이트(T2, T3) 중 전달 게이트(T3)가 열리게 되므로, 도 2a 및 도 2b에 나타낸 반도체 메모리 소자의 오토 프리차지장치의 동작과 차이가 없게 된다. 그러나, 판독 동작시에는 기록/판독 신호(Wt_Rdb)가 로우레벨로 되어 전달 게이트(T2)가 열리게 된다. 이 전달 게이트(T2)가 열리면, 라스 프리차지신호 발생부(30)로부터 출력된 라스 프리차지 신호(RAS_PACG)가 로우레벨로 되더라도 클럭신호(CLK)의 제어를 받아 전달 게이트(T1)가 열릴 때를 기다리기 때문에 클럭(CLK)에 동기시키게 된다. 이렇게 되면 오토 프리차지신호(APCG)가 판독시에는 항상 다음 클럭신호에 동기되어 출력되게 되고, 기록시에는 클럭신호에 관계없이 일정한 지연 후에 출력되게 된다.

도 6 및 도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 오토 프리차지장치의 동작 타이밍을 나타낸다.

도 6 및 도 7에 나타낸 동작 타이밍도를 보면, 기록/판독 동작시 내부 프리차지 명령신호(APCG_FLAG)가 입력되면 판독 동작시에는 마지막 버스트 동작을 수행한 후에 클럭에 동기하여 t4만큼의 지연시간후에 프리차지 동작을 수행하고, 기록 동작시에는 마지막 버스트 동작을 수행한 후에 t5만큼의 지여시간후에 프리차지 동작을 수행한다는 것을 알 수 있다.

따라서, 기록/판독 동작시 내부 프리차지 명령신호(APCG_FLAG)가 입력되면 기록동작시에는 t6만큼의 시간을 지연시켜 기록 리커버리 신호(WRb)를 출력함으로써 안정된 동작 마진을 확보할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 오토 프라치지장치에 의하면, 외부에서 입력되는 프리차지 명령신호(PCG)가 입력되면 지연시간없이 그대로 프리차지동작을 수행하도록 제어하는 한편, 내부 프리차지 명령신호(APCG_FLAG)가 입력되면 일정 지연시간 이후 프리차지동작을 수행하도록 제어함으로써 클럭 주파수변화에 상관없이 안정된 프리차지동작을 수행할 수 있게 되어, 안정된 동작마진을 확보할 수 있고, 또한 동작속도의 고속화를 실현할 수 있게 되는 매우 뛰어난 효과가 있다.

아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

버스트 동작 이후에 자동으로 프리차지 동작을 수행하는 반도체 메모리 소자의 오토 프리차지장치에 있어서,

외부 제어신호를 수신하여 내부 프리차지 명령신호를 발생하고, 상기 내부 프리차지 명령신호와 버스트동작과 관련된 제어신호들을 이용해서 오토 프리차지 신호를 발생하는 오토 프리차지신호 발생부와,

상기 오토 프리차지 신호를 수신하여 라스 프리차지 신호를 발생하는 라스 프리차지신호 발생부와,

기록 또는 판독 동작시 상기 내부 프리차지 명령신호가 입력되면, 판독시에는 디스에이블되고 기록시에만 인에이블되어 일정한 지연시간을 갖는 기록 리커버리 신호를 출력하는 딜레이부와,

외부 프리차지 명령신호가 입력되면 지연시간없이 라스신호를 발생하고, 상기 라스 프리차지 신호가 입력되면 상기 기록 리커버리 신호에 응답하여 일정한 지연시간후에 라스신호를 발생하는 라스 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 오토 프리쟈지장치.
제 1 항에 있어서,

상기 딜레이부는,

외부 및 내부 제어신호, 내부 프리차지 명령신호, 및 기록/판독 신호를 입력받아 논리 조합하는 논리회로부와,

상기 논리회로부의 출력신호를 입력받아 일정시간 지연시키는 지연회로부와,

상기 논리회로부의 출력신호와 상기 지연회로부의 출력신호를 입력받아 논리 조합하여 기록 리커버리 신호를 출력하는 출력버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 오토 프리차지장치.
제 2 항에 있어서,

상기 지연회로부는 복수의 지연조절부로 구성되어, 기록시에만 상기 논리회로부의 출력신호를 일정시간 지연시키는 것을 특징으로 하는 반도체 메모리 소자의 오토 프리차지장치.
제 3 항에 있어서,

상기 복수의 지연조절부의 각각은

전원전압에 접속되어 게이트로 상기 논리회로부의 출력신호를 인가받는 제1 트랜지스터와,

접지전압에 접속되어 게이트로 상기 논리회로부의 출력신호를 인가받는 제2 트랜지스터와,

상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 접속된 복수의 저항과,

상기 복수의 저항 중 마지막 저항에 접속된 반전소자와,

상기 제1 트랜지스터, 상기 인버터, 및 상기 복수의 저항 중 마지막 저항의공통 접점과 접지전압 사이에 접속된 복수의 제3 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 오토 프리차지장치.
제 2 항에 있어서,

상기 논리회로부는,

외부 및 내부 제어신호를 입력받아 논리 조합하는 제1 논리소자와,

상기 제1 논리소자의 출력신호를 입력받아 반전시키는 반전소자와,

상기 반전소자의 출력신호, 상기 내부 프리차지 명령신호, 및 상기 기록/판독 신호를 입력받아 논리 조합하는 제2 논리소자를 구비한 것을 특징으로 하는 반도체 메모리 소자의 오토 프리차지장치.
제 2 항에 있어서,

상기 출력버퍼부는,

상기 논리회로부의 출력신호와 상기 복수의 지연조절부 중 마지막 지연조절부의 출력신호를 입력받아 논리 조합하는 제3 논리소자와,

상기 제3 논리소자의 출력신호를 입력받아 반전시키는 복수의 반전소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 오토 프리차지장치.
제 1 항에 있어서,

상기 라스 발생부는,

외부 프리차지 명령신호와 상기 라스 프리차지신호 발생부로부터 출력된 라스 프리차지 신호를 게이트로 입력받는 병렬 접속된 제1 및 제2 트랜지스터와,

액티브신호와 뱅크 어드레스 신호를 게이트로 입력받는 직렬 접속된 제3 및 제4 트랜지스터와,

상기 제1 및 제2 트랜지스터의 공통 접점과 상기 제3 트랜지스터 사이에 접속된 래치회로와,

상기 래치회로의 출력신호와 상기 딜레이부로부터 출력된 기록 리커버리 신호를 입력받아 논리 조합하는 논리소자와,

상기 논리소자의 출력신호를 입력받아 반전시켜 라스 신호를 출력하는 반전소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 오토 프리차지장치.
제 1 항에 있어서,

상기 라스 발생부는,

상기 라스 프리차지신호 발생부로부터 출력된 라스 프리차지신호와 기록/판독 신호를 입력받아 클럭신호에 동기하여 출력하는 라스 프리차지신호 전달 제어부와,

상기 라스 프리차지신호 전달 제어부의 출력신호와 외부 프리차지 명령신호를 게이트로 입력받는 병렬 접속된 제1 및 제2 트랜지스터와,

액티브신호와 뱅크 어드레스 신호를 게이트로 입력받는 직렬 접속된 제3 및 제4 트랜지스터와,

상기 제1 및 제2 트랜지스터의 공통 접점과 상기 제3 트랜지스터 사이에 접속된 래치회로와,

상기 래치회로의 출력신호와 상기 딜레이부로부터 출력된 기록 리커버리 신호를 입력받아 논리 조합하는 논리 소자와,

상기 논리소자의 출력신호를 입력받아 반전시켜 라스 신호를 출력하는 반전소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 오토 프리차지장치.
제 8 항에 있어서,

상기 라스 프리차지신호 전달 제어부는,

상기 라스 프리차지신호, 상기 라스 프리차지 신호의 반전신호, 및 클럭신호를 입력받아 전달하는 제1 전달 게이트와,

상기 제1 전달 게이트의 출력신호를 입력받아 래치시키는 래치회로와,

상기 래치회로의 출력신호의 반전신호와 파워-업 신호를 입력받아 논리 조합하는 논리소자와,

상기 논리소자의 반전신호 및 기록/판독 신호의 반전신호를 입력받아 전달하는 제2 전달 게이트와,

상기 라스 프리차지신호, 상기 기록/판독 신호의 반전신호를 입력받아 전달하는 제3 전달 게이트로 구성된 것을 특징으로 하는 반도체 메모리 소자의 오토 프리차지장치.