KR100736397B1 - 자동 프리차지 제어회로 및 이를 구비하는 반도체 메모리장치 - Google Patents

자동 프리차지 제어회로 및 이를 구비하는 반도체 메모리장치 Download PDF

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Abstract

자동 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치가 개시된다. 상기 자동 프리차지 제어회로는 라이트 오토 프리차지 명령을 내부 클럭 신호에 응답하여 기록 회복 시간만큼 지연시키는 프리차지 명령 지연부, 상기 내부 클럭 신호 대신 상기 프리차지 명령 지연부로부터 출력된 명령어 사이의 최소 간격에 기초하여 지연된 신호들에 응답하여 뱅크 주소를 지연시키는 뱅크 주소 지연부 및 상기 지연된 라이트 오토 프리차지 명령 및 상기 지연된 뱅크 주소 신호에 기초하여 프리차지 메인 신호를 발생하는 프리차지 메인 신호 생성부를 구비한다. 본 발명에 의하면, 라이트 오토 프리차지 동작을 수행하기 위하여 필요한 레지스터 수가 현저하게 감소됨으로써 레이아웃에서 차지하는 면적이 감소되고, 아울러 내부 클럭 신호의 로딩이 감소됨으로써 전류 소모량도 감소된다.
라이트 오토 프리차지, 반도체 메모리 장치

Description

자동 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치{Auto Precharge Control Circuit and Semiconductor Memory Device having the Auto Precharge Control Circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 자동 프리차지 제어회로를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 자동 프리차지 제어회로의 블록도이다.
도 4는 도 3에 도시된 프리차지 명령 지연부의 일 구현예를 나타내는 회로도이다.
도 5는 도 3에 도시된 뱅크 주소 지연부의 일 구현예를 나타내는 회로도이다.
도 6은 도 3에 도시된 프리차지 메인 신호 생성부의 일 구현예를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 자동 프리차지 제어회로의 동작을 나타내는 신호 타이밍 도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 라이트 오토 프리차지(write auto precharge) 동작을 위한 자동 프리차지 제어회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 동적 램(Dynamic RAM : DRAM)은 신속하게 기록 및 판독하고, 활성 상태의 뱅크를 닫기 위하여 비트 라인들을 소정의 전압으로 충전하는 프리차지 동작을 수행한다. 활성 상태가 된 뱅크의 새로운 열(row)을 열기 전에, 활성 상태가 된 뱅크는 프리차지 동작이 이루어져야 한다. 즉, 비트라인을 통해 메모리 셀로 데이터를 기록하거나 메모리 셀의 데이터를 독출하게 되면, 비트라인의 전위가 달라질 수 있다. 따라서, 데이터의 기록 혹은 독출 동작이 이루어진 후에 비트라인을 소정의 전압레벨로 프리차지하는 것이 필요하다.
프리차지 동작은 프리차지 명령 또는 자동 프리차지 기능을 이용하여 수행된다. 기록 동작 후 프리차지 동작 역시 프리차지 명령 또는 자동 프리차지 기능을 사용하여 수행되는데, 기록 명령 후에 별도의 프리차지 명령을 내려 프리차지 동작을 수행하게 되면, 시스템 내의 버스 라인을 통해 전송되는 데이터가 없는 아이들(idle) 구간이 존재하여 데이터 버스 라인의 전송 효율이 떨어진다. 따라서, 자동 프리차지 기능을 사용하여 프리차지 동작이 수행되는 것이 일반적이다.
통상적으로, 라이트 오토 프리차지 기능은 외부(예컨대 메모리 컨트롤러)로 부터 기록 명령(write command)이 인가될 때 함께 입력되는 소정의 신호(예컨대, 어드레스 신호의 특정 비트인 A10)를 하이 레벨로 하여 정의되는 라이트 오토 프리차지 명령에 응답하여 수행된다.
즉, DRAM은 외부로부터 기록 명령과 함께 하이 레벨을 가지는 소정 신호(어드레스 신호의 특정 비트인 A10)가 입력되면, 이에 응답하여 내부적으로 라이트 오토 프리차지 명령을 생성하고, 라이트 오토 프리차지 동작을 수행한다. 상기 생성된 라이트 오토 프리차지 명령에 기초하여 먼저 기록 명령이 수행된다. 기록 명령에서는 버스트 쓰기 시퀀스의 마지막 데이터가 메모리 어레이에 저장될 때까지 프리차지 동작은 수행되지 않고, 메모리 어레이에 마지막 데이터가 저장되고 소정 시간이 지난 후, 프리차지 동작이 수행된다.
상기 소정의 시간은 라이트 회복 시간(tWR)으로 데이터가 충분히 안정적으로 메모리 셀에 기록될 수 있는 최소 시간이다. 상기 라이트 회복 시간(tWR)은 약15ns(10E-9 초)로 일정하다. 따라서, 메모리 어레이에 데이터가 기록된 시점으로부터 상기 상기 라이트 회복 시간(tWR) 후에 프리차지 동작이 이루어져야 한다. 이를 위해서, 상기 라이트 오토 프리차지 명령을 지연시켜야 한다.
도 1은 라이트 오토 프리차지 명령을 라이트 회복 시간만큼 지연시키기 위한 종래 기술에 따른 자동 프리차지 제어회로(100)를 나타낸다.
자동 프리차지 제어회로(100)는 뱅크 수가 8개이고, 동작 주파수 1.6G인 DDR3(Double Data Rate 3) DRAM의 자동 프리차지 동작을 제어하는 회로이다. 따라서 상기 DDR3 DRAM으로 인가되는 클럭 신호의 주파수는 800GHz이고, 상기 클럭 신 호의 주기가 1.25ns이기 때문에, 자동 프리차지 명령을 15ns(tWR)에 해당하는 상기 클럭 신호의 12클럭 사이클만큼 지연시켜야 한다.
도 1을 참조하면, 자동 프리차지 제어회로(100)는 프리차지 서브 신호 생성부(110) 및 프리차지 메인 신호 생성부(120)를 구비한다.
상기 프리차지 서브 신호 생성부(110)는 디코더(111) 및 논리곱 소자 어레이(112)를 구비한다. 디코더(111)는 뱅크 주소 신호(dBA0~dBA2)에 기초하여 상기 8개의 뱅크들에 대응하는 제1프리차지 서브 신호들(BANK0~BANK7)을 출력한다. 논리곱 소자 어레이(112)는 병렬로 연결된 8개의 논리곱 소자들을 구비하며, 상기 제1프리차지 서브 신호들(BANK0~BANK7)과 라이트 오토 프리차지 명령 신호(dWAP)를 논리곱 연산하여 제2프리차지 서브 신호들(FAP0~FAP7)을 출력한다.
프리차지 메인 신호 생성부(120)는 레지스터 어레이들을 구비하며, 상기 레지스터 어레이들은 논리곱 회로(110)로부터 출력된 제2프리차지 서브 신호들(FAP0~FAP7) 중에서 대응되는 신호를 지연시켜 각각 대응하는 뱅크로 프리차지 메인 신호들(PAPB0~PAPB7)을 출력한다. 상기 프리차지 메인 신호들(PAPB0~PAPB7)에 기초하여 프리차지 동작은 수행된다.
상기 레지스터 어레이들은 상기 제2프리차지 서브 신호들(FAP0~FAP7)을 기록 회복 시간만큼 지연시키기 위해서, 각각이 내부 클럭 신호(PCLK)에 응답하는 12개의 레지스터들이 직렬로 연결되어 있다.
따라서, 자동 프리차지 제어회로(100)는 뱅크 수(여기서는 8)와 상기 기록 회복 시간(tWR=15ns)에 해당하는 상기 내부 클럭 신호(PCLK)의 클럭 사이클 수인 12를 곱한 96개의 레지스터들을 필요로 한다. 이처럼 레지스터 수는 뱅크 수와 클럭 신호의 주기에 밀접한 관련이 있다. 메모리 장치의 동작 주파수는 점점 높아지고 클럭 신호의 주기는 짧아지는 추세이므로, 상기 기록 회복 시간(tWR=15ns)에 해당하는 상기 내부 클럭 신호(PCLK)의 클럭 사이클 수가 증가한다. 따라서, 라이트 오토 프리차지 명령을 수행하기 위한 레지스터 수가 큰 폭으로 증가한다.
레지스터 수의 증가로 인하여 레이아웃에서 차지하는 면적이 증가할 뿐만 아니라, 각 레지스터에 입력되는 내부 클럭 신호(PCLK)의 로딩(loading)이 증가되기 때문에 전류 소모량도 큰 폭으로 증가하게 된다.
본 발명이 이루고자하는 기술적 과제는 레지스터 수를 감소하여 레이아웃에서 작은 면적을 차지하면서, 내부 클럭 신호의 로딩을 감소시켜 전류 소모량을 줄일 수 있는 자동 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치를 제공하는 것이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 다수의 뱅크들, 클럭 회로, 어드레스 버퍼, 명령어 검출 회로, 레이턴시 제어 회로 및 자동 프리차지 제어 회로를 구비한다.
다수의 뱅크들 각각은 대응하는 프리차지 메인 신호에 응답하여 프리차지 동작이 수행된다. 클럭 회로는, 외부로부터 수신된 클럭 신호로부터 내부 클럭 신호를 생성하며, 어드레스 버퍼는 외부로부터 수신된 뱅크 주소를 버퍼링한다. 명령어 검출 회로는 라이트 오토 프리차지 명령을 디코딩한다.
레이턴시 제어 회로는 상기 내부 클럭 신호에 응답하여, 상기 디코딩된 라이트 오토 프리차지 명령 신호 및 상기 버퍼링된 뱅크 주소 신호를 각각 소정의 기록 레이턴시 및 데이터 버스트 구간에 기초하여 지연한다.
자동 프리차지 제어 회로는 상기 지연된 라이트 오토 프리차지 명령 신호 및 지연된 뱅크 주소 신호에 기초하여 상기 뱅크들로 상기 프리차지 메인 신호를 출력한다. 구체적으로는, 상기 자동 프리차지 제어 회로는, 상기 내부 클럭 신호에 응답하여 상기 지연된 라이트 오토 프리차지 명령 신호를 지연한 다수의 프리차지 명령 지연 신호들을 출력하고, 상기 다수의 프리차지 명령 지연 신호들에 응답하여 상기 지연된 뱅크 주소 신호를 추가로 지연한다.
상기 자동 프리차지 제어 회로는, 상기 내부 클럭 신호에 응답하여, 상기 지연된 라이트 오토 프리차지 명령 신호의 인에이블 시점으로부터 서로 다른 지연시간 후에 인에이블되는 상기 다수의 제1 프리차지 명령 지연 신호들을 발생하는 프리차지 명령 지연부; 상기 상기 지연된 뱅크 주소 신호를 상기 다수의 제1 프리차지 명령 지연 신호들에 순차적으로 응답하여 지연시키는 뱅크 주소 지연부; 및 상기 다수의 뱅크 주소 지연부들에 의해 지연된 다수의 뱅크 주소 신호들에 기초하여 상기 프리차지 메인 신호를 출력하는 프리차지 메인 신호 생성부를 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치(200)를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 명령어 검출 회로(210), 어드레스 버퍼(220), 다수의 뱅크들(230), 클럭 회로(240), 레이턴시 제어회로(250) 및 자동 프리차지 제어회로(300)를 구비한다.
도 2에 도시된 반도체 메모리 장치(200)는 동작 주파수가 1.6G이고, 뱅크 수가 8개이며, 명령어 사이의 최소 간격(Column Command Delay : CCD)이 4인 더블 데이터 레이트 3 디램(Double Data Rate 3 DRAM)이다. 반도체 메모리 장치(200)의 개략적인 동작은 다음과 같다.
명령어 검출 회로(210)는 외부로부터 입력된 명령 신호들(/CS, /RAS, /CAS, /WE) 및 소정 어드레스 비트 신호(A10)를 수신하고, 수신 신호를 디코딩하여 내부 명령 신호를 출력한다. 특히, 기록 동작 명령과 함께 소정 어드레스 비트 신호(A10)가 하이(High)로 입력되면, 명령어 검출 회로(210)는 라이트 오토 프리차지 명령 신호(WAP)를 출력한다.
어드레스 버퍼(220)는 외부로부터 입력된 주소들(A0~An, BA0~BA2)을 버퍼링하여 상기 라이트 오토 프리차지 명령이 수행될 버퍼링된 뱅크 주소 (bBA0~bBA2 : bBA) 및 메모리 셀의 주소(ADDRESS)를 출력한다.
다수의 뱅크들(230)은 각각 메모리 셀 어레이를 포함하며, 상기 어드레스 버퍼(220)로부터 출력된 상기 버퍼링된 뱅크 주소(bBA) 및 메모리 셀의 주소 (ADDRESS)에 기초하여 데이터 입출력이 이루어지는 데이터 저장장소이다. 또한, 다수의 뱅크들(230) 각각은 버퍼링된 뱅크 주소(bBA) 및 라이트 오토 프리차지 명령(WAP)에 따라, 라이트 오토 프리차지 동작이 수행된다.
클럭 회로(240)는 외부 클럭 신호(ECLK)에 기초하여 내부 클럭 신호(PCLK)를 생성하는 회로이다.
레이턴시 제어회로(250)는 상기 내부 클럭 신호(PCLK) 및 레이턴시 제어 신호(WLi)에 응답하여 상기 오토 프리차지 명령 신호(WAP) 및 어드레스 버퍼(220)로부터 출력된 버퍼링된 뱅크 주소 신호(bBA)와 상기 메모리 셀의 주소(ADDRESS)를 소정의 시간만큼 지연시키는 회로이다. 상기 소정의 시간은 미리 설정된 기록 레이턴시(tWL) 및 데이터 버스트 구간(tBURST)에 해당한다. 본 실시예에서 상기 기록 레이턴시(tWL)는 상기 내부 클럭 신호(PCLK)의 1클럭 사이클이고 상기 데이터 버스트 구간(tBURST)은 상기 내부 클럭 신호(PCLK)의 4클럭 사이클인 것으로 가정한다. 레이턴시 제어회로(250)로부터 상기 기록 레이턴시(tWL) 및 데이터 버스트 구간(tBURST)만큼 지연되어 출력된 뱅크 주소 신호(dBA0~dBA2 : dBA) 및 메모리 셀의 주소 신호(dADDRESS)는 다수의 뱅크들(230) 및 자동 프리차지 제어회로(300)로 입력된다. 따라서 레이턴시 제어회로(250)로 상기 라이트 오토 프리차지 명령(WAP)이 입력되고나서 상기 기록 레이턴시(tWL) 및 데이터 버스트 구간(tBURST)만큼인 5클 럭 사이클이 지난 후에, 다수의 뱅크들(230) 중에서 상기 뱅크 주소 신호(dBA) 및 상기 메모리 셀의 주소 신호(dADDRESS)에 의해 결정된 소정의 뱅크의 셀에서 기록(WRITE) 동작이 수행된다.
자동 프리차지 제어회로(300)는 레이턴시 제어회로(250)로부터 지연되어 출력된 라이트 오토 프리차지 명령 신호(dWAP) 및 뱅크 주소 신호(dBA)를 기록 회복 시간(tWR)만큼 지연시켜 상기 다수의 뱅크들(230)로 프리차지 메인 신호들(PAPB0~PAPB7 : PAPB)을 출력한다. 따라서 상기 기록(WRITE) 동작이 수행된 후, 프리차지 동작이 수행될 시점을 제어하는 역할을 한다.
도 3은 본 발명의 일 실시예에 따른 자동 프리차지 제어회로(300)의 블록도이다.
도 3을 참조하면, 자동 프리차지 제어회로(300)는 프리차지 명령 지연부(310), 뱅크 주소 지연부(320) 및 프리차지 메인 신호 생성부(330)를 구비한다.
프리차지 명령 지연부(310)는 내부 클럭 신호(PCLK)에 응답하여, 상기 라이트 오토 프리차지 명령 신호(dWAP)가 입력되는 시점으로부터 서로 다른 지연 시간을 가지고 인에이블되는 다수의 제1 프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11)을 출력한다. 그리고, 프리차지 명령 지연부(310)는 상기 라이트 오토 프리차지 명령 신호(dWAP)가 입력되는 시점으로부터 상기 기록 회복 시간(tWR)에 해당하는 상기 내부 클럭 신호(PCLK)의 클럭 사이클 수(여기서는, 12)만큼 지연된 제2프리차지 명령 지연 신호(ddWAP)를 출력한다.
다수의 제1 프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11)의 인 에이블되는 시점간의 간격, 즉 다수의 제1 프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11) 중 하나의 신호와 다음 신호간의 인에이블되는 시점 간격은 상기 명령어 사이의 최소 간격(tCCD)에 해당하는 상기 내부 클럭 신호(PCLK)의 클럭 사이클 수(CCD = 4)를 넘지 않는 것이 바람직하다. 이는 명령어 사이의 최소 간격(tCCD)(여기서는, 4클럭 싸이클) 단위로 뱅크 주소 신호(dBA0, dBA1 및 dBA2)가 변경될 수 있기 때문이다.
도 4는 도 3에 도시된 프리차지 명령 지연부(310)의 일 구현예를 나타내는 회로도이다.
도 4를 참조하면, 프리차지 명령 지연부(310)는 상기 기록 회복 시간(tWR)에 해당하는 상기 내부 클럭 신호(PCLK)의 클럭 사이클 수만큼의 레지스터들이 직렬로 연결된 제1레지스터 어레이(311)를 구비한다. 본 실시예에서는, 상기 기록 회복 시간(tWR)은 15ns이고 상기 내부 클럭 신호(PCLK)의 한 사이클(주기)이 1.25ns이므로, 제1레지스터 어레이(311)는 12(15/1.25 = 12)개의 레지스터들을 구비한다.
상기 다수의 제1프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11) 각각은 상기 제1레지스터 어레이(311)를 구성하는 상기 레지스터들 중에서 세번째, 일곱번째 및 열한번째 레지스터로부터 출력된다.
상기 제2프리차지 명령 지연 신호(ddWAP)는 제1레지스터 어레이(311)를 구성하는 상기 레지스터들 중에서 마지막 레지스터 즉, 열두번째 레지스터로부터 출력되는 신호이다.
따라서 상기 다수의 제1프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11) 및 상기 제2프리차지 명령 지연 신호(ddWAP)의 인에이블되는 시점의 간격은 상기 내부 클럭 신호(PCLK)의 3, 4, 4 및 1클럭 사이클에 해당하므로, 상기 명령어간 최소 간격(tCCD)에 해당하는 상기 내부 클럭 신호(PCLK)의 클럭 사이클 수(CCD = 4)를 넘지 않게 된다.
뱅크 주소 지연부(320)는 상기 라이트 오토 프리차지 명령 신호(dWAP) 및 상기 제1프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11)에 응답하여, 상기 뱅크 주소 신호(dBA)를 지연시킨다.
도 5는 도 3에 도시된 뱅크 주소 지연부(320)의 일 구현예를 나타내는 회로도이다.
도 5를 참조하면, 뱅크 주소 지연부(320)은 상기 제1프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11)의 수보다 하나 더 많은 수의 레지스터들이 직렬로 연결된 제2레지스터 어레이들(321, 322 및 323)을 구비한다.
제2레지스터 어레이들(321, 322 및 323)의 첫번째 레지스터들은 상기 라이트 오토 프리차지 명령 신호(dWAP)에 응답하여, 상기 뱅크 주소 신호(dBA) 중에서 각각 대응되는 비트 신호(dBA0, dBA1 및 dBA2)를 래치하여 출력한다.
그리고 제2레지스터 어레이들(321, 322 및 323)의 상기 첫번째 레지스터를 제외한 나머지 레지스터들은 상기 제1프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11) 중에서 대응되는 제1프리차지 명령 지연 신호에 응답하여 바로 앞의 레지스터로부터 출력된 신호들을 래치하여 출력한다.
상기 뱅크 주소 신호(dBA)를 인에이블되는 시점의 간격이 상기 명령어 사이 의 최소 간격(tCCD)에 해당하는 상기 내부 클럭 신호(PCLK)의 클럭 사이클 수(CCD = 4)를 넘지 않는 상기 프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_d11)에 기초하여 지연시킨 이유는, DDR3의 명령어 사이의 최소 간격(tCCD)이 상기 내부 클럭 신호(PCLK)의 4클럭 사이클에 해당하기 때문이다.
프리차지 메인 신호 생성부(330)는 상기 뱅크 지연 신호(ddBA0~ddBA2 : ddBA) 및 상기 제2프리차지 명령 지연 신호(ddWAP)에 기초하여 프리차지 메인 신호(PAPB)를 출력한다.
도 3에 도시된 프리차지 메인 신호 생성부(330)의 일 구현예를 나타내는 회로도이다.
도 3 및 도 6을 참조하면, 프리차지 메인 신호 생성부(330)는 디코더(331) 및 논리곱 소자 어레이(332)를 구비한다.
디코더(331)는 상기 뱅크 지연 신호(ddBA)에 기초하여, 상기 다수의 뱅크들(230) 각각에 대응하는 프리차지 서브 신호들(BANK0~BANK7 : BANK)을 출력한다.
논리곱 소자 어레이(332)는 상기 프리차지 서브 신호들(BANK) 중 대응되는 신호와 상기 제2프리차지 명령 지연 신호(ddWAP)를 논리곱 연산하는 논리곱 소자들이 병렬로 연결되어 있다.
상기 제2프리차지 명령 지연 신호(ddWAP)는 상기 제1레지스터 어레이(311)의 마지막 레지스터로부터 출력된 신호로써, 상기 라이트 오토 프리차지 명령 신호(dWAP)를 상기 내부 클럭 신호(PCLK)의 12클럭 사이클 만큼 지연시킨 신호이다. 따라서 상기 프리차지 메인 신호 생성부(330)로부터 출력되는 상기 프리차지 메인 신호(PAPB)는 상기 라이트 오토 프리차지 명령 신호(dWAP)가 입력된 시점으로부터 상기 기록 회복 시간(tWR)이 지난 후에 출력된다.
도 7은 본 발명의 일 실시예에 따른 자동 프리차지 제어회로(300)의 동작을 나타내는 신호 타이밍도이다.
도 2, 도 3, 도 4, 도 5, 도 6 및 도 7을 참조하여 자동 프리차지 제어회로(300)의 동작을 나타내는 신호들에 대해 설명하기로 한다.
외부 클럭 신호(ECLK)의 소정의 상승 에지에 동기하여 외부로부터 기록 명령(WR)이 상기 명령어 사이의 최소 간격(tCCD)(여기서는, 4클럭 싸이클)으로 입력된다. 상기 기록 명령(WR)은 명령어 검출 회로(210)로 입력되는 상기 명령 신호들(/CS, /RAS, /CAS, /WE)의 조합에 의해서 결정되는 외부 명령으로서, 기록 명령(WR)과 함께 소정 어드레스 비트 신호(A10)가 하이(High)로 입력되면, 라이트 오토 프리차지 명령 신호(WAP)가 내부적으로 발생된다.
상기 기록 명령(WR)과 동시에 어드레스 버퍼(220)로 기록 명령(WR)이 수행될 뱅크를 선택하기 위한 상기 뱅크 주소(BA0~BA2 : BA)가 입력된다.
상기 기록 명령(WR) 및 뱅크 주소(BA)가 입력된 후에 레이턴시 제어회로(250)로부터 상기 기록 레이턴시(tWL) 및 데이터 버스트 구간(tBURST)만큼인 5클럭 사이클이 지연된 시점에서 상기 라이트 오토 프리차지 명령 신호(dWAP)가 인에이블된다. 이 때, 기록 동작이 수행된다.
dBA_d1 신호는 뱅크 주소 지연부(320)의 제2레지스터 어레이들(321, 322 및 323)을 구성하는 첫 번째 레지스터들로부터 출력된 신호로써, 상기 버퍼링된 뱅크 주소 신호(dBA)가 상기 라이트 오토 프리차지 명령 신호(dWAP)에 응답하여 지연되어 출력된다.
상기 자동 프리차지 제어회로(300)로부터 출력된 상기 제1프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_11) 및 제2프리차지 명령 지연 신호(ddWAP)는 각각이 상기 라이트 오토 프리차지 명령 신호(dWAP)가 인에이블(enable)된 후, 상기 내부 클럭 신호(PCLK)의 3번째, 7번째 및 11번째 클럭 사이클의 상승 에지에 동기되어 출력된다.
뱅크 주소 지연부(320)로부터 출력되는 상기 뱅크 지연 신호(ddBA)는 상기 뱅크 주소 신호(dBA)를 상기 라이트 오토 프리차지 명령 신호(dWAP) 및 상기 제1프리차지 명령 지연 신호들(dWAP_d3, dWAP_d7 및 dWAP_11)에 기초하여 지연된 신호로써, 상기 뱅크 주소 신호(dBA)가 인에이블된 후, 상기 내부 클럭 신호(PCLK)의 11번째 클럭 사이클의 상승 에지에 동기되어 출력되는 것을 알 수 있다.
또한, 프리차지 메인 신호 생성부(330)로부터 출력되는 상기 프리차지 서브 신호(BANK)는 디코더(331)에 의하여 상기 뱅크 지연 신호(ddBA)가 인에이블된 시점으로부터 약간 지연되어 인에이블되는 것을 알 수 있다.
따라서 상기 프리차지 메인 신호(PAPB)는 상기 제2프리차지 명령 지연 신호(ddWAP)가 인에이블 된 후, 상기 내부 클럭 신호(PCLK)의 첫 번째 상승 에지에 동기하여 출력된다. 이 시점은 상기 라이트 오토 프리차지 명령 신호(dWAP)가 인에이블된 후로 상기 내부 클럭 신호(PCLK)의 12클럭 사이클이 지난 시점, 즉 라이트 회복 시간(tWR)이 지난 시점임을 알 수 있다.
상기 프리차지 메인 신호(PAPB)는 상기 8개의 뱅크 중에서 상기 뱅크 주소 신호(dBA)에 의하여 선택된 하나의 뱅크(예컨대, dBA = 011이면 뱅크3이 선택)로 출력되는 신호이다.
따라서 본 발명에 따른 일 실시예의 반도체 메모리 장치(200)의 자동 프리차지 제어회로(300)는 제1레지스터 어레이(311)에 포함된 12개의 레지스터와 제2레지스터 어레이들(321, 322 및 323) 각각에 포함된 4개의 레지스터, 총 24개(12+4*3)의 레지스터들을 구비하면서 정상적인 라이트 오토 프리차지 동작을 제어할 수 있다. 상기 레지스터 수는 일반적인 라이트 오토 프리차지 명령을 수행하기 위한 자동 프리차지 제어회로에서 필요한 레지스터 수(예컨대, 96개)에 비하여 매우 작은 수이다.
본 발명에 대해 상기 실시 예를 참고하여 설명하였으나, 이는 예시적인 것에 불과하며, 본 발명에 속하는 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 자동 프리차지 제어회로는 뱅크 주소 신호를 지연시키기 위하여 명령어 사이의 최소 간격만큼 분주된 라이트 오토 프리차지 명령 신호를 내부 클럭 신호 대신 사용함으로써, 라이트 오토 프리차지 명령을 수행하기 위한 레지스터 수를 감소시켜 레이아웃에서 차지하는 면적이 감소되고, 아울러 내부 클럭 신호의 로딩이 감소되어 전류 소모량도 감소되는 효과가 있다.

Claims (15)

  1. 반도체 메모리 장치의 라이트 오토 프리차지 동작을 제어하는 자동 프리차지 제어 회로에 있어서,
    라이트 오토 프리차지 명령 신호 및 내부 클럭 신호에 응답하여, 상기 라이트 오토 프리차지 명령 신호의 인에이블 시점으로부터 서로 다른 지연시간 후에 인에이블되는 다수의 제1 프리차지 명령 지연 신호들을 발생하는 프리차지 명령 지연부; 및
    상기 다수의 제1 프리차지 명령 신호들을 공통으로 수신하며, 각각이 다수의 뱅크 주소 신호들 중 대응되는 신호를 상기 다수의 제1 프리차지 명령 지연 신호들에 순차적으로 응답하여 지연시키는 다수의 뱅크 주소 지연부들; 및
    상기 다수의 뱅크 주소 지연부들에 의해 지연된 다수의 뱅크 주소 신호들에 기초하여 프리차지 메인 신호를 출력하는 프리차지 메인 신호 생성부를 구비하며,
    상기 프리차지 메인 신호에 응답하여 프리차지 동작이 수행되는 것을 특징으로 하는 자동 프리차지 제어 회로.
  2. 제 1 항에 있어서, 상기 프리차지 명령 지연부는
    기록 회복 시간에 해당하는 상기 내부 클럭 신호의 클럭 사이클 수에 해당하는 다수의 레지스터들이 직렬로 연결된 제1레지스터 어레이를 구비하며,
    상기 라이트 오토 프리차지 명령 신호의 인에이블 시점으로부터 기록 회복 시간에 해당하는 상기 내부 클럭 신호의 클럭 사이클 수만큼 지연된 제2 프리차지 명령 지연 신호를 출력하는 것을 특징으로 하는 자동 프리차지 제어 회로.
  3. 제 2 항에 있어서, 상기 프리차지 메인 신호 생성부는
    상기 다수의 뱅크 주소 지연부들에 의해 지연된 다수의 뱅크 주소 신호들 및 상기 제2 프리차지 명령 지연 신호에 기초하여, 상기 프리차지 메인 신호를 출력하는 것을 특징으로 하는 자동 프리차지 제어 회로.
  4. 제 2 항에 있어서,
    상기 다수의 제1 프리차지 명령 지연 신호들 중 어느 하나의 명령 신호와 다음 명령 지연 신호의 인에이블 시점간의 간격은 명령어 간 최소 간격에 기초하는 것을 특징으로 하는 자동 프리차지 제어 회로.
  5. 라이트 오토 프리차지 명령 신호를 내부 클럭 신호에 응답하여 지연시키고, 다수의 제1프리차지 명령 지연 신호들 및 제2프리차지 명령 지연 신호를 출력하는 프리차지 명령 지연부;
    뱅크 주소 신호를 상기 라이트 오토 프리차지 명령 신호 및 상기 제1프리차지 명령 지연 신호들에 응답하여 지연시키고, 뱅크 주소 지연 신호들을 출력하는 뱅크 주소 지연부; 및
    상기 뱅크 주소 지연 신호들 및 상기 제2프리차지 명령 지연 신호에 기초하 여 프리차지 메인 신호를 뱅크들로 출력하는 프리차지 메인 신호 생성부를 구비하는 것을 특징으로 하는 자동 프리차지 제어 회로.
  6. 제5항에 있어서, 상기 프리차지 명령 지연부는
    기록 회복 시간에 해당하는 상기 내부 클럭 신호의 클럭 사이클 수에 해당하는 레지스터들이 직렬로 연결된 제1레지스터 어레이를 구비하고,
    상기 라이트 오토 프리차지 명령 신호가 입력되는 시점으로부터 지연되는 시점의 간격이 명령어간 최소 간격을 넘지 않는 상기 제1프리차지 명령 지연 신호들 및 제2프리차지 명령 지연 신호를 출력하는 것을 특징으로 하는 자동 프리차지 제어 회로.
  7. 제5항에 있어서, 상기 뱅크 주소 지연부는
    상기 뱅크 주소 신호의 비트 신호들 수만큼의 제2레지스터 어레이들을 구비하며,
    상기 제2레지스터 어레이들 각각은 상기 뱅크 주소 신호의 비트 신호들 중에서 대응되는 비트 신호를 상기 라이트 오토 프리차지 명령 신호 및 상기 제1프리차지 명령 지연 신호들에 응답하여 뱅크 주소 지연 신호를 출력하는 것을 특징으로 하는 자동 프리차지 제어 회로.
  8. 제7항에 있어서, 상기 제2레지스터 어레이들은
    상기 제1프리차지 명령 지연 신호들 수보다 하나 더 많은 수의 직렬로 연결된 레지스터들을 구비하고,
    상기 레지스터들 중에서 첫번째 레지스터는 상기 제1프리차지 명령 지연 신호들 중에서 첫번째 제1프리차지 명령 지연 신호에 응답하여 상기 대응되는 비트 신호를 래치하여 출력하고, 나머지 레지스터들은 상기 제1프리차지 명령 지연 신호들 중에서 대응되는 제1프리차지 명령 지연 신호에 응답하여 바로 앞의 레지스터로부터 출력된 신호를 래치하여 출력하는 것을 특징으로 하는 자동 프리차지 제어회로.
  9. 제5항에 있어서, 상기 프리차지 메인 신호 생성부는
    상기 뱅크 주소 지연 신호에 기초하여 상기 뱅크들 각각에 대응되는 프리차지 서브 신호들을 출력하는 디코더; 및
    각각이 상기 프리차지 서브 신호들 중에서 대응되는 프리차지 서브 신호와 상기 제2프리차지 명령 지연 신호에 응답하여 상기 프리차지 메인 신호를 생성하는 로직 회로를 구비하는 것을 특징으로 하는 자동 프리차지 제어 회로.
  10. 제1항 또는 제 5항에 있어서, 상기 라이트 오토 프리차지 명령 신호 및 뱅크 주소 신호는
    기록 레이턴시 및 데이터 버스트 구간에 기초하여 지연된 신호인 것을 특징으로 하는 자동 프리차지 제어 회로.
  11. 각각이 대응하는 프리차지 메인 신호에 응답하여 프리차지 동작이 수행되는 다수의 뱅크들;
    외부로부터 수신된 클럭 신호로부터 내부 클럭 신호를 생성하는 클럭 회로;
    외부로부터 수신된 뱅크 주소를 버퍼링하는 어드레스 버퍼;
    라이트 오토 프리차지 명령을 디코딩하는 명령어 검출 회로;
    상기 내부 클럭 신호에 응답하여, 상기 디코딩된 라이트 오토 프리차지 명령 신호 및 상기 버퍼링된 뱅크 주소 신호를 각각 소정의 기록 레이턴시 및 데이터 버스트 구간만큼 지연시키는 레이턴시 제어 회로; 및
    상기 지연된 라이트 오토 프리차지 명령 신호 및 지연된 뱅크 주소 신호에 기초하여 상기 뱅크들로 상기 프리차지 메인 신호를 출력하는 자동 프리차지 제어 회로를 구비하며,
    상기 자동 프리차지 제어 회로는,
    상기 내부 클럭 신호에 응답하여 상기 지연된 라이트 오토 프리차지 명령 신호를 지연한 다수의 프리차지 명령 지연 신호들을 출력하고, 상기 다수의 프리차지 명령 지연 신호들에 응답하여 상기 지연된 뱅크 주소 신호를 추가로 지연하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 자동 프리차지 제어 회로는,
    상기 내부 클럭 신호에 응답하여, 상기 지연된 라이트 오토 프리차지 명령 신호의 인에이블 시점으로부터 서로 다른 지연시간 후에 인에이블되는 상기 다수의 제1 프리차지 명령 지연 신호들을 발생하는 프리차지 명령 지연부; 및
    상기 상기 지연된 뱅크 주소 신호를 상기 다수의 제1 프리차지 명령 지연 신호들에 순차적으로 응답하여 지연시키는 뱅크 주소 지연부; 및
    상기 다수의 뱅크 주소 지연부들에 의해 지연된 다수의 뱅크 주소 신호들에 기초하여 상기 프리차지 메인 신호를 출력하는 프리차지 메인 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 다수의 제1 프리차지 명령 지연 신호들 중 어느 하나의 명령 신호와 다음 명령 지연 신호의 인에이블 시점간의 간격은 명령어 간 최소 간격에 기초하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 자동 프리차지 제어 회로는
    상기 지연된 라이트 오토 프리차지 명령 신호를 상기 내부 클럭 신호에 응답하여 지연시켜, 다수의 제1프리차지 명령 지연 신호들 및 제2프리차지 명령 지연 신호를 출력하는 프리차지 명령 지연부;
    상기 지연된 뱅크 주소 신호를 상기 지연된 라이트 오토 프리차지 명령 신호 및 상기 제1프리차지 명령 지연 신호들에 응답하여 지연시키고, 뱅크 주소 지연 신호들을 출력하는 뱅크 주소 지연부; 및
    상기 뱅크 주소 지연 신호들 및 상기 제2프리차지 명령 지연 신호에 기초하여 상기 프리차지 메인 신호를 출력하는 프리차지 메인 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 프리차지 명령 지연부는
    기록 회복 시간에 해당하는 상기 내부 클럭 신호의 클럭 사이클 수만큼의 레지스터들이 직렬로 연결된 제1레지스터 어레이를 구비하고,
    상기 지연된 라이트 오토 프리차지 명령 신호가 입력되는 시점으로부터 지연되는 시점의 간격이 명령어간 최소 간격을 넘지 않는 상기 제1프리차지 명령 지연 신호들 및 제2프리차지 명령 지연 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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