KR100660553B1 - 데이터 버스트 주파수를 증가시킬 수 있는 원낸드 플래시메모리 장치 - Google Patents

데이터 버스트 주파수를 증가시킬 수 있는 원낸드 플래시메모리 장치 Download PDF

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KR100660553B1
KR100660553B1 KR1020050098207A KR20050098207A KR100660553B1 KR 100660553 B1 KR100660553 B1 KR 100660553B1 KR 1020050098207 A KR1020050098207 A KR 1020050098207A KR 20050098207 A KR20050098207 A KR 20050098207A KR 100660553 B1 KR100660553 B1 KR 100660553B1
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Abstract

여기에 제공되는 원낸드 플래시 메모리 장치의 버퍼 메모리는 호스트로부터 제공되는 외부 클록 신호에 응답하여 제 1 내지 제 4 내부 클록 신호들 및 선택 신호를 발생하는 클록 발생 회로와; 행 어드레스에 응답하여 제 1 및 제 2 매트들의 동일한 행들을 순차적으로 활성화시키는 행 디코더 회로와; 상기 제 1 내부 클록 신호에 동기되어 동작하며, 열 어드레스에 응답하여 상기 제 1 매트의 열들을 일정 단위로 선택하는 제 1 열 디코더와; 상기 제 1 내부 클록 신호의 지연 클록 신호로서 상기 제 2 내부 클록 신호에 동기되어 동작하며, 상기 제 1 열 디코더에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지하는 제 1 감지 증폭기와; 상기 제 3 내부 클록 신호에 동기되어 동작하며, 상기 열 어드레스에 응답하여 상기 제 2 매트의 열들을 일정 단위로 선택하는 제 2 열 디코더와; 상기 제 3 내부 클록 신호의 지연 클록 신호로서 상기 제 4 내부 클록 신호에 동기되어 동작하며, 상기 제 2 열 디코더에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지하는 제 2 감지 증폭기와; 상기 외부 클록 신호에 동기되어 동작하며, 상기 선택 신호에 응답하여 상기 제 1 감지 증폭기에 의해서 감지된 데이터 비트들과 상기 제 2 감지 증폭기에 의해서 감지된 데이터 비트들을 번갈아 선택하는 멀티플렉서와; 그리고 상기 외부 클록 신호에 동기되어 동작하며, 상기 멀티플렉서를 통해 전달되는 데이터 비트들을 래치하는 쉬프트 레지스터를 포함한다.

Description

데이터 버스트 주파수를 증가시킬 수 있는 원낸드 플래시 메모리 장치{ONENAND FLASH MEMORY DEVICE CAPABLE OF INCREASING DATA BURST FREQUENCY}
도 1은 일반적인 원낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 버퍼 메모리를 개략적으로 보여주는 블록도이다.
도 3은 일반적인 펄스 워드 라인 구동 방식을 설명하기 위한 타이밍도이다.
도 4는 본 발명에 따른 버퍼 메모리를 보여주는 블록도이다.
도 5는 도 4에 도시된 버퍼 메모리의 읽기 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 원낸드 플래시 메모리 장치 1200 : 비휘발성 메모리 코어
1400, 3000 : 버퍼 메모리 2000 : 호스트
3100L, 3100R : 매트 3200L, 3200R : 행 디코더
3300L, 3300R : 프리챠지 회로 3400L, 3400R : 열 디코더
3500L, 3500R : 감지 증폭기 3600 : 클록 발생 회로
3700 : 멀티플렉서 3800 : 쉬프트 레지스터
3900 : 출력 회로
본 발명은 반도체 메모리 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 원낸드 플래시 메모리 장치에 관한 것이다.
모바일 시스템 및 각종 어플리케이션의 개발에 따라 비휘발성 메모리인 플래시 메모리와 더불어 플래시 메모리를 제어하는 메모리 시스템의 요구가 증가되고 있다. 플래시 메모리는 대용량의 데이터 정보를 저장할 수 있는 반면에 데이터 읽기 및 쓰기 시간이 램에 비교해서 다소 길다는 단점을 갖는다.
이러한 단점은 버퍼 메모리를 이용함으로써 해결될 수 있다. 예를 들면, 호스트로부터의 데이터는 직접 플래시 메모리에 저장되는 것이 아니라 버퍼 메모리에 먼저 저장된다. 그 다음에, 버퍼 메모리에 저장된 데이터가 읽혀지며, 그렇게 읽혀진 데이터가 플래시 메모리에 저장된다. 마찬가지로, 플래시 메모리에서 읽혀진 데이터는 직접 호스트로 전송되는 것이 아니라 버퍼 메모리에 먼저 저장된다. 그 다음에, 버퍼 메모리에 저장된 데이터가 읽혀지며, 그렇게 읽혀진 데이터가 호스트로 전송된다. 이러한 데이터 전송 방식에 따라 메모리 시스템의 성능 또는/그리고 그를 포함하는 정보 처리 시스템 (또는 모바일 어플리케이션)의 성능을 향상시킬 수 있다. 버퍼 메모리 및 플래시 메모리가 제어 로직과 함께 하나의 칩에 형성된 원낸드 플래시 메모리 장치(OneNAND flash memory device)가 제안되었다. 제안된 원낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도가 도 1에 도시되어 있다.
도 1을 참조하면, 원낸드 플래시 메모리 장치는 호스트의 요청에 따라 데이터 읽기/쓰기 동작을 수행한다. 원낸드 플래시 메모리 장치(1000)는 비휘발성 메모리 코어(non-volatile memory core)(1200), 버퍼 메모리(buffer memory)(1400), 그리고 제어 블록(control block)(1600)을 포함한다. 비휘발성 메모리 코어(1200)는 비휘발성 메모리 셀 어레이(1220)와 페이지 버퍼(1240)를 포함하며, 제어 블록(1600)에 의해서 제어된다. 잘 알려진 바와 같이, 페이지 버퍼(1240)는 비휘발성 메모리 셀 어레이(1220)로부터 페이지 데이터(즉, 한 페이지 분량의 데이터)를 읽고, 읽혀진 페이지 데이터를 임시 저장한다. 버퍼 메모리(1400)는 읽기/쓰기 동작을 수행하도록 제어 블록(1600)에 의해서 제어되며, 비휘발성 메모리 코어(1200)에서 출력되는 페이지 데이터를 임시 저장하는 데 사용된다. 버퍼 메모리(1400)는 페이지 데이터를 저장하기에 충분한 용량을 갖는다. 버퍼 메모리(1400)는, 예를 들면, 스태틱 램(이하, "SRAM"이라 칭함)으로 구성된다. 버퍼 메모리(1400)에 저장된 페이지 데이터는 클록 신호에 동기되어 일정 단위로 호스트(2000)로 연속적으로 전송된다.
도 2는 도 1에 도시된 버퍼 메모리를 개략적으로 보여주는 블록도이다.
도 2를 참조하면, 버퍼 메모리(1400)는 SRAM으로, 메모리 셀 어레이(1410), 행 선택 회로(1420), 열 선택 회로(1430), 감지 증폭기 회로(1440), 그리고 데이터 출력 회로(1450)를 포함한다. 행 선택 회로(1410)는 읽기 동작이 개시되면 워드 라인들(WLi) (i=0∼m-1)을 순차적으로 활성화시킨다. 각 워드 라인이 선택될 때, 메모리 셀 어레이(1410)의 비트 라인들(BLj) (j=0∼n-1)이 일정 단위로 열 선택 회로 (1430)에 의해서 선택된다. 감지 증폭기 회로(1440)는 열 선택 회로(1430)에 의해서 선택된 비트 라인들을 통해 데이터 비트들을 감지(또는 래치)한다. 데이터 출력 회로(1450)는 감지 증폭기 회로(1440)에 의해서 래치된 데이터 비트들을 외부로 출력한다. 앞서 언급된 바와 같이, 버퍼 메모리(1400)는 한 페이지 분량의 데이터(즉, 페이지 데이터)를 저장한다. 버퍼 메모리(1400)에 저장된 페이지 데이터는 하나의 행의 메모리 셀들에 모두 저장되는 것이 아니라, 복수의 행들의 메모리 셀들(즉, 메모리 셀 어레이(1410)에 속하는 모든 행들의 메모리 셀들)에 저장된다.
SRAM을 버퍼 메모리로서 사용하는 경우, 클록 신호의 한 사이클 내에서 어드레스 디코딩 동작, 워드 라인 활성화 동작, 열 디코딩 동작, 비트 라인 감지 동작, 비트 라인 상의 데이터 래치 동작, 그리고 워드 라인 비활성화 동작이 순차적으로 수행된다. 게다가, 선택된 행이 비활성화되는 경우, 다른 행은 비트 라인들에 대한 프리챠지 동작이 수행된 후 활성화된다. 임의의 워드 라인의 활성화-비활성화 구간과 프리챠지 구간은 고정된다. 만약 버퍼 메모리에서 호스트로의 데이터 전송 속도(또는 데이터 버스트 주파수)가 증가되면, 도 3의 구간 "A"가 감소되어야 한다. 데이터 전송 속도를 높이기 위해서 데이터 버스트 주파수가 점차적으로 증가되는 경우, 구간 "A"에 포함된 프리챠지 시간을 확보하는 것은 점차적으로 어려워진다. 즉, 매 클록 사이클에서 수행되어야 하는 프리챠지 동작은 버퍼 메모리(1400)에서 호스트(2000)로의 데이터 전송 속도(또는 데이터 버스트 주파수)를 높이는 데 제한 요인으로 작용한다.
따라서, 원낸드 플래시 메모리 장치(1000)의 데이터 전송 속도를 향상시킬 수 있는 새로운 기술이 절실히 요구되고 있다.
본 발명의 목적은 데이터 전송 속도를 향상시킬 수 있는 원낸드 플래시 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 원낸드 플래시 메모리 장치는 비휘발성 메모리 셀 어레이와; 상기 비휘발성 메모리 셀 어레이로부터 페이지 데이터를 읽는 페이지 버퍼와; 그리고 상기 페이지 버퍼에 저장된 페이지 데이터를 임시 저장하는 버퍼 메모리를 포함하며, 상기 버퍼 메모리는 각각이 행들과 열들로 배열된 메모리 셀들을 구비한 제 1 및 제 2 매트들과; 상기 호스트로부터 제공되는 외부 클록 신호에 응답하여 제 1 내지 제 4 내부 클록 신호들 및 선택 신호를 발생하는 클록 발생 회로와; 행 어드레스에 응답하여 상기 제 1 및 제 2 매트들의 동일한 행들을 순차적으로 활성화시키는 행 디코더 회로와; 상기 제 1 내부 클록 신호에 동기되어 동작하며, 열 어드레스에 응답하여 상기 제 1 매트의 열들을 일정 단위로 선택하는 제 1 열 디코더와; 상기 제 1 내부 클록 신호의 지연 클록 신호로서 상기 제 2 내부 클록 신호에 동기되어 동작하며, 상기 제 1 열 디코더에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지하는 제 1 감지 증폭기와; 상기 제 3 내부 클록 신호에 동기되어 동작하며, 상기 열 어드레스에 응답하여 상기 제 2 매트의 열들을 일정 단위로 선택하는 제 2 열 디코더와; 상기 제 3 내부 클록 신호의 지연 클록 신호로서 상기 제 4 내부 클록 신호에 동기되어 동작하며, 상기 제 2 열 디코더에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지하는 제 2 감지 증폭기와; 상기 외부 클록 신호에 동기되어 동작하며, 상기 선택 신호에 응답하여 상기 제 1 감지 증폭기에 의해서 감지된 데이터 비트들과 상기 제 2 감지 증폭기에 의해서 감지된 데이터 비트들을 번갈아 선택하는 멀티플렉서와; 그리고 상기 외부 클록 신호에 동기되어 동작하며, 상기 멀티플렉서를 통해 전달되는 데이터 비트들을 래치하는 쉬프트 레지스터를 포함한다.
예시적인 실시예에 있어서, 상기 버퍼 메모리는 제 1 프리챠지 신호에 응답하여 상기 제 1 매트의 열들을 프리챠지하는 제 1 프리챠지 회로와; 그리고 제 2 프리챠지 신호에 응답하여 상기 제 2 매트의 열들을 프리챠지하는 제 2 프리챠지 회로를 더 포함한다.
예시적인 실시예에 있어서, 상기 제 1 매트의 활성화된 행에 속하는 마지막 데이터가 상기 외부 클록 신호의 (N-1)번째 사이클에서 상기 쉬프트 레지스터로 전달된 후, 상기 행 디코더 회로는 상기 외부 클록 신호의 N번째 사이클에서 상기 제 1 매트의 활성화된 행을 비활성화시키고 상기 외부 클록 신호의 (N+1)번째 사이클에서 상기 제 1 매트의 다음 행을 활성화시키며; 상기 제 1 프리챠지 신호는 상기 N번째 사이클의 소정 시간 동안 활성화된다.
예시적인 실시예에 있어서, 상기 제 2 매트의 활성화된 행에 속하는 마지막 데이터가 상기 외부 클록 신호의 N번째 사이클에서 상기 쉬프트 레지스터로 전달된 후, 상기 행 디코더 회로는 상기 외부 클록 신호의 (N+1)번째 사이클에서 상기 제 2 매트의 활성화된 행을 비활성화시키고 상기 외부 클록 신호의 (N+2)번째 사이클 에서 상기 제 2 매트의 다음 행을 활성화시키며; 상기 제 2 프리챠지 신호는 상기 (N+1)번째 사이클의 소정 시간 동안 활성화된다.
예시적인 실시예에 있어서, 상기 선택 신호는 상기 제 2 내부 클록 신호와 동일한 위상을 갖는다.
예시적인 실시예에 있어서, 상기 선택 신호는 상기 제 2 내부 클록 신호와 소정의 위상차를 갖는다.
예시적인 실시예에 있어서, 상기 행 디코더 회로는 레벨 워드 라인 구동 방식에 따라 행들을 구동한다.
예시적인 실시예에 있어서, 상기 제 1 내지 제 4 내부 클록 신호들은 상기 외부 클록 신호의 배주기를 갖는다.
예시적인 실시예에 있어서, 상기 버퍼 메모리는 에스램이다.
본 발명의 다른 특징에 따르면, 원낸드 플래시 메모리 장치는 비휘발성 메모리 셀 어레이와; 상기 비휘발성 메모리 셀 어레이로부터 페이지 데이터를 읽는 페이지 버퍼와; 그리고 상기 페이지 버퍼에 저장된 페이지 데이터를 임시 저장하는 버퍼 메모리를 포함하며, 상기 버퍼 메모리는 각각이 행들과 열들로 배열된 메모리 셀들을 구비한 제 1 및 제 2 매트들과; 상기 호스트로부터 제공되는 외부 클록 신호에 응답하여 제 1 및 제 2 내부 클록 신호들 및 선택 신호를 발생하는 클록 발생 회로와; 상기 제 1 내부 클록 신호는 상기 외부 클록 신호의 짝수번째 사이클에 동기되어 생성되고, 상기 제 2 내부 클록 신호는 상기 외부 클록 신호의 홀수번째 사이클에 동기되어 생성되며; 행 어드레스에 응답하여 상기 제 1 및 제 2 매트들의 동일한 행들을 순차적으로 활성화시키는 행 디코더 회로와; 상기 제 1 내부 클록 신호에 동기되어 동작하며, 상기 제 1 매트의 열들을 소정 단위로 순차적으로 선택하여 상기 선택된 열들의 데이터를 감지하는 제 1 읽기 회로와; 상기 제 2 내부 클록 신호에 동기되어 동작하며, 상기 제 2 매트의 열들을 소정 단위로 순차적으로 선택하여 상기 선택된 열들의 데이터를 감지하는 제 2 읽기 회로와; 상기 외부 클록 신호에 동기되어 동작하며, 상기 선택 신호에 응답하여 상기 제 1 읽기 회로에 감지된 데이터 비트들과 상기 제 2 읽기 회로에 의해서 감지된 데이터 비트들을 번갈아 선택하는 멀티플렉서와; 그리고 상기 외부 클록 신호에 동기되어 동작하며, 상기 멀티플렉서를 통해 전달되는 데이터 비트들을 래치하는 쉬프트 레지스터를 포함한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치로서 원낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 버퍼 메모리를 보여주는 블록도이다. 본 발명에 따른 버퍼 메모리(3000)는 도 1에 도시된 원낸드 플래시 메모리 장치(1000)에 적용되며, 페이지 데이터를 저장하기에 충분한 용량을 갖는다. 본 발명에 따른 버퍼 메모리(3000)는 레벨 워드 라인 구동 방식(leveled word line driving method)을 채용한다. 레벨 워드 라인 구동 방식에 따르면, 활성화된 워드 라인에 속하는 모든 메모리 셀들의 데이터 비트들이 읽혀질 때까지 워드 라인이 활성화 상태로 유지된다.
메모리 셀 어레이는 2개의 매트들(3100L, 3100R)을 포함하며, 매트들(3100L, 3100R) 각각은 행들(즉, 워드 라인들)과 열들(즉, 비트 라인들)로 배열된 메모리 셀들을 포함한다. 각 메모리 셀은 SRAM 셀로 구성될 것이다. 행 디코더 회로는 매트들(3100L, 3100R)에 각각 대응하는 행 디코더들(3200L, 3200R)로 구성된다. 매트(3100L)의 워드 라인들(WLi_L)(i=0∼m-1)은 대응하는 행 디코더(3200L)에 의해서 구동되고, 매트(3100R)의 워드 라인들(WLi_R)(i=0∼m-1)은 대응하는 행 디코더(3200R)에 의해서 구동된다. 행 디코더들(3200L, 3200R)은 읽기 동작시 동일한 행 어드레스에 응답하여 대응하는 워드 라인들을 동시에 또는 순차적으로 활성화시킨다. 예를 들면, 매트(3100L)의 워드 라인(WL0_L)이 행 디코더(3200L)에 의해서 구동되고 소정 시간(예를 들면, 클럭 신호의 X-사이클(X는 1 또는 그 보다 큰 정수)에 대응하는 시간)이 경과한 후, 매트(3100R)의 워드 라인(WL0_R)이 행 디코더(3200R)에 의해서 구동된다.
계속해서, 프리챠지 회로(3300L)는 제어 신호(BLPRE_L)에 응답하여 매트(3100L)의 비트 라인들(BLj_L)(j=0∼n-1)을 정해진 전압으로 프리챠지하고, 프리챠지 회로(3300R)는 제어 신호(BLPRE_R)에 응답하여 매트(3100R)의 비트 라인들(BLj_R)(j=0∼n-1)을 정해진 전압으로 프리챠지한다. 제어 신호들(BLPRE_L, BLPRE_R)은, 비록 도면에는 도시되지 않았지만, 버퍼 메모리(3000)의 전반적인 동작을 제어하는 제어 회로에 의해서 생성될 것이다. 열 디코더(3400L)는 클록 신호(SCLK_E)에 동기되어 동작하며, 매트(3100L)의 비트 라인들(BLj_L)(j=0∼n-1)을 정해진 단위(예를 들면, x16)로 순차적으로 선택한다. 감지 증폭기(3500L)는 클록 신호(SCLKD_E)에 동기되어 동작하며, 열 디코더(3400L)에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지/래치한다. 마찬가지로, 열 디코더(3400R)는 클록 신호(SCLK_O)에 동기되어 동작하며, 매트(3100R)의 비트 라인들(BLj_R)(j=0∼n-1)을 정해진 단위(예를 들면, x16)로 순차적으로 선택한다. 감지 증폭기(3500R)는 클록 신호(SCLKD_O)에 동기되어 동작하며, 열 디코더(3400R)에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지/래치한다.
이 실시예에 있어서, 제 1 열 디코더(3300L) 및 제 1 감지 증폭기(3400L)는 제 1 매트(3100L)의 열들을 선택하고 선택된 열들의 데이터를 감지하는 제 1 읽기 회로를 구성하며, 제 2 열 디코더(3300R) 및 제 2 감지 증폭기(3400R)는 제 2 매트(3100R)의 열들을 선택하고 선택된 열들의 데이터를 감지하는 제 2 읽기 회로를 구성한다.
클록 발생 회로(3600)는 외부(예를 들면, 도 1의 호스트)로부터 제공되는 클 록 신호(SCLK)(예를 들면, 외부 클록 신호)에 응답하여 클록 신호들(SCLK_E, SCLKD_E, SCLK_O, SCLKD_O) 및 선택 신호(LR_SEL)를 발생한다. 클록 신호(SCLK_E)는 외부(즉, 호스트)로부터 제공되는 클록 신호(SCLK)의 짝수번째 사이클에 동기되어 생성되고, 클록 신호(SCLK_O)는 클록 신호(SCLK)의 홀수번째 사이클에 동기되어 생성된다. 내부 클록 신호로서, 클록 신호들(SCLK_E, SCLK_O)은 클록 신호(SCLK)의 배주기를 갖는다. 클록 신호(SCLKD_E)는 클록 신호(SCLKD_E)의 지연 클록 신호이고, 클록 신호(SCLKD_O)는 클록 신호(SCLKD_O)의 지연 클록 신호이다. 선택 신호(LR_SEL)는 클록 신호(SCLKD_E)와 동일한 위상을 갖거나, 클록 신호(SCLKD_E)와 소정의 위상차를 갖는다. 예를 들면, 선택 신호(LR_SEL)는 지연 클록 신호(SCLKD_E)이거나 지연 클록 신호(SCLKD_E)를 지연시켜 얻어진 신호일 수 있다. 이는 이후 상세히 설명될 것이다.
멀티플렉서(3700)는 클록 신호(SCLK) 및 선택 신호(LR_SEL)에 응답하여 동작하며, 감지 증폭기들(3500L, 3500R)의 출력들을 번갈아 선택한다. 예를 들면, 선택 신호(LR_SEL)가 하이-레벨 구간일 때, 멀티플렉서(3700)는 클록 신호(SCLK)의 로우-하이 천이에 응답하여 감지 증폭기(3500L)의 출력 데이터를 선택하고, 선택된 데이터를 쉬프트 레지스터(3800)로 출력한다. 마찬가지로, 선택 신호(LR_SEL)가 로우-레벨 구간일 때, 멀티플렉서(3700)는 클록 신호(SCLK)의 로우-하이 천이에 응답하여 감지 증폭기(3500R)의 출력 데이터를 선택하고, 선택된 데이터를 쉬프트 레지스터(3800)로 출력한다. 쉬프트 레지스터(3800)는 클록 신호(SCLK)에 동기되어 멀티플렉서(3700)의 출력 데이터를 입력받고, 입력된 데이터를 순차적으로 쉬프트시킨 다. 출력 회로(3900)는 쉬프트 레지스터(3800)로부터 출력되는 데이터를 외부(예를 들면, 도 1의 호스트)로 출력한다. 쉬프트 레지스터(3800)는, 비록 도면에는 도시되지 않았지만, 멀티플렉서(3700)와 출력 회로(3900) 사이에 직렬 연결되며 클록 신호(SCLK)에 동기되어 동작하는 복수의 플립-플롭들로 구성될 수 있다.
도 5는 도 4에 도시된 버퍼 메모리의 읽기 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 버퍼 메모리의 읽기 동작이 참조 도면에 의거하여 상세히 설명될 것이다. 일단 호스트(2000)가 읽고자 하는 데이터에 대한 정보를 원낸드 플래시 메모리 장치(1000)로 전달하면, 원낸드 플래시 메모리 장치(1000)는 호스트(2000)에 의해서 요청된 데이터(예를 들면, 하나의 메모리 블록에 저장된 모든 페이지 데이터 또는 연속적인 페이지들의 데이터)를 클록 신호(SCLK)에 동기되어 연속적으로 출력할 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
도 1에 도시된 원낸드 플래시 메모리 장치(1000)의 제어 블록(1600)은 호스트(2000)의 요청에 따라 비휘발성 메모리 코어(1200) 및 버퍼 메모리(3000)를 제어한다. 예를 들면, 제어 블록(1600)은 한 페이지의 데이터가 비휘발성 메모리 셀 어레이(1220)에서 페이지 버퍼(1240)로 전달되도록 비휘발성 메모리 코어(1200)를 제어한다. 한 페이지의 데이터가 비휘발성 메모리 셀 어레이(1220)에서 페이지 버퍼(1240)로 전달될 때, 페이지 버퍼(1240)의 페이지 데이터는 제어 블록(1600)의 제어하에 버퍼 메모리(3000)로 전달된다. 일단 버퍼 메모리(1400)에 페이지 데이터가 저장되면, 호스트(2000)는 버퍼 메모리(1400)로 초기 어드레스를 클록 신호(SCLK)와 함께 출력한다. 클록 발생 회로(3600)는, 도 5에 도시된 바와 같이, 클록 신호 (SCLK)에 응답하여 클록 신호들(SCLK_E, SCLKD_E, SCLK_O, SCLKD_O) 및 선택 신호(LR_SEL)를 발생한다.
먼저, 버퍼 메모리(3000)의 행 디코더(3200L)는 초기 어드레스의 행 어드레스에 대응하는 워드 라인(예를 들면, WL0_L)을 활성화시킨다. 워드 라인(WL0_L)의 활성화 이전에, 도 5에 도시된 바와 같이, 제어 신호들(BLPRE_L, BLPRE_R)은 로우로 비활성화된다. 이는 프리챠지 회로들(3300L, 3300R)이 비활성화되게 한다. 워드 라인(WL0_L)이 활성화됨에 따라, 열 디코더(3400L)는 클록 신호(SCLK_E)에 동기되어 매트(3100L)의 비트 라인들(BLj_L) 중 일부(예를 들면, 16개의 비트 라인들)를 선택한다. 여기서, 열 디코더(3400L)는 초기 어드레스의 열 어드레스에 응답하여 비트 라인들을 선택하며, 클록 신호(SCLK_E)에 동기되어 초기 열 어드레스를 순차적으로 증가시킨다. 감지 증폭기(3500L)는 클록 신호(SCLKD_E)에 동기되어 선택된 비트 라인들 상의 데이터(예를 들면, B0)를 래치한다. 선택 신호(LR_SEL)가 하이 레벨일 때, 멀티플렉서(3700)는 클록 신호(SCLK)의 로우-하이 천이에 응답하여 감지 증폭기(3500L)에 래치된 데이터(B0)를 선택하고, 선택된 데이터(B0)를 쉬프트 레지스터(3800)로 출력한다.
도 5에서 알 수 있듯이, 매트(3100R)에 배열된 워드 라인(WL0_R)은 매트(3100L)에 배열된 워드 라인(WL0_L)이 활성화되고 소정 시간(예를 들면, 클록 신호(SCLK)의 한 사이클에 대응하는 시간)이 경과한 후 활성화된다. 워드 라인(WL0_R)이 활성화됨에 따라, 열 디코더(3400R)는 클록 신호(SCLK_O)에 동기되어 매트(3100R)의 비트 라인들(BLj_R) 중 일부(예를 들면, 16개의 비트 라인들)를 선택한 다. 여기서, 열 디코더(3400R)는 초기 어드레스의 열 어드레스에 응답하여 비트 라인들을 선택하며, 클록 신호(SCLK_O)에 동기되어 초기 열 어드레스를 순차적으로 증가시킨다. 감지 증폭기(3500R)는 클록 신호(SCLKD_O)에 동기되어 선택된 비트 라인들 상의 데이터(예를 들면, B1)를 래치한다. 선택 신호(LR_SEL)가 로우 레벨일 때, 멀티플렉서(3700)는 클록 신호(SCLK)의 로우-하이 천이에 응답하여 감지 증폭기(3500R)에 래치된 데이터(B1)를 선택하고, 선택된 데이터(B1)를 쉬프트 레지스터(3800)로 출력한다.
이후, 앞서 설명된 것과 동일한 방식으로 감지 증폭기(3500L)의 출력 데이터와 감지 증폭기(3500R)의 출력 데이터가 번갈아 선택됨에 따라, 클록 신호(SCLK)의 매 사이클에서 쉬프트 레지스터(3800)에 의해서 데이터가 순차적으로 래치될 것이다.
도 5의 클록 신호(SCLK)의 T0 사이클에서, 워드 라인(WL0_L)의 마지막 데이터(Bn-2)는 클록 신호(SCLKD_E)에 동기되어 열 디코더(3400L)를 통해 감지 증폭기(3500L)에 래치된다. 래치된 데이터(Bn-2)는 T1 사이클의 클록 신호(SCLK)의 로우-하이 천이에 동기되어 멀티플렉서(3700)를 통해 쉬프트 레지스터(3800)로 전달된다. 마찬가지로, 클록 신호(SCLK)의 T1 사이클에서, 워드 라인(WL0_R)의 마지막 데이터(Bn-1)는 클록 신호(SCLKD_O)에 동기되어 열 디코더(3400R)를 통해 감지 증폭기(3500R)에 래치된다. 래치된 데이터(Bn-1)는 T2 사이클의 클록 신호(SCLK)의 로우-하이 천이에 동기되어 멀티플렉서(3700)를 통해 쉬프트 레지스터(3800)로 전달된다.
T1 사이클의 클록 신호(SCLK)에 동기되어 워드 라인(WL0_L)의 마지막 데이터(Bn-2)가 쉬프트 레지스터(3800)에 래치되기 때문에, 워드 라인(WL0_L)은 T2 사이클의 클록 신호(SCLK)에 동기되어 비활성화되고 제어 신호(BLPRE_L)는 T2 사이클의 클록 신호(SCLK)에 동기되어 활성화된다. 제어 신호(BLPRE_L)의 활성화에 따라 매트(3100L)에 대한 프리챠지 동작이 수행된다. 클록 신호(SCLK)의 T3 사이클에서, 매트(3100L)의 다음 워드 라인(WL1_L)이 T3 사이클의 클록 신호(SCLK)에 동기되어 활성화된다. 마찬가지로, T2 사이클의 클록 신호(SCLK)에 동기되어 워드 라인(WL0_R)의 마지막 데이터(Bn-1)가 쉬프트 레지스터(3800)에 래치되기 때문에, 워드 라인(WL0_R)은 T3 사이클의 클록 신호(SCLK)에 동기되어 비활성화되고 제어 신호(BLPRE_R)는 T2 사이클의 클록 신호(SCLK)에 동기되어 활성화된다. 제어 신호(BLPRE_R)의 활성화에 따라 매트(3100R)에 대한 프리챠지 동작이 수행된다. 클록 신호(SCLK)의 T4 사이클에서, 매트(3100R)의 다음 워드 라인(WL1_R)이 T4 사이클의 클록 신호(SCLK)에 동기되어 활성화된다.
이후, 다음 워드 라인들(WL1_L, WL1_R)과 관련된 데이터 출력 동작은 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다.
매트들(3100L, 3100R)로부터 번갈아 데이터를 쉬프트 레지스터(3800)에 저장함으로써, 도 5에 도시된 바와 같이, 매트들(3100L, 3100R) 각각의 프리챠지 동작이 수행될 수 있는 시간을 충분히 확보하는 것이 가능하다. 이는 프리챠지 시간의 제약없이 데이터 전송 속도(또는 데이터 버스트 주파수)를 향상시킬 수 있음을 의미한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 매트들(3100L, 3100R) 각각의 프리챠지 동작이 수행될 수 있는 시간을 충분히 확보함으로써 프리챠지 시간의 제약없이 데이터 전송 속도(또는 데이터 버스트 주파수)를 향상시킬 수 있다.

Claims (19)

  1. 비휘발성 메모리 셀 어레이와;
    상기 비휘발성 메모리 셀 어레이로부터 페이지 데이터를 읽는 페이지 버퍼와; 그리고
    상기 페이지 버퍼에 저장된 페이지 데이터를 임시 저장하는 버퍼 메모리를 포함하며, 상기 버퍼 메모리는
    각각이 행들과 열들로 배열된 메모리 셀들을 구비한 제 1 및 제 2 매트들과;
    상기 호스트로부터 제공되는 외부 클록 신호에 응답하여 제 1 내지 제 4 내부 클록 신호들 및 선택 신호를 발생하는 클록 발생 회로와;
    행 어드레스에 응답하여 상기 제 1 및 제 2 매트들의 동일한 행들을 순차적으로 활성화시키는 행 디코더 회로와;
    상기 제 1 내부 클록 신호에 동기되어 동작하며, 열 어드레스에 응답하여 상기 제 1 매트의 열들을 일정 단위로 선택하는 제 1 열 디코더와;
    상기 제 1 내부 클록 신호의 지연 클록 신호로서 상기 제 2 내부 클록 신호에 동기되어 동작하며, 상기 제 1 열 디코더에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지하는 제 1 감지 증폭기와;
    상기 제 3 내부 클록 신호에 동기되어 동작하며, 상기 열 어드레스에 응답하여 상기 제 2 매트의 열들을 일정 단위로 선택하는 제 2 열 디코더와;
    상기 제 3 내부 클록 신호의 지연 클록 신호로서 상기 제 4 내부 클록 신호 에 동기되어 동작하며, 상기 제 2 열 디코더에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지하는 제 2 감지 증폭기와;
    상기 외부 클록 신호에 동기되어 동작하며, 상기 선택 신호에 응답하여 상기 제 1 감지 증폭기에 의해서 감지된 데이터 비트들과 상기 제 2 감지 증폭기에 의해서 감지된 데이터 비트들을 번갈아 선택하는 멀티플렉서와; 그리고
    상기 외부 클록 신호에 동기되어 동작하며, 상기 멀티플렉서를 통해 전달되는 데이터 비트들을 래치하는 쉬프트 레지스터를 포함하는 원낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 버퍼 메모리는
    제 1 프리챠지 신호에 응답하여 상기 제 1 매트의 열들을 프리챠지하는 제 1 프리챠지 회로와; 그리고
    제 2 프리챠지 신호에 응답하여 상기 제 2 매트의 열들을 프리챠지하는 제 2 프리챠지 회로를 더 포함하는 원낸드 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 매트의 활성화된 행에 속하는 마지막 데이터가 상기 외부 클록 신호의 (N-1)번째 사이클에서 상기 쉬프트 레지스터로 전달된 후, 상기 행 디코더 회로는 상기 외부 클록 신호의 N번째 사이클에서 상기 제 1 매트의 활성화된 행을 비 활성화시키고 상기 외부 클록 신호의 (N+1)번째 사이클에서 상기 제 1 매트의 다음 행을 활성화시키며; 상기 제 1 프리챠지 신호는 상기 N번째 사이클의 소정 시간 동안 활성화되는 원낸드 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 매트의 활성화된 행에 속하는 마지막 데이터가 상기 외부 클록 신호의 N번째 사이클에서 상기 쉬프트 레지스터로 전달된 후, 상기 행 디코더 회로는 상기 외부 클록 신호의 (N+1)번째 사이클에서 상기 제 2 매트의 활성화된 행을 비활성화시키고 상기 외부 클록 신호의 (N+2)번째 사이클에서 상기 제 2 매트의 다음 행을 활성화시키며; 상기 제 2 프리챠지 신호는 상기 (N+1)번째 사이클의 소정 시간 동안 활성화되는 원낸드 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 선택 신호는 상기 제 2 내부 클록 신호와 동일한 위상을 갖는 원낸드 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 선택 신호는 상기 제 2 내부 클록 신호와 소정의 위상차를 갖는 원낸드 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 행 디코더 회로는 레벨 워드 라인 구동 방식에 따라 행들을 구동하는 원낸드 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 내지 제 4 내부 클록 신호들은 상기 외부 클록 신호의 배주기를 갖는 원낸드 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 버퍼 메모리는 에스램인 원낸드 플래시 메모리 장치.
  10. 비휘발성 메모리 셀 어레이와;
    상기 비휘발성 메모리 셀 어레이로부터 페이지 데이터를 읽는 페이지 버퍼와; 그리고
    상기 페이지 버퍼에 저장된 페이지 데이터를 임시 저장하는 버퍼 메모리를 포함하며, 상기 버퍼 메모리는
    각각이 행들과 열들로 배열된 메모리 셀들을 구비한 제 1 및 제 2 매트들과;
    상기 호스트로부터 제공되는 외부 클록 신호에 응답하여 제 1 및 제 2 내부 클록 신호들 및 선택 신호를 발생하는 클록 발생 회로와;
    상기 제 1 내부 클록 신호는 상기 외부 클록 신호의 짝수번째 사이클에 동기 되어 생성되고, 상기 제 2 내부 클록 신호는 상기 외부 클록 신호의 홀수번째 사이클에 동기되어 생성되며;
    행 어드레스에 응답하여 상기 제 1 및 제 2 매트들의 동일한 행들을 순차적으로 활성화시키는 행 디코더 회로와;
    상기 제 1 내부 클록 신호에 동기되어 동작하며, 상기 제 1 매트의 열들을 소정 단위로 순차적으로 선택하여 상기 선택된 열들의 데이터를 감지하는 제 1 읽기 회로와;
    상기 제 2 내부 클록 신호에 동기되어 동작하며, 상기 제 2 매트의 열들을 소정 단위로 순차적으로 선택하여 상기 선택된 열들의 데이터를 감지하는 제 2 읽기 회로와;
    상기 외부 클록 신호에 동기되어 동작하며, 상기 선택 신호에 응답하여 상기 제 1 읽기 회로에 감지된 데이터 비트들과 상기 제 2 읽기 회로에 의해서 감지된 데이터 비트들을 번갈아 선택하는 멀티플렉서와; 그리고
    상기 외부 클록 신호에 동기되어 동작하며, 상기 멀티플렉서를 통해 전달되는 데이터 비트들을 래치하는 쉬프트 레지스터를 포함하는 원낸드 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 읽기 회로는
    상기 제 1 내부 클록 신호에 동기되어 동작하며, 열 어드레스에 응답하여 상 기 제 1 매트의 열들을 소정 단위로 선택하는 제 1 열 디코더와; 그리고
    상기 제 1 내부 클록 신호의 지연 클록 신호에 동기되어 동작하며, 상기 제 1 열 디코더에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지하는 제 1 감지 증폭기를 포함하는 원낸드 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 2 읽기 회로는
    상기 제 2 내부 클록 신호에 동기되어 동작하며, 상기 열 어드레스에 응답하여 상기 제 2 매트의 열들을 일정 단위로 선택하는 제 2 열 디코더와; 그리고
    상기 제 2 내부 클록 신호의 지연 클록 신호에 동기되어 동작하며, 상기 제 2 열 디코더에 의해서 선택된 비트 라인들 상의 데이터 비트들을 감지하는 제 2 감지 증폭기를 포함하는 원낸드 플래시 메모리 장치.
  13. 제 10 항에 있어서,
    상기 버퍼 메모리는
    제 1 프리챠지 신호에 응답하여 상기 제 1 매트의 열들을 프리챠지하는 제 1 프리챠지 회로와; 그리고
    제 2 프리챠지 신호에 응답하여 상기 제 2 매트의 열들을 프리챠지하는 제 2 프리챠지 회로를 더 포함하는 원낸드 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 매트의 활성화된 행에 속하는 마지막 데이터가 상기 외부 클록 신호의 (N-1)번째 사이클에서 상기 쉬프트 레지스터로 전달된 후, 상기 행 디코더 회로는 상기 외부 클록 신호의 N번째 사이클에서 상기 제 1 매트의 활성화된 행을 비활성화시키고 상기 외부 클록 신호의 (N+1)번째 사이클에서 상기 제 1 매트의 다음 행을 활성화시키며; 상기 제 1 프리챠지 신호는 상기 N번째 사이클의 소정 시간 동안 활성화되는 원낸드 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 2 매트의 활성화된 행에 속하는 마지막 데이터가 상기 외부 클록 신호의 N번째 사이클에서 상기 쉬프트 레지스터로 전달된 후, 상기 행 디코더 회로는 상기 외부 클록 신호의 (N+1)번째 사이클에서 상기 제 2 매트의 활성화된 행을 비활성화시키고 상기 외부 클록 신호의 (N+2)번째 사이클에서 상기 제 2 매트의 다음 행을 활성화시키며; 상기 제 2 프리챠지 신호는 상기 (N+1)번째 사이클의 소정 시간 동안 활성화되는 원낸드 플래시 메모리 장치.
  16. 제 11 항에 있어서,
    상기 선택 신호는 상기 제 1 내부 클록 신호의 지연 클록 신호와 동일한 위상을 갖는 원낸드 플래시 메모리 장치.
  17. 제 11 항에 있어서,
    상기 선택 신호는 상기 제 1 내부 클록 신호의 지연 클록 신호와 소정의 위상차를 갖는 원낸드 플래시 메모리 장치.
  18. 제 10 항에 있어서,
    상기 행 디코더 회로는 레벨 워드 라인 구동 방식에 따라 행들을 구동하는 원낸드 플래시 메모리 장치.
  19. 제 10 항에 있어서,
    상기 제 1 및 제 2 내부 클록 신호들은 상기 외부 클록 신호의 배주기를 갖는 원낸드 플래시 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101845277B1 (ko) 2016-01-18 2018-04-04 윈본드 일렉트로닉스 코포레이션 반도체 메모리 장치 및 그 동작 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070152076A1 (en) * 2004-12-13 2007-07-05 Chiang Kuo C Monitoring system with a wireless transmitting/receiving module
WO2007036050A1 (en) 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Memory with output control
US20090013148A1 (en) 2007-07-03 2009-01-08 Micron Technology, Inc. Block addressing for parallel memory arrays
JP4941868B2 (ja) * 2009-02-26 2012-05-30 パナソニック株式会社 半導体装置、並びに半導体装置の設計方法、設計装置、および故障検出方法
US9257181B2 (en) * 2011-03-23 2016-02-09 Samsung Electronics Co., Ltd. Sense amplification circuits, output circuits, nonvolatile memory devices, memory systems, memory cards having the same, and data outputting methods thereof
KR101917295B1 (ko) * 2011-10-27 2018-11-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130072521A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 고전압 트랜지스터를 포함한 반도체 소자
US9892032B2 (en) 2013-02-07 2018-02-13 Sandisk Technologies Llc Management of random cache read operations
KR20150023166A (ko) * 2013-08-23 2015-03-05 에스케이하이닉스 주식회사 반도체 장치
KR102620562B1 (ko) 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
JP6178909B1 (ja) * 2016-09-15 2017-08-09 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
US10838732B2 (en) 2018-12-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for ordering bits in a memory device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4141581B2 (ja) * 1999-04-05 2008-08-27 株式会社ルネサステクノロジ フラッシュメモリを搭載する記憶装置
US6404694B2 (en) * 1999-08-16 2002-06-11 Hitachi, Ltd. Semiconductor memory device with address comparing functions
US6522189B1 (en) * 2000-10-02 2003-02-18 Broadcom Corporation High-speed bank select multiplexer latch
US6784889B1 (en) * 2000-12-13 2004-08-31 Micron Technology, Inc. Memory system and method for improved utilization of read and write bandwidth of a graphics processing system
JP4711531B2 (ja) 2001-03-23 2011-06-29 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2003068071A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体メモリ
KR100463197B1 (ko) * 2001-12-24 2004-12-23 삼성전자주식회사 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치
JP4034971B2 (ja) 2002-01-21 2008-01-16 富士通株式会社 メモリコントローラおよびメモリシステム装置
JP4082913B2 (ja) * 2002-02-07 2008-04-30 株式会社ルネサステクノロジ メモリシステム
JP4241175B2 (ja) * 2003-05-09 2009-03-18 株式会社日立製作所 半導体装置
US6967870B2 (en) * 2004-01-07 2005-11-22 Integrated Memory Technologies, Inc. Combination NAND-NOR memory device
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
KR100669342B1 (ko) * 2004-12-21 2007-01-16 삼성전자주식회사 낸드 플래시 메모리 장치의 프로그램 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101845277B1 (ko) 2016-01-18 2018-04-04 윈본드 일렉트로닉스 코포레이션 반도체 메모리 장치 및 그 동작 방법

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