JP4141581B2 - フラッシュメモリを搭載する記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記憶装置に関し、より特定的には、フラッシュメモリを搭載する記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の進歩に伴い、フラッシュメモリの記憶容量も大きくなってきている。この大容量化に伴い、小型でかつ低消費電力である特性を生かして特に携帯機器の分野においては記録メディアとしてフラッシュメモリを搭載した記憶装置が使用されるようになってきた。
【０００３】
【発明が解決しようとする課題】
フラッシュメモリは、不揮発性で、一括消去後再書込ができる半導体記憶装置である。フラッシュメモリは、高密度に記憶素子を集積し、かつ、高速にデータ授受をするため、セクタアドレスを指定して一定量のデータをセクタ単位で読出、消去、書込（プログラム）を一括して行う。フラッシュメモリの大容量化に伴い、フラッシュメモリが一括してデータを読出す単位であるセクタ容量も増加する傾向にあり、たとえば、２５６ＭビットのＡＮＤ型フラッシュメモリではこのセクタ容量は２０４８バイトになっている。
【０００４】
一方、パーソナルコンピュータを初めとする情報機器がハードディスクやメモリカード等の記憶装置とデータ授受を行なう際の単位のデータ容量（本明細書中では以降メディアセクタ容量と称する）は、たとえば、標準的には５１２バイトであり、このメディアセクタ容量は特に増加する傾向は見られない。
【０００５】
このような、セクタ構造を持ったフラッシュメモリを搭載する記憶装置では、フラッシュメモリのセクタデータを一時的に格納し、ホストシステムとのデータ転送を行なうためのタイミングおよび容量の調整を行なうためのバッファメモリを記憶装置の内部に搭載する必要がある。このバッファメモリは通常ＳＲＡＭ（Static Random Access Memory）等が用いられる。
【０００６】
ホストシステムとのデータ転送の容量、すなわちメディアセクタ容量が、フラッシュメモリのセクタ容量よりも小容量である場合でも、バッファメモリの容量は、フラッシュメモリのセクタ容量と同容量もしくはそれ以上の容量にする必要があった。
【０００７】
しかしながら、フラッシュメモリのセクタ容量が年々大容量化しつつあり、このような場合には、バッファメモリとして大容量のＳＲＡＭを搭載する必要があり、コスト的にデメリットが生じていた。
【０００８】
本発明は、このような問題点を解決するようになされたもので、その目的は、メディアセクタ容量に相当する小容量のバッファメモリを搭載することを可能にし、コストダウンを図ったフラッシュメモリを搭載する記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明は、ある局面においては、ホストシステムから外部書込アドレス信号と外部書込データとを受けてデータ記憶を行う書込モードを備える記憶装置であって、外部書込データ容量より容量の大きい内部書込データ容量を単位として複数のデータの書込がなされるフラッシュメモリを備え、フラッシュメモリは、書込モードにおいて、内部書込アドレス信号を受けて、内部書込データに含まれる複数のデータを取込み保持し、書込モードにおいて、外部書込アドレス信号を受けて内部書込アドレス信号を発生し、外部書込データを受けて保持して外部書込データと外部書込アドレス信号とに基づいて内部書込データを出力するデータ入出力部をさらに備え、データ入出力部は、書込モードにおいて、ホストシステムから外部書込データおよび外部書込アドレス信号を受ける第１のインタフェイス部と、外部書込データ容量以上で、かつ、内部書込データ容量より小さい記憶容量を有し、書込モードにおいて第１のインタフェイス部から外部書込データを受け取る、バッファメモリと、書込モードにおいて、第１のインタフェイス部から外部書込アドレス信号を受けて内部書込アドレス信号を発生し、バッファメモリから読出した外部書込データに、フラッシュメモリを構成するメモリセルの消去状態に対応するデータを加えて内部書込データを発生する、第２のインタフェイス部とを含む。
【００１０】
好ましくは、フラッシュメモリは、内部書込アドレス信号に対応し、内部書込データ容量と同じ容量を持つメモリ領域単位を有し、メモリ領域単位はオフセット信号に対応する複数の領域を含み、第２のインタフェイス部は、外部書込アドレス信号に含まれるオフセット信号を出力し、外部書込データに対応する内部書込データをメモリ領域単位のオフセット信号に対応する領域に書き込む。
【００１１】
より好ましくは、第２のインタフェイス部は、メモリ領域単位の外部書込データに対応する内部書込データを書き込んだ残りの領域に、フラッシュメモリを構成するメモリセルの消去状態に対応するデータを書き込む。
【００１２】
さらに好ましくは、内部書込データ容量は、外部書込データ容量の整数倍である。
【００１３】
より好ましくは、フラッシュメモリは、クロックに同期して内部書込データを順次取込み、第２のインタフェイス部は、バッファメモリに対する読出制御信号を発生してバッファメモリから外部書込データを受けて内部書込データを発生し、外部書込アドレス信号から内部書込アドレス信号を発生する、データ転送制御部を有し、データ転送制御部は、フラッシュメモリに内部書込データの書込が開始されるときに、クロックのカウントを開始するカウンタと、外部書込アドレス信号に含まれるオフセット信号とカウンタのカウント値の上位から所定数ビットとが一致した時に一致信号を出力する比較器と、バッファメモリがクロックに同期して外部書込データを出力するように一致信号に応じて読出制御信号をバッファメモリに与えるゲート回路と、一致信号が非活性化されている時は、フラッシュメモリを構成するメモリセルの消去状態に対応するデータをフラッシュメモリに与え、一致信号が活性化した時はバッファメモリから読出された外部書込データをフラッシュメモリに与える選択回路とを有する。
【００１４】
好ましくは、記憶装置は、ホストシステムから外部読出アドレス信号を受けてホストシステムに外部読出データを出力する読出モードをさらに備え、データ入出力部は、読出モード時に、外部読出アドレス信号を受けて内部読出アドレス信号を発生してフラッシュメモリに与え、フラッシュメモリから読出される内部読出データの一部を選択して外部読出データとして保持した後、ホストシステムに対して外部読出データを出力し、第１のインタフェイス部は、読出モード時に、ホストシステムから受けた外部読出アドレス信号に応じた外部読出データをホストシステムに出力し、バッファメモリは、外部読出データ容量以上で、かつ、内部読出データ容量より小さい記憶容量を有し、読出モード時に、第１のインタフェイス部に対して保持していた外部読出データを出力し、第２のインタフェイス部は、読出モード時に、第１のインタフェイス部から外部読出アドレス信号を受けて内部読出アドレス信号を発生してフラッシュメモリに与えてフラッシュメモリから内部読出データが含む複数のデータを読出し、内部読出しデータの一部を外部読出データとしてバッファメモリに送出する。
【００１８】
好ましくは、フラッシュメモリは、クロックに同期して内部読出データを順次出力し、第２のインタフェイス部は、外部読出アドレス信号から内部読出アドレス信号を発生し、内部読出データの一部を選択して外部読出データとしてバッファメモリが格納するようにバッファメモリへ書込制御信号を発生する、データ転送制御部を有し、データ転送制御部は、フラッシュメモリから内部読出データの読出が開始されるときに、クロックのカウントを開始するカウンタと、外部書込アドレス信号に含まれるオフセット信号とカウンタのカウント値の上位から所定数ビットとが一致した時に一致信号を出力する比較器と、バッファメモリがクロックに同期して内部読出データの一部を外部読出データとして格納するように一致信号に応じて書込制御信号をバッファメモリに与えるゲート回路とを有する。
【００１９】
この発明は他の局面では、フラッシュメモリを搭載する記憶装置であって、フラッシュメモリと、ホストシステムから入力される外部アドレスに対応する内部主アドレスおよび内部副アドレスを発生し、ホストシステムから入力される外部データをフラッシュメモリに出力、またはフラッシュメモリから入力されるデータを外部データとしてホストシステムへ出力する、データ入出力部とを備え、データ入出力部は、内部主アドレスによってフラッシュメモリの外部データの容量より大きい容量を持つメモリ領域単位を選択し、内部副アドレスによってメモリ領域単位内のデータ入出力開始位置を指定し、データ入出力開始位置からフラッシュメモリのデータ読出、またはデータ入出力開始位置からフラッシュメモリへのデータの書込を行う。
【００２０】
好ましくは、データ入出力部は、ホストシステムとフラッシュメモリとの間のタイミング調整をするために外部データを一時的に保持するバッファメモリを含み、バッファメモリの記憶容量は、外部データの容量以上で、メモリ領域単位の容量より小さい。
【００２１】
【発明の実施の形態】
以下図面を参照しつつ、本発明の実施の形態について詳しく説明する。なお、図中同一符号は、同一または相当部分を示す。
【００２２】
［実施の形態１］
図１は、フラッシュメモリを搭載した記憶装置１の概略構成を示すブロック図である。
【００２３】
図１を参照して、記憶装置１は、ホストシステム１２と記憶する外部データの授受を行なうためのものであり、ホストシステムからメディアアドレスを受けてアドレス変換を行い、ホストシステムとの間で外部データを授受するためにデータ変換を行うデータ入出力部９と、データ入出力部９が変換したアドレス信号に応じてデータ授受を行うフラッシュメモリ１０とを含む。データ入出力部９はフラッシュメモリ１０が入出力するデータと外部データとの間のデータの変換を行う。
【００２４】
データ入出力部９は、ホストシステムとデータ転送を行なうホストインタフェイス部２と、ホストインタフェイス部２がホストシステム１２とデータ転送を行なうためにフラッシュメモリのセクタデータの一部を一時的に格納する５１２バイトの容量を持つバッファメモリ４と、ホストインタフェイス部２からの指令に応じてバッファメモリ４とフラッシュメモリとのデータ授受のコントロールを行なうフラッシュインタフェイス部７と、記憶装置１が記憶すべきデータを保持する半導体装置であるフラッシュメモリ１０とを含む。
【００２５】
フラッシュインタフェイス部７は、フラッシュメモリの仕様にあわせたシーケンスで、読出や書込等の動作を設定するコマンドや、読出や書込時にメモリ領域を指定するためのアドレスをフラッシュメモリに送出するシーケンサ部６と、ホストシステム１２から与えられたメディアセクタアドレスからフラッシュメモリのセクタアドレスおよびカラムアドレスオフセットを生成するデータ転送制御部８とを含む。
【００２６】
フラッシュメモリ１０は、各々が２０４８バイトの容量を持つ複数のセクタを有する。フラッシュメモリ１０は、セクタアドレスが指定されると、指定されたセクタに記憶されている２０４８バイトのデータをシリアルに出力することができる。
【００２７】
図２は、実施の形態１におけるフラッシュメモリとバッファメモリとのアドレスの対応関係を示すメモリマップである。
【００２８】
図２を参照して、メディアセクタ容量、すなわち記憶装置１が一括してデータ授受を行なうセクタ容量が５１２バイト、フラッシュメモリ１０の１セクタが２０４８バイトである場合のメモリアップであり、フラッシュメモリ１０の１／４セクタをメディアセクタとして割当てている。
【００２９】
たとえば、メディアセクタアドレス０ｈは、フラッシュセクタアドレス０ｈのフラッシュカラムアドレス０ｈ〜１ＦＦｈに相当する。メディアセクタアドレス１ｈは、フラッシュセクタアドレス０ｈのフラッシュカラムアドレス２００ｈ〜３ＦＦｈに相当する。同様に、メディアセクタアドレス２ｈは、フラッシュセクタアドレス０ｈのフラッシュカラムアドレス４００ｈ〜５ＦＦｈに相当する。メディアセクタアドレス３ｈは、フラッシュセクタアドレス０ｈのフラッシュカラムアドレス６００ｈ〜７ＦＦｈに相当する。つまり、各フラッシュセクタアドレスはそれぞれ４分割され、メディアセクタアドレスに割当てられている。
【００３０】
図３は、メディアセクタアドレスをフラッシュセクタアドレスとカラムアドレスオフセット生成ビットとに変換する説明をするための図である。
【００３１】
図３を参照して、メディアセクタアドレスＭＡ１５〜ＭＡ０の上位１４ビットは、フラッシュセクタアドレスＳＡ１３〜ＳＡ０として使用される。また、メディアセクタアドレスのうち下位２ビットであるＭＡ１、ＭＡ０は、カラムアドレスオフセット生成ビットＣ１、Ｃ０として使用され、このカラムアドレスオフセット生成ビットから後に説明するスタートフラッシュカラムアドレスオフセットを発生する。
【００３２】
図４は、スタートフラッシュカラムアドレスオフセットとメディアセクタアドレスの下位２ビットとの関係を示す図である。
【００３３】
図４を参照して、ＭＡ１、ＭＡ０がともに０であるときは、スタートフラッシュカラムアドレスオフセットは０ｈに設定され、メディアセクタ容量である５１２バイトのデータの授受がバッファメモリとフラッシュメモリとの間で行なわれる。
【００３４】
ＭＡ１、ＭＡ０がそれぞれ、０、１であるときは、スタートフラッシュカラムアドレスオフセットは２００ｈに設定され、バッファメモリとフラッシュメモリとの間のデータ授受が行なわれる。
【００３５】
ＭＡ１、ＭＡ０がそれぞれ１、０の場合には、スタートフラッシュカラムアドレスオフセットは４００ｈに設定され、バッファメモリとフラッシュメモリとの間でデータ授受が行なわれる。
【００３６】
ＭＡ１、ＭＡ０がともに１であるときは、スタートフラッシュカラムアドレスオフセットは６００ｈに設定され、バッファメモリとフラッシュメモリとの間のデータ授受が行なわれる。
【００３７】
図５は、実施の形態１の記憶装置の処理のメインフローを示す図である。
図５を参照して、ステップＳ０１は、ホストシステムからの要求待ちのステップである。続いて、ステップＳ０２において、読出の要求があったか否かが判断される。読出要求があった場合には、ステップＳ０４に移り、読出処理が行なわれる。読出処理が完了すると、再び、ステップＳ０１に戻りホストシステムからの要求待ち状態となる。
【００３８】
ステップＳ０２において、読出要求が行なわれていない場合には、ステップＳ０３に進む。ステップＳ０３では、ホストシステムから書込要求が行なわれていないかどうかが判断される。書込要求があった場合には、ステップＳ０５に進み、書込処理が行なわれる。書込処理が完了すると、再び、ステップＳ０１に進みホストシステムからの要求待ち状態となる。
【００３９】
ステップ０３において、書込要求が行なわれなかった場合には、再び、ステップＳ０１に戻り、ホストシステムからの要求待ち状態となる。
【００４０】
図６は、図５に示したステップＳ０４の読出処理の詳細を示すフローチャートである。
【００４１】
図６を参照して、ステップＳ１１において、読出が開始される。
次いで、ステップＳ１２において、メディアセクタアドレスがホストシステムから受信される。続いて、受信したメディアセクタアドレスをもとにアドレス変換が行なわれ、図４で示したスタートフラッシュカラムアドレスオフセットの値が生成される。
【００４２】
続いてステップＳ１４において、フラッシュメモリからセクタ読出が行なわれる。そして読出されたデータは、ステップＳ１５において、オフセット値に基づきバッファメモリに書込まれる。続いてステップＳ１６において、ホストシステムに割込み信号を送出し、ステップＳ１７において、バッファメモリに書込まれたデータをホストシステムに対して読出データとして送出する。そしてステップＳ１８において、読出が終了する。
【００４３】
図７は、図６に示した読出処理の各ステップが記憶装置内のどのブロックで実施されているかを示す図である。
【００４４】
図７を参照して、まずホストシステムからコントローラやバッファメモリに対してメディアセクタアドレスの読出要求が発信される。コントローラというのは、図１におけるホストインタフェイス部２およびフラッシュインタフェイスシーケンサ部６に該当する。
【００４５】
これを受けて、コントローラではメディアセクタアドレスからフラッシュメモリのセクタアドレスＳＡとオフセット値の生成がされる。そして、フラッシュメモリに対してリードコマンドとセクタアドレスＳＡが発信される。応じて、フラッシュメモリではセクタリードが行なわれ２０４８バイトのデータが順次フラッシュインタフェイスデータ出力としてコントローラに送出される。これを受けてコントローラではメディアセクタアドレスに基づくオフセットに対応する５１２バイトのデータを抜き出してバッファメモリへと転送する。
【００４６】
そしてバッファメモリへのデータの格納が終了すると、コントローラはホストシステムに対してメディアセクタアドレスのデータ読出要求を行ないホストシステムは割込みを受付ける。続いて、コントローラはバッファメモリからデータを出力しこれによりメディアセクタアドレスのデータ読出が行なわれる。そして読出が終了する。
【００４７】
図８は、図５に示したステップＳ０５における書込処理の詳細を示すフローチャートである。
【００４８】
図８を参照して、まず、ステップＳ２１において書込が開始される。
続いて、ステップＳ２２においてホストシステムから発信されたメディアセクタアドレスが受信される。
【００４９】
続いて、ステップＳ２３において、記憶装置がホストシステムに対してデータを要求する。そして、ステップＳ２４において、記憶装置がホストシステムからデータを受信する。このデータはステップＳ２５において、バッファメモリに書込まれる。
【００５０】
そして、ステップＳ２６において、ステップＳ２２で受信したメディアセクタアドレスからオフセット値の生成がされる。その後、ステップＳ２７においてフラッシュメモリに対するプログラムコマンドの設定がされる。続いて、ステップＳ２８において、バッファメモリからのデータを初期値データと合成し所定のタイミングでフラッシュメモリに書込が行なわれる。
【００５１】
そして、ステップＳ２９において書込が終了する。
図９は、図８に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
【００５２】
図９を参照して、まずホストシステムからメディアセクタアドレスの書込要求がコントローラに向けて発信される。続いて、コントローラはこれを受けてメディアセクタアドレスへのデータ書込要求をホストシステムに対して行なう。応じてホストシステムはメディアセクタアドレスに対するデータの書込を行なう。このデータはコントローラを経由してバッファメモリに入力される。
【００５３】
続いて、コントローラでは受信していたメディアセクタアドレスからフラッシュメモリのセクタアドレスおよびオフセット値の生成がされる。そして、フラッシュメモリに対するプログラムコマンドおよびセクタアドレスの発信がされる。
【００５４】
これを受けて、フラッシュメモリはデータ書込可能状態となる。そして、コントローラからの所定の信号に基づきバッファメモリからはオフセット値に基づいて格納されていた５１２バイトのデータが転送される。フラッシュメモリへの書込データが転送されている期間のうち、バッファメモリに格納されていたデータが転送される期間以外の書込データとしては“ＦＦｈ”が転送される。フラッシュメモリへバッファメモリのデータを含む書込データが入力されると、その後、所定のウエイト時間経過後書込が終了する。
【００５５】
ここで、書込みデータ“ＦＦｈ”について説明する。
フラッシュメモリの各メモリセルは、フローティングゲートを有するＭＯＳトランジスタで構成されている。各メモリセルはＭＯＳトランジスタのしきい値電圧の状態でデータ“１”、“０”を保持している。一般に、メモリセルの消去直後の状態は、保持データ“１”に対応する。データ“０”の書込動作がされるとしきい値電圧が変化し、変化後のしきい値電圧を有するメモリセルの状態が保持データ“０”に対応する。一方、データ“１”の書込動作ではしきい値電圧は変化しない。このため、初期状態としてデータ“０”を保持しているメモリセルに対してデータ“１”の書込動作が行われても、保持データは変化しない。
【００５６】
つまり、通常は、メモリセルデータの消去が行なわれてからデータの書込が行なわれるが、実施の形態１では、消去動作を行わずデータとして“ＦＦｈ”を書込む。“ＦＦｈ”はビットがすべて“１”の１バイトのデータであるため、フラッシュメモリは書込む直前のデータを保持するのである。
【００５７】
図１０は、図１に示したデータ転送制御部８の詳細を示すブロック図である。図１０を参照して、データ転送制御部８は、記憶装置内部で生成されるリードセクタイネーブル信号ＲＳＥ♯をクロック信号ＳＣの立上がりに同期してラッチするフリップフロップ２２と、フリップフロップ２２の出力と記憶装置内部で生成されるライトセクタイネーブル信号ＷＳＥ♯との論理和をリセット信号ＲＳＴとして出力するＡＮＤ回路２４と、リセット信号ＲＳＴによってリセットされその後クロック信号ＳＣの立上がりに応答してカウントアップを開始するＳＣカウンタ２６と、ホストシステムより１６ビットのメディアセクタアドレスをラッチして上位１４ビットをシーケンサ部６へセクタアドレスＳＡ０〜ＳＡ１５として出力するメディアセクタアドレスラッチ部３０と、ＳＣカウンタ２６の出力である１１ビットの計数値のうち上位２ビットとメディアセクタアドレスラッチ部３０がラッチしたメディアセクタアドレスの下位２ビットとを比較する比較器３２とを含む。
【００５８】
比較器３２は、ＳＣカウンタ２６からの２ビットのデータとメディアセクタアドレスラッチ部３０からの２ビットのデータとが一致したときにＬレベルとなる比較結果信号をＣＭＰを出力する。
【００５９】
データ転送制御部８は、さらに、フリップフロップ２２の出力とクロック信号ＳＣと結果信号ＣＭＰとを受けてライトイネーブル信号／ＷＥ♯を出力するゲート回路２８と、バッファメモリ４からの出力と固定データ“ＦＦｈ”とを受けて比較結果信号ＣＭＰに応じてフラッシュメモリに対して出力するセレクタ３４とを含む。セレクタ３４は、比較信号ＣＭＰがＬのときはバッファメモリからの出力をフラッシュメモリに対して出力し、比較信号ＣＭＰがＨのときは固定データ“ＦＦｈ”をフラッシュメモリに対して出力する。
【００６０】
尚、説明の便宜のため、図１０にはバッファメモリ４が記載されている。バッファメモリ４は、ＳＣカウンタ２６の１１ビットの計数値のうちの下位９ビットをアドレス信号ＡＤＲとして受け、ライトセクタイネーブル信号ＷＳＥ♯をアウトプットイネーブル信号／ＯＥ♯として受け、ゲート回路２８の出力をライトイネーブル信号／ＷＥ♯として受けこれらに応答してフラッシュメモリからのデータ入力ＤＩを受けて保持し、またはセレクタ３４を介してフラッシュメモリへデータ出力ＤＯを送出する。
【００６１】
図１１は、フラッシュメモリからバッファメモリへのデータ転送の様子を示すタイミング図である。
【００６２】
図１１を参照して、時刻ｔ１からクロック信号ＳＣに応じてデータ信号ＤＡＴＡがフラッシュメモリから読出される。この読出は、セクタ単位で行なわれるため、通常は２０４８データが連続して以後読出される。
【００６３】
ここで、ホストシステムから指定されたメディアセクタアドレスのうち最下位の２ビットである（ＭＡ１，ＭＡ０）が（０，１）のときには時刻ｔ１〜ｔ２においては、フラッシュメモリから読出されたデータはバッファメモリへは転送されない。
【００６４】
そして、時刻ｔ２〜ｔ３において、カラムアドレス２００ｈ〜３ＦＦｈに相当するデータがフラッシュメモリから読出されている間は、これらのデータはバッファメモリへと転送されて保持される。この保持されるデータは、フラッシュメモリから読出されるセクタ容量２０４８バイトのうちの５１２バイトであり、セクタ容量の４分の１である。
【００６５】
時刻ｔ３以降は、カラムアドレス４００ｈ以降のデータが順次読出されるが、これらはバッファメモリへは保持されることはない。
【００６６】
図１２は、図１１に示したバッファメモリへのデータ書込の動作をより詳細に示した動作波形図である。
【００６７】
図１０、図１２を参照して、時刻ｔ０において、ホストシステムから読出要求が行なわれたことに応じて、リードセクタイネーブル信号ＲＳＥ♯がＨレベルからＬレベルへと立下がる。続いて、時刻ｔ１においてリセット信号ＲＳＴがＨレベルからＬレベルへと立下がり、ＳＣカウンタ２６のリセットが解除される。以降、時刻ｔ１〜ｔ２において、クロック信号ＳＣの入力に応じてＳＣカウンタ２６は１１ビットのカウント値を０ｈから１ＦＦｈまでカウントアップする。カウント値の下位９ビットであるバッファメモリに入力されるアドレス信号ＡＤＲは、同様に０ｈから１ＦＦｈまで変化する。このとき、比較器３２に入力されるカウント値の上位２ビットは（０，０）であり、メディアセクタアドレスラッチ部３０からの２ビットの入力は（０，１）であるため、比較結果信号ＣＭＰは不一致を示すＨレベルである。そのため、データ入力信号ＤＩの内容は、時刻ｔ１〜ｔ２においては、バッファメモリ４に書込まれることはない。
【００６８】
時刻ｔ２において、ＳＣカウンタ２６のカウント値が２００ｈになり、カウント値の上位２ビットがメディアセクタアドレスラッチ部３０から入力される２ビットの信号と一致する。応じて、比較結果信号ＣＭＰがＨからＬレベルへと立下がる。すなわち、そして、比較結果信号ＣＭＰは、カウント値が２００ｈ〜３ＦＦｈである間Ｌレベルとなる。この比較結果信号ＣＭＰの変化に応じて、ゲート回路２８がクロック信号ＳＣをライトイネーブル信号／ＷＥ♯としてバッファメモリに対して出力する。バッファメモリ４は、ライトイネーブル信号／ＷＥ♯が入力されるため、ライトイネーブル信号／ＷＥ♯の立上がりエッジにおけるアドレス信号ＡＤＲが示すアドレスにデータ入力であるデータ０ｈ〜データ１ＦＦｈが書込まれる。
【００６９】
時刻ｔ３以降においては、ＳＣカウンタ２６のカウント値が４００ｈ以上となるため、比較結果信号ＣＭＰは再びＨレベルになり、以降入力されるデータはバッファメモリへは書込まれない。
【００７０】
図１３は、バッファメモリからフラッシュメモリへのデータ転送の様子を示すタイミング図である。
【００７１】
図１３を参照して、メディアセクタアドレス（ＭＡ１，ＭＡ０）が（０，１）のときには、時刻ｔ１〜ｔ２において、フラッシュメモリのカラムアドレス０ｈ〜１ＦＦｈには、ダミーデータである“ＦＦｈ”が書込まれる。このダミーデータは、フラッシュメモリの消去直後の初期値に対応するデータであり、一般に、フラッシュメモリはこの初期値データを書込む動作を行なっても既に内部に保持されているデータが破壊されることはない。
【００７２】
したがって、実施の形態１の記憶装置は、一括消去され、その後逐次データを追加していくような用途、例えば、デジタルカメラの画像の一時保存や、携帯型デジタルオーディオ機器の音響信号の保存等に好適に用いられる。
【００７３】
時刻ｔ２〜ｔ３において、フラッシュメモリのカラムアドレス２００ｈ〜３ＦＦｈには、バッファメモリからデータが順次書込まれる。このデータはフラッシュメモリのセクタ容量の１／４に相当する５１２バイトのデータである。
【００７４】
時刻ｔ３以降は、時刻ｔ１〜ｔ２と同様に、ダミーデータである“ＦＦｈ”が書込まれる。
【００７５】
図１４は、図１３に示したバッファメモリからフラッシュメモリへのデータ転送の様子をさらに詳しく説明するための動作波形図である。
【００７６】
図１０、図１４を参照して、時刻ｔ０において、ホストシステムからの書込要求に応じてライトセクタイネーブル信号ＷＳＥ♯がＨレベルからＬレベルへと立下がる。応じて、リセット信号ＲＳＴがＨレベルからＬレベルへと立下がり、ＳＣカウンタ２６のリセットが解除される。また、バッファメモリのアウトプットイネーブル入力信号／ＯＥ♯はＨレベルからＬレベルへと立下がり、バッファメモリ４は、アクセス可能な状態となる。
【００７７】
時刻ｔ１〜ｔ２において、クロック信号ＳＣの立上がりに同期して、セレクタ３４が出力するデータ出力信号がフラッシュメモリへ書込まれる。そのときの書込カラムアドレスに対応するカウント値がＳＣカウンタ２６によってカウントアップされる。時刻ｔ１〜ｔ２においてはメディアセクタアドレス（ＭＡ１，ＭＡ０）がＳＣカウンタ２６の上位２ビットと一致しないので、データ出力信号ＤＯはセレクタ３４の“１”側の入力ノードに入力されている固定データ“ＦＦｈ”である。
【００７８】
時刻ｔ２において、カウント値の変化に従って、比較結果信号ＣＭＰはＨレベルからＬレベルへと立下がり、アドレス信号ＡＤＲに指定されるアドレスのデータはバッファメモリ４から読出され、セレクタ３４を介してデータ出力信号Ｄ０としてフラッシュメモリへと転送される。以降時刻ｔ３に至るまでの間バッファメモリからフラッシュメモリへとデータ転送が行なわれる。
【００７９】
データ０ｈ〜データ１ＦＦｈの５１２バイトのデータの転送が終了すると、時刻ｔ３において、カウント値の変化に従い比較結果信号ＣＭＰがＬレベルからＨレベルへと立上がるため、再びデータ出力信号はセレクタ３４の“１”側の入力ノードに入力されている固定値“ＦＦｈ”となる。
【００８０】
以上説明したように、実施の形態１の記憶装置は、一括消去され、その後逐次データを追加していくような用途、例えば、デジタルカメラの画像の一時保存や、携帯型デジタルオーディオ機器の音響信号の保存等に好適に用いられる。
【００８１】
そして、使用するフラッシュメモリの１セクタの容量よりもホストシステムとのデータ転送の単位容量であるメディアセクタ容量が小さい場合に、一時的なデータ格納を行なうバッファメモリの容量をメディアセクタ容量に合わせて小さくすることができるため、ハードウェアを構成する上でコスト的に有利な記憶装置を提供することができる。
【００８２】
［実施の形態２］
図１５は、実施の形態２の記憶装置５１の概略構成を示すブロック図である。
【００８３】
図１５を参照して、記憶装置５１は、ホストシステム１２と記憶する外部データの授受を行なうためのものであり、ホストシステムからメディアアドレスを受けてアドレス変換を行い、ホストシステムの間で外部データを授受するためにデータ変換を行うデータ入出力部５９と、データ入出力部５９が変換したアドレス信号に応じてデータ授受を行うフラッシュメモリ６０とを含む。データ入出力部５９はフラッシュメモリ６０が入出力するデータと外部データとの間のデータの変換を行う。
【００８４】
データ入出力部５９は、ホストシステム１２とデータ転送を行なうホストインタフェイス部５２と、ホストインタフェイス部５２がホストシステム１２とデータ転送を行なうために記憶データを一時的に格納する５１２バイトの容量を持つバッファメモリ５４と、ホストインタフェイス部５２からの指令に応じてバッファメモリ５４とフラッシュメモリ６０とのデータ授受のコントロールを行なうフラッシュインタフェイス部５７とを含む。
【００８５】
フラッシュインタフェイス部５７は、フラッシュメモリの仕様にあわせたシーケンスで、読出や書込等の動作を設定するコマンドや、読出や書込時にメモリ領域を指定するためのアドレスをフラッシュメモリに送出するシーケンサ部５６と、ホストシステム１２から与えられたメディアセクタアドレスからフラッシュメモリのセクタアドレスとセクタアドレスで指定されたカラムの読出開始位置を指定するスタートカラムアドレスとを生成するカラムアドレス制御部５８とを含む。
【００８６】
図１５において、フラッシュメモリ６０は、データのリードおよびプログラムをセクタの任意のカラムアドレスから読出および書込開始をすることができる分割リード／プログラム機能を有する。
【００８７】
フラッシュメモリ６０は、各々が２０４８バイトの容量を持つ複数のセクタを有する。フラッシュメモリは、セクタアドレスが指定されると、指定されたセクタ容量分だけのデータをクロック信号に同期してシリアルに出力することができる。そして、スタートカラムアドレスがさらに指定されると、指定されたセクタのカラムアドレスに該当するデータからセクタの最終アドレスに該当するデータまでをクロック信号に同期してシリアルに出力することができる。
【００８８】
図１６は、実施の形態２におけるフラッシュメモリとバッファメモリとの対応関係を示すメモリマップである。
【００８９】
図１６に示されるメモリマップは、図２に示した実施の形態１に用いられるメモリマップと同様の割付を示しているため説明は繰返さない。
【００９０】
図１７は、メディアセクタアドレスがフラッシュセクタアドレスとスタートカラムアドレスとに変換されることを説明するための図である。
【００９１】
図１７を参照して、メディアセクタアドレスＭＡ１５〜ＭＡ０の上位１４ビットは、フラッシュセクタアドレスＳＡ１３〜ＳＡ０として使用される。また、メディアセクタアドレスのうち下位２ビットであるＭＡ１、ＭＡ０は、スタートカラムアドレスのうちそれぞれＣＡ１０、ＣＡ９として使用される。また、スタートカラムアドレスの他のビットであるＣＡ１１、ＣＡ８〜ＣＡ０はすべて“０ｈ”に設定される。
【００９２】
図１８は、フラッシュメモリのスタートカラムアドレスとメディアセクタアドレスの下位２ビットとの関係を示す図である。
【００９３】
図１８を参照して、ＭＡ１、ＭＡ０がともに０であるときは、スタートカラムアドレスは０ｈに設定され、ＭＡ１、ＭＡ０がそれぞれ０、１であるときは、スタートカラムアドレスは２００ｈに設定される。
【００９４】
ＭＡ１、ＭＡ０がそれぞれ１、０であるときは、スタートカラムアドレスは４００ｈに設定され、ＭＡ１、ＭＡ０がともに１であるときは、スタートカラムアドレスは６００ｈに設定される。このアドレス変換は図１５のカラムアドレス制御部５８で行われるが、図１８に対応する配線の接続をするだけで容易に実現できる。
【００９５】
図１９は、スタートカラムアドレスの説明をするための概念図である。
図１９を参照して、１セクタが２０４８バイトであるときは、フラッシュセクタアドレスＳＡに対応して０ｈ〜７ＦＦｈのカラムアドレスが存在する。スタートカラムアドレスＣＡを設定すると、設定したフラッシュセクタアドレスＳＡ中のスタートカラムアドレスに対応するカラムのデータからクロック信号に同期して読出が開始される。
【００９６】
図２０は、分割リード／プログラム機能を有するフラッシュメモリからデータを読出す際のコマンド設定とアドレス設定とを説明するための動作波形図である。
【００９７】
図２０を参照して、時刻ｔ１において、コマンドデータイネーブル信号／ＣＤＥ♯がＬレベルのときに、ライトイネーブル信号／ＷＥ♯の立上がりが検出されると、そのタイミングにおいて、リードコマンドがフラッシュメモリに取込まれる。
【００９８】
時刻ｔ２において、ライトイネーブル信号／ＷＥ♯の立上がりエッジにおいて、セクタアドレスの下位８ビットであるＳＡ（１）が取込まれる。次いで時刻ｔ３において、ライトイネーブル信号／ＷＥ♯の立上がりエッジにおいて、セクタアドレスの上位６ビットであるＳＡ（２）がフラッシュメモリに取込まれる。
【００９９】
次いで、時刻ｔ４において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでスタートカラムアドレスＣＡの下位８ビットであるＣＡ（１）がフラッシュメモリに取込まれる。続いて、時刻ｔ５において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでスタートカラムアドレスの上位４ビットであるＣＡ（２）が取込まれる。
【０１００】
時刻ｔ６以降は、クロック信号ＳＣに同期してアドレス／データ入出力端子から指定されたスタートカラムアドレスのデータを先頭にしてフラッシュメモリからデータが出力される。
【０１０１】
図２１は、実施の形態２においてフラッシュメモリにデータを書込む入力波形を示す図である。
【０１０２】
図２１を参照して、時刻ｔ１において、コマンドデータイネーブル入力／ＣＤＥ♯がＬレベルのときに、ライトイネーブル信号／ＷＥ♯の立上がりエッジが検出されると、プログラムコマンドがフラッシュメモリに読込まれる。
【０１０３】
続いて、時刻ｔ２において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでセクタアドレスの下位８ビットであるＳＡ（１）がフラッシュメモリに取込まれる。続いて、時刻ｔ３において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでセクタアドレスの上位６ビットであるＳＡ（２）がフラッシュメモリに取込まれる。
【０１０４】
時刻ｔ４において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでスタートカラムアドレスの下位８ビットであるＣＡ（１）がフラッシュメモリに取込まれる。続いて、時刻ｔ５において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでスタートカラムアドレスの上位４ビットであるＣＡ（２）がフラッシュメモリに取込まれる。以上でアドレス設定が終了する。
【０１０５】
時刻ｔ６以降は、設定されたセクタアドレスのスタートカラムアドレスに対応するデータを先頭としてクロック信号ＳＣに同期してシリアルにデータ入力がされ対応するアドレスにデータが書込まれる。
【０１０６】
図２０、図２１で示したフラッシュメモリに対するコマンドやアドレス信号を与える制御は、図１５におけるフラッシュインタフェイスシーケンサ部５６で行なわれる。
【０１０７】
図２２は、実施の形態２の記憶装置の処理のメインフローを示す図である。
図２２を参照して、実施の形態２の記憶装置の処理のメインフローは、図５に示した実施の形態１の読出処理ステップＳ０４に代えてステップＳ１０４を含み、書込処理ステップＳ０５に代えてステップＳ１０５を含む点が図５で示したフローと異なる。他の部分は図５で示したフローと同様であるので説明は繰返さない。
【０１０８】
図２３は、図２２に示したステップＳ１０４の読出処理の詳細を示すフローチャートである。
【０１０９】
図２３を参照して、ステップＳ１１１において、読出が開始される。
次いで、ステップＳ１１２において、メディアセクタアドレスがホストシステムから受信される。続いて、ステップＳ１１３において、受信したメディアセクタアドレスを変換してフラッシュメモリのセクタアドレスＳＡおよびスタートカラムアドレスＣＡが発生される。続いて、ステップＳ１１４において、フラッシュメモリの分割リードコマンドが設定されセクタアドレスＳＡおよびスタートカラムアドレスＣＡも指定される。そして、ステップＳ１１５において、データがフラッシュメモリから読出され、バッファメモリに書込まれる。
【０１１０】
バッファメモリへの書込が終了すると、ステップＳ１１６においてホストシステムに対して割込信号が送出される。
【０１１１】
続いて、ステップＳ１１７において、バッファメモリに書込まれたデータはホストシステムに対して読出データとして送出される。そして、ステップＳ１１８において、読出が終了する。
【０１１２】
図２４は、図２３で示した読出処理の各ステップが記憶装置内のどのブロックで実施されているかを示す図である。
【０１１３】
図２４を参照して、まずホストシステムからコントローラやバッファメモリに対してメディアセクタアドレスの読出要求が発信される。コントローラというのは、図１５におけるホストインタフェイス部５２およびフラッシュインタフェイスシーケンサ部５６に該当する。
【０１１４】
これを受けてコントローラではメディアセクタアドレスからフラッシュメモリのセクタアドレスＳＡとスタートカラムアドレスＣＡとが生成される。そしてコントローラからはリードコマンドとセクタアドレスおよびスタートカラムアドレスとがフラッシュメモリに送出される。応じて、フラッシュメモリでは、分割リード動作が行なわれ、５１２バイトのデータがバッファメモリへと出力される。バッファメモリへのデータ書込が終了すると、コントローラは指定されたメディアセクタアドレスのデータ読出をホストシステムに対して要求する。そして、バッファメモリからはホストシステムに対してデータの読出が行なわれ、読出動作は終了する。
【０１１５】
図２５は、図２２に示したステップＳ１０５における書込処理の詳細を示すフローチャートである。
【０１１６】
図２５を参照して、まずステップＳ１２１において書込が開始される。
続いてステップＳ１２２においてホストシステムから発信されたメディアセクタアドレスが受信される。
【０１１７】
続いて、ステップＳ１２３において、記憶装置がホストシステムに対してデータを要求する。そして、ステップＳ１２４においてホストシステムからデータを受信する。このデータは、ステップＳ１２５においてバッファメモリに書込まれる。
【０１１８】
そして、ステップＳ１２６において、ステップＳ１２２で受信したメディアセクタアドレスからフラッシュメモリのセクタアドレスＳＡおよびスタートカラムアドレスＣＡが生成される。続いてステップＳ１２７において、フラッシュメモリに対して分割プログラムコマンドが設定され、続いてセクタアドレスＳＡおよびスタートカラムアドレスＣＡの指定がされる。
【０１１９】
そして、ステップＳ１２８において、データが、バッファメモリから読出されフラッシュメモリに書込まれる。そしてステップＳ１２９において、データの書込が終了する。
【０１２０】
図２６は、図２５に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
【０１２１】
図２６を参照して、まずホストシステムからメディアセクタアドレスの書込要求がコントローラに向けて発信される。続いて、コントローラはこれを受けてメディアセクタアドレスのデータ書込要求をホストシステムに対して行なう。応じてホストシステムはメディアセクタアドレスに対するデータの書込を行なう。このデータはコントローラを経由してバッファメモリに入力される。
【０１２２】
続いて、コントローラでは、受信していたメディアセクタアドレスからフラッシュメモリのセクタアドレスＳＡおよびスタートカラムアドレスＣＡが生成される。そして、コントローラがフラッシュメモリに対してプログラムコマンドとセクタアドレス／ＳＡおよびスタートカラムアドレス／ＣＡの設定を行なう。応じて、フラッシュメモリは、分割プログラム動作を行なう。そしてバッファからは５１２バイトのデータがフラッシュメモリに対して入力され、所定のカラムアドレスを先頭にしてデータ書込が行なわれる。フラッシュメモリへバッファメモリから５１２バイトの書込データが入力されると、その後、所定のウエイト時間経過後書込が終了する。
【０１２３】
実施の形態２においては、バッファメモリのアドレス制御およびメディアセクタアドレスからフラッシュメモリに与えるアドレス信号の生成は図１５におけるカラムアドレス制御部５８で行なわれる。
【０１２４】
図２７は、図１５におけるカラムアドレス制御部５８の詳細を示すブロック図である。
【０１２５】
図２７を参照して、カラムアドレス制御部５８は、記憶装置内部で生成されるリードセクタイネーブル信号ＲＳＥ♯をクロック信号ＳＣの立上がりに同期してラッチするフリップフロップ７２と、フリップフロップ７２の出力と記憶装置内部で生成されるライトセクタイネーブル信号ＷＳＥ♯との論理和をリセット信号ＲＳＴとして出力するＡＮＤ回路７４と、リセット信号ＲＳＴによってリセットされその後クロック信号ＳＣの立上がりに応答してカウントアップを開始する９ビットのＳＣカウンタ７６と、ホストシステムより１６ビットのメディアセクタアドレスをラッチして上位１４ビット、下位２ビットをそれぞれセクタアドレスＳＡ０〜ＳＡ１５、スタートカラムアドレスＣＡ０〜１としてシーケンサ部６へ出力するメディアセクタアドレスラッチ部３０と、フリップフロップ７２の出力とクロック信号ＳＣとを受けてライトイネーブル信号／ＷＥ♯を出力するゲート回路７８とを含む。
【０１２６】
尚、説明の便宜のため、図２７にはバッファメモリ５４が記載されている。バッファメモリ５４は、ＳＣカウンタ７６の計数値９ビットをアドレス信号ＡＤＲとして受け、ライトセクタイネーブル信号ＷＳＥ♯をアウトプットイネーブル信号／ＯＥ♯として受け、ゲート回路７８の出力をライトイネーブル信号／ＷＥ♯として受けこれらに応答してフラッシュメモリからのデータ入力ＤＩを受けて保持し、またはフラッシュメモリへデータ出力ＤＯを送出する。
【０１２７】
以上説明したように、実施の形態２においては、ホストインタフェイス部がホストシステムとデータ転送を行なうときにデータを一時的に格納するバッファメモリの容量をフラッシュメモリの１セクタの容量よりも小さくできるため、コストメリットのある記憶装置を提供することができる。さらに、分割リード／プログラム可能なフラッシュメモリを搭載し使用することで、メディアセクタ単位で読出および再書込が可能である。
【０１２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２９】
【発明の効果】
本発明のある局面に従うフラッシュメモリを搭載する記憶装置は、セクタ読出をするフラッシュメモリを記憶用半導体装置として用いる場合小容量のバッファメモリを搭載するのでコスト的に有利である。
【０１３０】
本発明の他のフラッシュメモリを搭載する記憶装置は、ダミーデータとしてフラッシュメモリが消去された直後のデータと同じデータを書込むため、既にデータ保持が行なわれた部分のデータが失われることはない。
【０１３１】
本発明のさらに他のフラッシュメモリを搭載する記憶装置は、フラッシュメモリのセクタ容量を外部のメディアセクタ容量で区切って使用することができ、効率的にフラッシュメモリを使用することができる。
【０１３２】
本発明のさらに他のフラッシュメモリを搭載する記憶装置は、セクタデータの読出をする際にも小容量のバッファメモリを使用することができる。
【０１３３】
本発明のさらに他のフラッシュメモリを搭載する記憶装置は、フラッシュメモリのセクタ容量を外部のメディアセクタ容量で区切って使用することができ、効率的にフラッシュメモリを使用することができる。
【０１３４】
本発明のさらに他のフラッシュメモリを搭載する記憶装置は、小容量のバッファメモリを搭載するのでコスト的に有利であり、さらに、メディアセクタ単位でデータの再書込が可能である。
【図面の簡単な説明】
【図１】 フラッシュメモリを搭載した記憶装置１の概略構成を示すブロック図である。
【図２】 実施の形態１におけるフラッシュメモリとバッファメモリとのアドレスの対応関係を示すメモリマップである。
【図３】 メディアセクタアドレスをフラッシュセクタアドレスとカラムアドレスオフセット生成ビットとに変換する説明をするための図である。
【図４】 スタートフラッシュカラムアドレスオフセットとメディアセクタアドレスの下位２ビットとの関係を示す図である。
【図５】 実施の形態１の記憶装置の処理のメインフローを示す図である。
【図６】 図５に示したステップＳ０４の読出処理の詳細を示すフローチャートである。
【図７】 図６に示した読出処理の各ステップが記憶装置内のどのブロックで実施されているかを示す図である。
【図８】 図５に示したステップＳ０５における書込処理の詳細を示すフローチャートである。
【図９】 図８に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
【図１０】 図１に示したデータ転送制御部８の詳細を示すブロック図である。
【図１１】 フラッシュメモリからバッファメモリへのデータ転送の様子を示すタイミング図である。
【図１２】 図１１に示したバッファメモリへのデータ書込の動作をより詳細に示した動作波形図である。
【図１３】 バッファメモリからフラッシュメモリへのデータ転送の様子を示すタイミング図である。
【図１４】 図１３に示したバッファメモリからフラッシュメモリへのデータ転送の様子をさらに詳しく説明するための動作波形図である。
【図１５】 実施の形態２の記憶装置５１の概略構成を示すブロック図である。
【図１６】 実施の形態２におけるフラッシュメモリとバッファメモリとの対応関係を示すメモリマップである。
【図１７】 メディアセクタアドレスをフラッシュセクタアドレスとスタートカラムアドレスとに変換を説明するための図である。
【図１８】 スタートカラムアドレスとメディアセクタアドレスの下位２ビットとの関係を示す図である。
【図１９】 スタートカラムアドレスの説明をするための概念図である。
【図２０】 分割リード／プログラム機能を有するフラッシュメモリからデータを読出す際のコマンド設定とアドレス設定とを説明するための動作波形図である。
【図２１】 実施の形態２においてフラッシュメモリにデータを書込む入力波形を示す図である。
【図２２】 実施の形態２の記憶装置の処理のメインフローを示す図である。
【図２３】 図２２に示したステップＳ１０４の読出処理の詳細を示すフローチャートである。
【図２４】 図２３で示した読出処理の各ステップが記憶装置内のどのブロックで実施されているかを示す図である。
【図２５】 図２２に示したステップＳ１０５における書込処理の詳細を示すフローチャートである。
【図２６】 図２５に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
【図２７】 図１５におけるカラムアドレス制御部５８の詳細を示すブロック図である。
【符号の説明】
１，５１ 記憶装置、２，５２ ホストインタフェイス部、４，５４ バッファメモリ、６，５６ フラッシュインタフェイスシーケンサ、８ データ転送制御部、１０，６０ フラッシュメモリ、５８ カラムアドレス制御部、２２ フリップフロップ、２４ ＡＮＤ回路、２６ ＳＣカウンタ、２８ ゲート回路、３０ メディアセクタアドレスラッチ部、３２ 比較器、３４ セレクタ。
【発明の属する技術分野】
本発明は、記憶装置に関し、より特定的には、フラッシュメモリを搭載する記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の進歩に伴い、フラッシュメモリの記憶容量も大きくなってきている。この大容量化に伴い、小型でかつ低消費電力である特性を生かして特に携帯機器の分野においては記録メディアとしてフラッシュメモリを搭載した記憶装置が使用されるようになってきた。
【０００３】
【発明が解決しようとする課題】
フラッシュメモリは、不揮発性で、一括消去後再書込ができる半導体記憶装置である。フラッシュメモリは、高密度に記憶素子を集積し、かつ、高速にデータ授受をするため、セクタアドレスを指定して一定量のデータをセクタ単位で読出、消去、書込（プログラム）を一括して行う。フラッシュメモリの大容量化に伴い、フラッシュメモリが一括してデータを読出す単位であるセクタ容量も増加する傾向にあり、たとえば、２５６ＭビットのＡＮＤ型フラッシュメモリではこのセクタ容量は２０４８バイトになっている。
【０００４】
一方、パーソナルコンピュータを初めとする情報機器がハードディスクやメモリカード等の記憶装置とデータ授受を行なう際の単位のデータ容量（本明細書中では以降メディアセクタ容量と称する）は、たとえば、標準的には５１２バイトであり、このメディアセクタ容量は特に増加する傾向は見られない。
【０００５】
このような、セクタ構造を持ったフラッシュメモリを搭載する記憶装置では、フラッシュメモリのセクタデータを一時的に格納し、ホストシステムとのデータ転送を行なうためのタイミングおよび容量の調整を行なうためのバッファメモリを記憶装置の内部に搭載する必要がある。このバッファメモリは通常ＳＲＡＭ（Static Random Access Memory）等が用いられる。
【０００６】
ホストシステムとのデータ転送の容量、すなわちメディアセクタ容量が、フラッシュメモリのセクタ容量よりも小容量である場合でも、バッファメモリの容量は、フラッシュメモリのセクタ容量と同容量もしくはそれ以上の容量にする必要があった。
【０００７】
しかしながら、フラッシュメモリのセクタ容量が年々大容量化しつつあり、このような場合には、バッファメモリとして大容量のＳＲＡＭを搭載する必要があり、コスト的にデメリットが生じていた。
【０００８】
本発明は、このような問題点を解決するようになされたもので、その目的は、メディアセクタ容量に相当する小容量のバッファメモリを搭載することを可能にし、コストダウンを図ったフラッシュメモリを搭載する記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明は、ある局面においては、ホストシステムから外部書込アドレス信号と外部書込データとを受けてデータ記憶を行う書込モードを備える記憶装置であって、外部書込データ容量より容量の大きい内部書込データ容量を単位として複数のデータの書込がなされるフラッシュメモリを備え、フラッシュメモリは、書込モードにおいて、内部書込アドレス信号を受けて、内部書込データに含まれる複数のデータを取込み保持し、書込モードにおいて、外部書込アドレス信号を受けて内部書込アドレス信号を発生し、外部書込データを受けて保持して外部書込データと外部書込アドレス信号とに基づいて内部書込データを出力するデータ入出力部をさらに備え、データ入出力部は、書込モードにおいて、ホストシステムから外部書込データおよび外部書込アドレス信号を受ける第１のインタフェイス部と、外部書込データ容量以上で、かつ、内部書込データ容量より小さい記憶容量を有し、書込モードにおいて第１のインタフェイス部から外部書込データを受け取る、バッファメモリと、書込モードにおいて、第１のインタフェイス部から外部書込アドレス信号を受けて内部書込アドレス信号を発生し、バッファメモリから読出した外部書込データに、フラッシュメモリを構成するメモリセルの消去状態に対応するデータを加えて内部書込データを発生する、第２のインタフェイス部とを含む。
【００１０】
好ましくは、フラッシュメモリは、内部書込アドレス信号に対応し、内部書込データ容量と同じ容量を持つメモリ領域単位を有し、メモリ領域単位はオフセット信号に対応する複数の領域を含み、第２のインタフェイス部は、外部書込アドレス信号に含まれるオフセット信号を出力し、外部書込データに対応する内部書込データをメモリ領域単位のオフセット信号に対応する領域に書き込む。
【００１１】
より好ましくは、第２のインタフェイス部は、メモリ領域単位の外部書込データに対応する内部書込データを書き込んだ残りの領域に、フラッシュメモリを構成するメモリセルの消去状態に対応するデータを書き込む。
【００１２】
さらに好ましくは、内部書込データ容量は、外部書込データ容量の整数倍である。
【００１３】
より好ましくは、フラッシュメモリは、クロックに同期して内部書込データを順次取込み、第２のインタフェイス部は、バッファメモリに対する読出制御信号を発生してバッファメモリから外部書込データを受けて内部書込データを発生し、外部書込アドレス信号から内部書込アドレス信号を発生する、データ転送制御部を有し、データ転送制御部は、フラッシュメモリに内部書込データの書込が開始されるときに、クロックのカウントを開始するカウンタと、外部書込アドレス信号に含まれるオフセット信号とカウンタのカウント値の上位から所定数ビットとが一致した時に一致信号を出力する比較器と、バッファメモリがクロックに同期して外部書込データを出力するように一致信号に応じて読出制御信号をバッファメモリに与えるゲート回路と、一致信号が非活性化されている時は、フラッシュメモリを構成するメモリセルの消去状態に対応するデータをフラッシュメモリに与え、一致信号が活性化した時はバッファメモリから読出された外部書込データをフラッシュメモリに与える選択回路とを有する。
【００１４】
好ましくは、記憶装置は、ホストシステムから外部読出アドレス信号を受けてホストシステムに外部読出データを出力する読出モードをさらに備え、データ入出力部は、読出モード時に、外部読出アドレス信号を受けて内部読出アドレス信号を発生してフラッシュメモリに与え、フラッシュメモリから読出される内部読出データの一部を選択して外部読出データとして保持した後、ホストシステムに対して外部読出データを出力し、第１のインタフェイス部は、読出モード時に、ホストシステムから受けた外部読出アドレス信号に応じた外部読出データをホストシステムに出力し、バッファメモリは、外部読出データ容量以上で、かつ、内部読出データ容量より小さい記憶容量を有し、読出モード時に、第１のインタフェイス部に対して保持していた外部読出データを出力し、第２のインタフェイス部は、読出モード時に、第１のインタフェイス部から外部読出アドレス信号を受けて内部読出アドレス信号を発生してフラッシュメモリに与えてフラッシュメモリから内部読出データが含む複数のデータを読出し、内部読出しデータの一部を外部読出データとしてバッファメモリに送出する。
【００１８】
好ましくは、フラッシュメモリは、クロックに同期して内部読出データを順次出力し、第２のインタフェイス部は、外部読出アドレス信号から内部読出アドレス信号を発生し、内部読出データの一部を選択して外部読出データとしてバッファメモリが格納するようにバッファメモリへ書込制御信号を発生する、データ転送制御部を有し、データ転送制御部は、フラッシュメモリから内部読出データの読出が開始されるときに、クロックのカウントを開始するカウンタと、外部書込アドレス信号に含まれるオフセット信号とカウンタのカウント値の上位から所定数ビットとが一致した時に一致信号を出力する比較器と、バッファメモリがクロックに同期して内部読出データの一部を外部読出データとして格納するように一致信号に応じて書込制御信号をバッファメモリに与えるゲート回路とを有する。
【００１９】
この発明は他の局面では、フラッシュメモリを搭載する記憶装置であって、フラッシュメモリと、ホストシステムから入力される外部アドレスに対応する内部主アドレスおよび内部副アドレスを発生し、ホストシステムから入力される外部データをフラッシュメモリに出力、またはフラッシュメモリから入力されるデータを外部データとしてホストシステムへ出力する、データ入出力部とを備え、データ入出力部は、内部主アドレスによってフラッシュメモリの外部データの容量より大きい容量を持つメモリ領域単位を選択し、内部副アドレスによってメモリ領域単位内のデータ入出力開始位置を指定し、データ入出力開始位置からフラッシュメモリのデータ読出、またはデータ入出力開始位置からフラッシュメモリへのデータの書込を行う。
【００２０】
好ましくは、データ入出力部は、ホストシステムとフラッシュメモリとの間のタイミング調整をするために外部データを一時的に保持するバッファメモリを含み、バッファメモリの記憶容量は、外部データの容量以上で、メモリ領域単位の容量より小さい。
【００２１】
【発明の実施の形態】
以下図面を参照しつつ、本発明の実施の形態について詳しく説明する。なお、図中同一符号は、同一または相当部分を示す。
【００２２】
［実施の形態１］
図１は、フラッシュメモリを搭載した記憶装置１の概略構成を示すブロック図である。
【００２３】
図１を参照して、記憶装置１は、ホストシステム１２と記憶する外部データの授受を行なうためのものであり、ホストシステムからメディアアドレスを受けてアドレス変換を行い、ホストシステムとの間で外部データを授受するためにデータ変換を行うデータ入出力部９と、データ入出力部９が変換したアドレス信号に応じてデータ授受を行うフラッシュメモリ１０とを含む。データ入出力部９はフラッシュメモリ１０が入出力するデータと外部データとの間のデータの変換を行う。
【００２４】
データ入出力部９は、ホストシステムとデータ転送を行なうホストインタフェイス部２と、ホストインタフェイス部２がホストシステム１２とデータ転送を行なうためにフラッシュメモリのセクタデータの一部を一時的に格納する５１２バイトの容量を持つバッファメモリ４と、ホストインタフェイス部２からの指令に応じてバッファメモリ４とフラッシュメモリとのデータ授受のコントロールを行なうフラッシュインタフェイス部７と、記憶装置１が記憶すべきデータを保持する半導体装置であるフラッシュメモリ１０とを含む。
【００２５】
フラッシュインタフェイス部７は、フラッシュメモリの仕様にあわせたシーケンスで、読出や書込等の動作を設定するコマンドや、読出や書込時にメモリ領域を指定するためのアドレスをフラッシュメモリに送出するシーケンサ部６と、ホストシステム１２から与えられたメディアセクタアドレスからフラッシュメモリのセクタアドレスおよびカラムアドレスオフセットを生成するデータ転送制御部８とを含む。
【００２６】
フラッシュメモリ１０は、各々が２０４８バイトの容量を持つ複数のセクタを有する。フラッシュメモリ１０は、セクタアドレスが指定されると、指定されたセクタに記憶されている２０４８バイトのデータをシリアルに出力することができる。
【００２７】
図２は、実施の形態１におけるフラッシュメモリとバッファメモリとのアドレスの対応関係を示すメモリマップである。
【００２８】
図２を参照して、メディアセクタ容量、すなわち記憶装置１が一括してデータ授受を行なうセクタ容量が５１２バイト、フラッシュメモリ１０の１セクタが２０４８バイトである場合のメモリアップであり、フラッシュメモリ１０の１／４セクタをメディアセクタとして割当てている。
【００２９】
たとえば、メディアセクタアドレス０ｈは、フラッシュセクタアドレス０ｈのフラッシュカラムアドレス０ｈ〜１ＦＦｈに相当する。メディアセクタアドレス１ｈは、フラッシュセクタアドレス０ｈのフラッシュカラムアドレス２００ｈ〜３ＦＦｈに相当する。同様に、メディアセクタアドレス２ｈは、フラッシュセクタアドレス０ｈのフラッシュカラムアドレス４００ｈ〜５ＦＦｈに相当する。メディアセクタアドレス３ｈは、フラッシュセクタアドレス０ｈのフラッシュカラムアドレス６００ｈ〜７ＦＦｈに相当する。つまり、各フラッシュセクタアドレスはそれぞれ４分割され、メディアセクタアドレスに割当てられている。
【００３０】
図３は、メディアセクタアドレスをフラッシュセクタアドレスとカラムアドレスオフセット生成ビットとに変換する説明をするための図である。
【００３１】
図３を参照して、メディアセクタアドレスＭＡ１５〜ＭＡ０の上位１４ビットは、フラッシュセクタアドレスＳＡ１３〜ＳＡ０として使用される。また、メディアセクタアドレスのうち下位２ビットであるＭＡ１、ＭＡ０は、カラムアドレスオフセット生成ビットＣ１、Ｃ０として使用され、このカラムアドレスオフセット生成ビットから後に説明するスタートフラッシュカラムアドレスオフセットを発生する。
【００３２】
図４は、スタートフラッシュカラムアドレスオフセットとメディアセクタアドレスの下位２ビットとの関係を示す図である。
【００３３】
図４を参照して、ＭＡ１、ＭＡ０がともに０であるときは、スタートフラッシュカラムアドレスオフセットは０ｈに設定され、メディアセクタ容量である５１２バイトのデータの授受がバッファメモリとフラッシュメモリとの間で行なわれる。
【００３４】
ＭＡ１、ＭＡ０がそれぞれ、０、１であるときは、スタートフラッシュカラムアドレスオフセットは２００ｈに設定され、バッファメモリとフラッシュメモリとの間のデータ授受が行なわれる。
【００３５】
ＭＡ１、ＭＡ０がそれぞれ１、０の場合には、スタートフラッシュカラムアドレスオフセットは４００ｈに設定され、バッファメモリとフラッシュメモリとの間でデータ授受が行なわれる。
【００３６】
ＭＡ１、ＭＡ０がともに１であるときは、スタートフラッシュカラムアドレスオフセットは６００ｈに設定され、バッファメモリとフラッシュメモリとの間のデータ授受が行なわれる。
【００３７】
図５は、実施の形態１の記憶装置の処理のメインフローを示す図である。
図５を参照して、ステップＳ０１は、ホストシステムからの要求待ちのステップである。続いて、ステップＳ０２において、読出の要求があったか否かが判断される。読出要求があった場合には、ステップＳ０４に移り、読出処理が行なわれる。読出処理が完了すると、再び、ステップＳ０１に戻りホストシステムからの要求待ち状態となる。
【００３８】
ステップＳ０２において、読出要求が行なわれていない場合には、ステップＳ０３に進む。ステップＳ０３では、ホストシステムから書込要求が行なわれていないかどうかが判断される。書込要求があった場合には、ステップＳ０５に進み、書込処理が行なわれる。書込処理が完了すると、再び、ステップＳ０１に進みホストシステムからの要求待ち状態となる。
【００３９】
ステップ０３において、書込要求が行なわれなかった場合には、再び、ステップＳ０１に戻り、ホストシステムからの要求待ち状態となる。
【００４０】
図６は、図５に示したステップＳ０４の読出処理の詳細を示すフローチャートである。
【００４１】
図６を参照して、ステップＳ１１において、読出が開始される。
次いで、ステップＳ１２において、メディアセクタアドレスがホストシステムから受信される。続いて、受信したメディアセクタアドレスをもとにアドレス変換が行なわれ、図４で示したスタートフラッシュカラムアドレスオフセットの値が生成される。
【００４２】
続いてステップＳ１４において、フラッシュメモリからセクタ読出が行なわれる。そして読出されたデータは、ステップＳ１５において、オフセット値に基づきバッファメモリに書込まれる。続いてステップＳ１６において、ホストシステムに割込み信号を送出し、ステップＳ１７において、バッファメモリに書込まれたデータをホストシステムに対して読出データとして送出する。そしてステップＳ１８において、読出が終了する。
【００４３】
図７は、図６に示した読出処理の各ステップが記憶装置内のどのブロックで実施されているかを示す図である。
【００４４】
図７を参照して、まずホストシステムからコントローラやバッファメモリに対してメディアセクタアドレスの読出要求が発信される。コントローラというのは、図１におけるホストインタフェイス部２およびフラッシュインタフェイスシーケンサ部６に該当する。
【００４５】
これを受けて、コントローラではメディアセクタアドレスからフラッシュメモリのセクタアドレスＳＡとオフセット値の生成がされる。そして、フラッシュメモリに対してリードコマンドとセクタアドレスＳＡが発信される。応じて、フラッシュメモリではセクタリードが行なわれ２０４８バイトのデータが順次フラッシュインタフェイスデータ出力としてコントローラに送出される。これを受けてコントローラではメディアセクタアドレスに基づくオフセットに対応する５１２バイトのデータを抜き出してバッファメモリへと転送する。
【００４６】
そしてバッファメモリへのデータの格納が終了すると、コントローラはホストシステムに対してメディアセクタアドレスのデータ読出要求を行ないホストシステムは割込みを受付ける。続いて、コントローラはバッファメモリからデータを出力しこれによりメディアセクタアドレスのデータ読出が行なわれる。そして読出が終了する。
【００４７】
図８は、図５に示したステップＳ０５における書込処理の詳細を示すフローチャートである。
【００４８】
図８を参照して、まず、ステップＳ２１において書込が開始される。
続いて、ステップＳ２２においてホストシステムから発信されたメディアセクタアドレスが受信される。
【００４９】
続いて、ステップＳ２３において、記憶装置がホストシステムに対してデータを要求する。そして、ステップＳ２４において、記憶装置がホストシステムからデータを受信する。このデータはステップＳ２５において、バッファメモリに書込まれる。
【００５０】
そして、ステップＳ２６において、ステップＳ２２で受信したメディアセクタアドレスからオフセット値の生成がされる。その後、ステップＳ２７においてフラッシュメモリに対するプログラムコマンドの設定がされる。続いて、ステップＳ２８において、バッファメモリからのデータを初期値データと合成し所定のタイミングでフラッシュメモリに書込が行なわれる。
【００５１】
そして、ステップＳ２９において書込が終了する。
図９は、図８に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
【００５２】
図９を参照して、まずホストシステムからメディアセクタアドレスの書込要求がコントローラに向けて発信される。続いて、コントローラはこれを受けてメディアセクタアドレスへのデータ書込要求をホストシステムに対して行なう。応じてホストシステムはメディアセクタアドレスに対するデータの書込を行なう。このデータはコントローラを経由してバッファメモリに入力される。
【００５３】
続いて、コントローラでは受信していたメディアセクタアドレスからフラッシュメモリのセクタアドレスおよびオフセット値の生成がされる。そして、フラッシュメモリに対するプログラムコマンドおよびセクタアドレスの発信がされる。
【００５４】
これを受けて、フラッシュメモリはデータ書込可能状態となる。そして、コントローラからの所定の信号に基づきバッファメモリからはオフセット値に基づいて格納されていた５１２バイトのデータが転送される。フラッシュメモリへの書込データが転送されている期間のうち、バッファメモリに格納されていたデータが転送される期間以外の書込データとしては“ＦＦｈ”が転送される。フラッシュメモリへバッファメモリのデータを含む書込データが入力されると、その後、所定のウエイト時間経過後書込が終了する。
【００５５】
ここで、書込みデータ“ＦＦｈ”について説明する。
フラッシュメモリの各メモリセルは、フローティングゲートを有するＭＯＳトランジスタで構成されている。各メモリセルはＭＯＳトランジスタのしきい値電圧の状態でデータ“１”、“０”を保持している。一般に、メモリセルの消去直後の状態は、保持データ“１”に対応する。データ“０”の書込動作がされるとしきい値電圧が変化し、変化後のしきい値電圧を有するメモリセルの状態が保持データ“０”に対応する。一方、データ“１”の書込動作ではしきい値電圧は変化しない。このため、初期状態としてデータ“０”を保持しているメモリセルに対してデータ“１”の書込動作が行われても、保持データは変化しない。
【００５６】
つまり、通常は、メモリセルデータの消去が行なわれてからデータの書込が行なわれるが、実施の形態１では、消去動作を行わずデータとして“ＦＦｈ”を書込む。“ＦＦｈ”はビットがすべて“１”の１バイトのデータであるため、フラッシュメモリは書込む直前のデータを保持するのである。
【００５７】
図１０は、図１に示したデータ転送制御部８の詳細を示すブロック図である。図１０を参照して、データ転送制御部８は、記憶装置内部で生成されるリードセクタイネーブル信号ＲＳＥ♯をクロック信号ＳＣの立上がりに同期してラッチするフリップフロップ２２と、フリップフロップ２２の出力と記憶装置内部で生成されるライトセクタイネーブル信号ＷＳＥ♯との論理和をリセット信号ＲＳＴとして出力するＡＮＤ回路２４と、リセット信号ＲＳＴによってリセットされその後クロック信号ＳＣの立上がりに応答してカウントアップを開始するＳＣカウンタ２６と、ホストシステムより１６ビットのメディアセクタアドレスをラッチして上位１４ビットをシーケンサ部６へセクタアドレスＳＡ０〜ＳＡ１５として出力するメディアセクタアドレスラッチ部３０と、ＳＣカウンタ２６の出力である１１ビットの計数値のうち上位２ビットとメディアセクタアドレスラッチ部３０がラッチしたメディアセクタアドレスの下位２ビットとを比較する比較器３２とを含む。
【００５８】
比較器３２は、ＳＣカウンタ２６からの２ビットのデータとメディアセクタアドレスラッチ部３０からの２ビットのデータとが一致したときにＬレベルとなる比較結果信号をＣＭＰを出力する。
【００５９】
データ転送制御部８は、さらに、フリップフロップ２２の出力とクロック信号ＳＣと結果信号ＣＭＰとを受けてライトイネーブル信号／ＷＥ♯を出力するゲート回路２８と、バッファメモリ４からの出力と固定データ“ＦＦｈ”とを受けて比較結果信号ＣＭＰに応じてフラッシュメモリに対して出力するセレクタ３４とを含む。セレクタ３４は、比較信号ＣＭＰがＬのときはバッファメモリからの出力をフラッシュメモリに対して出力し、比較信号ＣＭＰがＨのときは固定データ“ＦＦｈ”をフラッシュメモリに対して出力する。
【００６０】
尚、説明の便宜のため、図１０にはバッファメモリ４が記載されている。バッファメモリ４は、ＳＣカウンタ２６の１１ビットの計数値のうちの下位９ビットをアドレス信号ＡＤＲとして受け、ライトセクタイネーブル信号ＷＳＥ♯をアウトプットイネーブル信号／ＯＥ♯として受け、ゲート回路２８の出力をライトイネーブル信号／ＷＥ♯として受けこれらに応答してフラッシュメモリからのデータ入力ＤＩを受けて保持し、またはセレクタ３４を介してフラッシュメモリへデータ出力ＤＯを送出する。
【００６１】
図１１は、フラッシュメモリからバッファメモリへのデータ転送の様子を示すタイミング図である。
【００６２】
図１１を参照して、時刻ｔ１からクロック信号ＳＣに応じてデータ信号ＤＡＴＡがフラッシュメモリから読出される。この読出は、セクタ単位で行なわれるため、通常は２０４８データが連続して以後読出される。
【００６３】
ここで、ホストシステムから指定されたメディアセクタアドレスのうち最下位の２ビットである（ＭＡ１，ＭＡ０）が（０，１）のときには時刻ｔ１〜ｔ２においては、フラッシュメモリから読出されたデータはバッファメモリへは転送されない。
【００６４】
そして、時刻ｔ２〜ｔ３において、カラムアドレス２００ｈ〜３ＦＦｈに相当するデータがフラッシュメモリから読出されている間は、これらのデータはバッファメモリへと転送されて保持される。この保持されるデータは、フラッシュメモリから読出されるセクタ容量２０４８バイトのうちの５１２バイトであり、セクタ容量の４分の１である。
【００６５】
時刻ｔ３以降は、カラムアドレス４００ｈ以降のデータが順次読出されるが、これらはバッファメモリへは保持されることはない。
【００６６】
図１２は、図１１に示したバッファメモリへのデータ書込の動作をより詳細に示した動作波形図である。
【００６７】
図１０、図１２を参照して、時刻ｔ０において、ホストシステムから読出要求が行なわれたことに応じて、リードセクタイネーブル信号ＲＳＥ♯がＨレベルからＬレベルへと立下がる。続いて、時刻ｔ１においてリセット信号ＲＳＴがＨレベルからＬレベルへと立下がり、ＳＣカウンタ２６のリセットが解除される。以降、時刻ｔ１〜ｔ２において、クロック信号ＳＣの入力に応じてＳＣカウンタ２６は１１ビットのカウント値を０ｈから１ＦＦｈまでカウントアップする。カウント値の下位９ビットであるバッファメモリに入力されるアドレス信号ＡＤＲは、同様に０ｈから１ＦＦｈまで変化する。このとき、比較器３２に入力されるカウント値の上位２ビットは（０，０）であり、メディアセクタアドレスラッチ部３０からの２ビットの入力は（０，１）であるため、比較結果信号ＣＭＰは不一致を示すＨレベルである。そのため、データ入力信号ＤＩの内容は、時刻ｔ１〜ｔ２においては、バッファメモリ４に書込まれることはない。
【００６８】
時刻ｔ２において、ＳＣカウンタ２６のカウント値が２００ｈになり、カウント値の上位２ビットがメディアセクタアドレスラッチ部３０から入力される２ビットの信号と一致する。応じて、比較結果信号ＣＭＰがＨからＬレベルへと立下がる。すなわち、そして、比較結果信号ＣＭＰは、カウント値が２００ｈ〜３ＦＦｈである間Ｌレベルとなる。この比較結果信号ＣＭＰの変化に応じて、ゲート回路２８がクロック信号ＳＣをライトイネーブル信号／ＷＥ♯としてバッファメモリに対して出力する。バッファメモリ４は、ライトイネーブル信号／ＷＥ♯が入力されるため、ライトイネーブル信号／ＷＥ♯の立上がりエッジにおけるアドレス信号ＡＤＲが示すアドレスにデータ入力であるデータ０ｈ〜データ１ＦＦｈが書込まれる。
【００６９】
時刻ｔ３以降においては、ＳＣカウンタ２６のカウント値が４００ｈ以上となるため、比較結果信号ＣＭＰは再びＨレベルになり、以降入力されるデータはバッファメモリへは書込まれない。
【００７０】
図１３は、バッファメモリからフラッシュメモリへのデータ転送の様子を示すタイミング図である。
【００７１】
図１３を参照して、メディアセクタアドレス（ＭＡ１，ＭＡ０）が（０，１）のときには、時刻ｔ１〜ｔ２において、フラッシュメモリのカラムアドレス０ｈ〜１ＦＦｈには、ダミーデータである“ＦＦｈ”が書込まれる。このダミーデータは、フラッシュメモリの消去直後の初期値に対応するデータであり、一般に、フラッシュメモリはこの初期値データを書込む動作を行なっても既に内部に保持されているデータが破壊されることはない。
【００７２】
したがって、実施の形態１の記憶装置は、一括消去され、その後逐次データを追加していくような用途、例えば、デジタルカメラの画像の一時保存や、携帯型デジタルオーディオ機器の音響信号の保存等に好適に用いられる。
【００７３】
時刻ｔ２〜ｔ３において、フラッシュメモリのカラムアドレス２００ｈ〜３ＦＦｈには、バッファメモリからデータが順次書込まれる。このデータはフラッシュメモリのセクタ容量の１／４に相当する５１２バイトのデータである。
【００７４】
時刻ｔ３以降は、時刻ｔ１〜ｔ２と同様に、ダミーデータである“ＦＦｈ”が書込まれる。
【００７５】
図１４は、図１３に示したバッファメモリからフラッシュメモリへのデータ転送の様子をさらに詳しく説明するための動作波形図である。
【００７６】
図１０、図１４を参照して、時刻ｔ０において、ホストシステムからの書込要求に応じてライトセクタイネーブル信号ＷＳＥ♯がＨレベルからＬレベルへと立下がる。応じて、リセット信号ＲＳＴがＨレベルからＬレベルへと立下がり、ＳＣカウンタ２６のリセットが解除される。また、バッファメモリのアウトプットイネーブル入力信号／ＯＥ♯はＨレベルからＬレベルへと立下がり、バッファメモリ４は、アクセス可能な状態となる。
【００７７】
時刻ｔ１〜ｔ２において、クロック信号ＳＣの立上がりに同期して、セレクタ３４が出力するデータ出力信号がフラッシュメモリへ書込まれる。そのときの書込カラムアドレスに対応するカウント値がＳＣカウンタ２６によってカウントアップされる。時刻ｔ１〜ｔ２においてはメディアセクタアドレス（ＭＡ１，ＭＡ０）がＳＣカウンタ２６の上位２ビットと一致しないので、データ出力信号ＤＯはセレクタ３４の“１”側の入力ノードに入力されている固定データ“ＦＦｈ”である。
【００７８】
時刻ｔ２において、カウント値の変化に従って、比較結果信号ＣＭＰはＨレベルからＬレベルへと立下がり、アドレス信号ＡＤＲに指定されるアドレスのデータはバッファメモリ４から読出され、セレクタ３４を介してデータ出力信号Ｄ０としてフラッシュメモリへと転送される。以降時刻ｔ３に至るまでの間バッファメモリからフラッシュメモリへとデータ転送が行なわれる。
【００７９】
データ０ｈ〜データ１ＦＦｈの５１２バイトのデータの転送が終了すると、時刻ｔ３において、カウント値の変化に従い比較結果信号ＣＭＰがＬレベルからＨレベルへと立上がるため、再びデータ出力信号はセレクタ３４の“１”側の入力ノードに入力されている固定値“ＦＦｈ”となる。
【００８０】
以上説明したように、実施の形態１の記憶装置は、一括消去され、その後逐次データを追加していくような用途、例えば、デジタルカメラの画像の一時保存や、携帯型デジタルオーディオ機器の音響信号の保存等に好適に用いられる。
【００８１】
そして、使用するフラッシュメモリの１セクタの容量よりもホストシステムとのデータ転送の単位容量であるメディアセクタ容量が小さい場合に、一時的なデータ格納を行なうバッファメモリの容量をメディアセクタ容量に合わせて小さくすることができるため、ハードウェアを構成する上でコスト的に有利な記憶装置を提供することができる。
【００８２】
［実施の形態２］
図１５は、実施の形態２の記憶装置５１の概略構成を示すブロック図である。
【００８３】
図１５を参照して、記憶装置５１は、ホストシステム１２と記憶する外部データの授受を行なうためのものであり、ホストシステムからメディアアドレスを受けてアドレス変換を行い、ホストシステムの間で外部データを授受するためにデータ変換を行うデータ入出力部５９と、データ入出力部５９が変換したアドレス信号に応じてデータ授受を行うフラッシュメモリ６０とを含む。データ入出力部５９はフラッシュメモリ６０が入出力するデータと外部データとの間のデータの変換を行う。
【００８４】
データ入出力部５９は、ホストシステム１２とデータ転送を行なうホストインタフェイス部５２と、ホストインタフェイス部５２がホストシステム１２とデータ転送を行なうために記憶データを一時的に格納する５１２バイトの容量を持つバッファメモリ５４と、ホストインタフェイス部５２からの指令に応じてバッファメモリ５４とフラッシュメモリ６０とのデータ授受のコントロールを行なうフラッシュインタフェイス部５７とを含む。
【００８５】
フラッシュインタフェイス部５７は、フラッシュメモリの仕様にあわせたシーケンスで、読出や書込等の動作を設定するコマンドや、読出や書込時にメモリ領域を指定するためのアドレスをフラッシュメモリに送出するシーケンサ部５６と、ホストシステム１２から与えられたメディアセクタアドレスからフラッシュメモリのセクタアドレスとセクタアドレスで指定されたカラムの読出開始位置を指定するスタートカラムアドレスとを生成するカラムアドレス制御部５８とを含む。
【００８６】
図１５において、フラッシュメモリ６０は、データのリードおよびプログラムをセクタの任意のカラムアドレスから読出および書込開始をすることができる分割リード／プログラム機能を有する。
【００８７】
フラッシュメモリ６０は、各々が２０４８バイトの容量を持つ複数のセクタを有する。フラッシュメモリは、セクタアドレスが指定されると、指定されたセクタ容量分だけのデータをクロック信号に同期してシリアルに出力することができる。そして、スタートカラムアドレスがさらに指定されると、指定されたセクタのカラムアドレスに該当するデータからセクタの最終アドレスに該当するデータまでをクロック信号に同期してシリアルに出力することができる。
【００８８】
図１６は、実施の形態２におけるフラッシュメモリとバッファメモリとの対応関係を示すメモリマップである。
【００８９】
図１６に示されるメモリマップは、図２に示した実施の形態１に用いられるメモリマップと同様の割付を示しているため説明は繰返さない。
【００９０】
図１７は、メディアセクタアドレスがフラッシュセクタアドレスとスタートカラムアドレスとに変換されることを説明するための図である。
【００９１】
図１７を参照して、メディアセクタアドレスＭＡ１５〜ＭＡ０の上位１４ビットは、フラッシュセクタアドレスＳＡ１３〜ＳＡ０として使用される。また、メディアセクタアドレスのうち下位２ビットであるＭＡ１、ＭＡ０は、スタートカラムアドレスのうちそれぞれＣＡ１０、ＣＡ９として使用される。また、スタートカラムアドレスの他のビットであるＣＡ１１、ＣＡ８〜ＣＡ０はすべて“０ｈ”に設定される。
【００９２】
図１８は、フラッシュメモリのスタートカラムアドレスとメディアセクタアドレスの下位２ビットとの関係を示す図である。
【００９３】
図１８を参照して、ＭＡ１、ＭＡ０がともに０であるときは、スタートカラムアドレスは０ｈに設定され、ＭＡ１、ＭＡ０がそれぞれ０、１であるときは、スタートカラムアドレスは２００ｈに設定される。
【００９４】
ＭＡ１、ＭＡ０がそれぞれ１、０であるときは、スタートカラムアドレスは４００ｈに設定され、ＭＡ１、ＭＡ０がともに１であるときは、スタートカラムアドレスは６００ｈに設定される。このアドレス変換は図１５のカラムアドレス制御部５８で行われるが、図１８に対応する配線の接続をするだけで容易に実現できる。
【００９５】
図１９は、スタートカラムアドレスの説明をするための概念図である。
図１９を参照して、１セクタが２０４８バイトであるときは、フラッシュセクタアドレスＳＡに対応して０ｈ〜７ＦＦｈのカラムアドレスが存在する。スタートカラムアドレスＣＡを設定すると、設定したフラッシュセクタアドレスＳＡ中のスタートカラムアドレスに対応するカラムのデータからクロック信号に同期して読出が開始される。
【００９６】
図２０は、分割リード／プログラム機能を有するフラッシュメモリからデータを読出す際のコマンド設定とアドレス設定とを説明するための動作波形図である。
【００９７】
図２０を参照して、時刻ｔ１において、コマンドデータイネーブル信号／ＣＤＥ♯がＬレベルのときに、ライトイネーブル信号／ＷＥ♯の立上がりが検出されると、そのタイミングにおいて、リードコマンドがフラッシュメモリに取込まれる。
【００９８】
時刻ｔ２において、ライトイネーブル信号／ＷＥ♯の立上がりエッジにおいて、セクタアドレスの下位８ビットであるＳＡ（１）が取込まれる。次いで時刻ｔ３において、ライトイネーブル信号／ＷＥ♯の立上がりエッジにおいて、セクタアドレスの上位６ビットであるＳＡ（２）がフラッシュメモリに取込まれる。
【００９９】
次いで、時刻ｔ４において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでスタートカラムアドレスＣＡの下位８ビットであるＣＡ（１）がフラッシュメモリに取込まれる。続いて、時刻ｔ５において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでスタートカラムアドレスの上位４ビットであるＣＡ（２）が取込まれる。
【０１００】
時刻ｔ６以降は、クロック信号ＳＣに同期してアドレス／データ入出力端子から指定されたスタートカラムアドレスのデータを先頭にしてフラッシュメモリからデータが出力される。
【０１０１】
図２１は、実施の形態２においてフラッシュメモリにデータを書込む入力波形を示す図である。
【０１０２】
図２１を参照して、時刻ｔ１において、コマンドデータイネーブル入力／ＣＤＥ♯がＬレベルのときに、ライトイネーブル信号／ＷＥ♯の立上がりエッジが検出されると、プログラムコマンドがフラッシュメモリに読込まれる。
【０１０３】
続いて、時刻ｔ２において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでセクタアドレスの下位８ビットであるＳＡ（１）がフラッシュメモリに取込まれる。続いて、時刻ｔ３において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでセクタアドレスの上位６ビットであるＳＡ（２）がフラッシュメモリに取込まれる。
【０１０４】
時刻ｔ４において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでスタートカラムアドレスの下位８ビットであるＣＡ（１）がフラッシュメモリに取込まれる。続いて、時刻ｔ５において、ライトイネーブル信号／ＷＥ♯の立上がりエッジでスタートカラムアドレスの上位４ビットであるＣＡ（２）がフラッシュメモリに取込まれる。以上でアドレス設定が終了する。
【０１０５】
時刻ｔ６以降は、設定されたセクタアドレスのスタートカラムアドレスに対応するデータを先頭としてクロック信号ＳＣに同期してシリアルにデータ入力がされ対応するアドレスにデータが書込まれる。
【０１０６】
図２０、図２１で示したフラッシュメモリに対するコマンドやアドレス信号を与える制御は、図１５におけるフラッシュインタフェイスシーケンサ部５６で行なわれる。
【０１０７】
図２２は、実施の形態２の記憶装置の処理のメインフローを示す図である。
図２２を参照して、実施の形態２の記憶装置の処理のメインフローは、図５に示した実施の形態１の読出処理ステップＳ０４に代えてステップＳ１０４を含み、書込処理ステップＳ０５に代えてステップＳ１０５を含む点が図５で示したフローと異なる。他の部分は図５で示したフローと同様であるので説明は繰返さない。
【０１０８】
図２３は、図２２に示したステップＳ１０４の読出処理の詳細を示すフローチャートである。
【０１０９】
図２３を参照して、ステップＳ１１１において、読出が開始される。
次いで、ステップＳ１１２において、メディアセクタアドレスがホストシステムから受信される。続いて、ステップＳ１１３において、受信したメディアセクタアドレスを変換してフラッシュメモリのセクタアドレスＳＡおよびスタートカラムアドレスＣＡが発生される。続いて、ステップＳ１１４において、フラッシュメモリの分割リードコマンドが設定されセクタアドレスＳＡおよびスタートカラムアドレスＣＡも指定される。そして、ステップＳ１１５において、データがフラッシュメモリから読出され、バッファメモリに書込まれる。
【０１１０】
バッファメモリへの書込が終了すると、ステップＳ１１６においてホストシステムに対して割込信号が送出される。
【０１１１】
続いて、ステップＳ１１７において、バッファメモリに書込まれたデータはホストシステムに対して読出データとして送出される。そして、ステップＳ１１８において、読出が終了する。
【０１１２】
図２４は、図２３で示した読出処理の各ステップが記憶装置内のどのブロックで実施されているかを示す図である。
【０１１３】
図２４を参照して、まずホストシステムからコントローラやバッファメモリに対してメディアセクタアドレスの読出要求が発信される。コントローラというのは、図１５におけるホストインタフェイス部５２およびフラッシュインタフェイスシーケンサ部５６に該当する。
【０１１４】
これを受けてコントローラではメディアセクタアドレスからフラッシュメモリのセクタアドレスＳＡとスタートカラムアドレスＣＡとが生成される。そしてコントローラからはリードコマンドとセクタアドレスおよびスタートカラムアドレスとがフラッシュメモリに送出される。応じて、フラッシュメモリでは、分割リード動作が行なわれ、５１２バイトのデータがバッファメモリへと出力される。バッファメモリへのデータ書込が終了すると、コントローラは指定されたメディアセクタアドレスのデータ読出をホストシステムに対して要求する。そして、バッファメモリからはホストシステムに対してデータの読出が行なわれ、読出動作は終了する。
【０１１５】
図２５は、図２２に示したステップＳ１０５における書込処理の詳細を示すフローチャートである。
【０１１６】
図２５を参照して、まずステップＳ１２１において書込が開始される。
続いてステップＳ１２２においてホストシステムから発信されたメディアセクタアドレスが受信される。
【０１１７】
続いて、ステップＳ１２３において、記憶装置がホストシステムに対してデータを要求する。そして、ステップＳ１２４においてホストシステムからデータを受信する。このデータは、ステップＳ１２５においてバッファメモリに書込まれる。
【０１１８】
そして、ステップＳ１２６において、ステップＳ１２２で受信したメディアセクタアドレスからフラッシュメモリのセクタアドレスＳＡおよびスタートカラムアドレスＣＡが生成される。続いてステップＳ１２７において、フラッシュメモリに対して分割プログラムコマンドが設定され、続いてセクタアドレスＳＡおよびスタートカラムアドレスＣＡの指定がされる。
【０１１９】
そして、ステップＳ１２８において、データが、バッファメモリから読出されフラッシュメモリに書込まれる。そしてステップＳ１２９において、データの書込が終了する。
【０１２０】
図２６は、図２５に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
【０１２１】
図２６を参照して、まずホストシステムからメディアセクタアドレスの書込要求がコントローラに向けて発信される。続いて、コントローラはこれを受けてメディアセクタアドレスのデータ書込要求をホストシステムに対して行なう。応じてホストシステムはメディアセクタアドレスに対するデータの書込を行なう。このデータはコントローラを経由してバッファメモリに入力される。
【０１２２】
続いて、コントローラでは、受信していたメディアセクタアドレスからフラッシュメモリのセクタアドレスＳＡおよびスタートカラムアドレスＣＡが生成される。そして、コントローラがフラッシュメモリに対してプログラムコマンドとセクタアドレス／ＳＡおよびスタートカラムアドレス／ＣＡの設定を行なう。応じて、フラッシュメモリは、分割プログラム動作を行なう。そしてバッファからは５１２バイトのデータがフラッシュメモリに対して入力され、所定のカラムアドレスを先頭にしてデータ書込が行なわれる。フラッシュメモリへバッファメモリから５１２バイトの書込データが入力されると、その後、所定のウエイト時間経過後書込が終了する。
【０１２３】
実施の形態２においては、バッファメモリのアドレス制御およびメディアセクタアドレスからフラッシュメモリに与えるアドレス信号の生成は図１５におけるカラムアドレス制御部５８で行なわれる。
【０１２４】
図２７は、図１５におけるカラムアドレス制御部５８の詳細を示すブロック図である。
【０１２５】
図２７を参照して、カラムアドレス制御部５８は、記憶装置内部で生成されるリードセクタイネーブル信号ＲＳＥ♯をクロック信号ＳＣの立上がりに同期してラッチするフリップフロップ７２と、フリップフロップ７２の出力と記憶装置内部で生成されるライトセクタイネーブル信号ＷＳＥ♯との論理和をリセット信号ＲＳＴとして出力するＡＮＤ回路７４と、リセット信号ＲＳＴによってリセットされその後クロック信号ＳＣの立上がりに応答してカウントアップを開始する９ビットのＳＣカウンタ７６と、ホストシステムより１６ビットのメディアセクタアドレスをラッチして上位１４ビット、下位２ビットをそれぞれセクタアドレスＳＡ０〜ＳＡ１５、スタートカラムアドレスＣＡ０〜１としてシーケンサ部６へ出力するメディアセクタアドレスラッチ部３０と、フリップフロップ７２の出力とクロック信号ＳＣとを受けてライトイネーブル信号／ＷＥ♯を出力するゲート回路７８とを含む。
【０１２６】
尚、説明の便宜のため、図２７にはバッファメモリ５４が記載されている。バッファメモリ５４は、ＳＣカウンタ７６の計数値９ビットをアドレス信号ＡＤＲとして受け、ライトセクタイネーブル信号ＷＳＥ♯をアウトプットイネーブル信号／ＯＥ♯として受け、ゲート回路７８の出力をライトイネーブル信号／ＷＥ♯として受けこれらに応答してフラッシュメモリからのデータ入力ＤＩを受けて保持し、またはフラッシュメモリへデータ出力ＤＯを送出する。
【０１２７】
以上説明したように、実施の形態２においては、ホストインタフェイス部がホストシステムとデータ転送を行なうときにデータを一時的に格納するバッファメモリの容量をフラッシュメモリの１セクタの容量よりも小さくできるため、コストメリットのある記憶装置を提供することができる。さらに、分割リード／プログラム可能なフラッシュメモリを搭載し使用することで、メディアセクタ単位で読出および再書込が可能である。
【０１２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２９】
【発明の効果】
本発明のある局面に従うフラッシュメモリを搭載する記憶装置は、セクタ読出をするフラッシュメモリを記憶用半導体装置として用いる場合小容量のバッファメモリを搭載するのでコスト的に有利である。
【０１３０】
本発明の他のフラッシュメモリを搭載する記憶装置は、ダミーデータとしてフラッシュメモリが消去された直後のデータと同じデータを書込むため、既にデータ保持が行なわれた部分のデータが失われることはない。
【０１３１】
本発明のさらに他のフラッシュメモリを搭載する記憶装置は、フラッシュメモリのセクタ容量を外部のメディアセクタ容量で区切って使用することができ、効率的にフラッシュメモリを使用することができる。
【０１３２】
本発明のさらに他のフラッシュメモリを搭載する記憶装置は、セクタデータの読出をする際にも小容量のバッファメモリを使用することができる。
【０１３３】
本発明のさらに他のフラッシュメモリを搭載する記憶装置は、フラッシュメモリのセクタ容量を外部のメディアセクタ容量で区切って使用することができ、効率的にフラッシュメモリを使用することができる。
【０１３４】
本発明のさらに他のフラッシュメモリを搭載する記憶装置は、小容量のバッファメモリを搭載するのでコスト的に有利であり、さらに、メディアセクタ単位でデータの再書込が可能である。
【図面の簡単な説明】
【図１】 フラッシュメモリを搭載した記憶装置１の概略構成を示すブロック図である。
【図２】 実施の形態１におけるフラッシュメモリとバッファメモリとのアドレスの対応関係を示すメモリマップである。
【図３】 メディアセクタアドレスをフラッシュセクタアドレスとカラムアドレスオフセット生成ビットとに変換する説明をするための図である。
【図４】 スタートフラッシュカラムアドレスオフセットとメディアセクタアドレスの下位２ビットとの関係を示す図である。
【図５】 実施の形態１の記憶装置の処理のメインフローを示す図である。
【図６】 図５に示したステップＳ０４の読出処理の詳細を示すフローチャートである。
【図７】 図６に示した読出処理の各ステップが記憶装置内のどのブロックで実施されているかを示す図である。
【図８】 図５に示したステップＳ０５における書込処理の詳細を示すフローチャートである。
【図９】 図８に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
【図１０】 図１に示したデータ転送制御部８の詳細を示すブロック図である。
【図１１】 フラッシュメモリからバッファメモリへのデータ転送の様子を示すタイミング図である。
【図１２】 図１１に示したバッファメモリへのデータ書込の動作をより詳細に示した動作波形図である。
【図１３】 バッファメモリからフラッシュメモリへのデータ転送の様子を示すタイミング図である。
【図１４】 図１３に示したバッファメモリからフラッシュメモリへのデータ転送の様子をさらに詳しく説明するための動作波形図である。
【図１５】 実施の形態２の記憶装置５１の概略構成を示すブロック図である。
【図１６】 実施の形態２におけるフラッシュメモリとバッファメモリとの対応関係を示すメモリマップである。
【図１７】 メディアセクタアドレスをフラッシュセクタアドレスとスタートカラムアドレスとに変換を説明するための図である。
【図１８】 スタートカラムアドレスとメディアセクタアドレスの下位２ビットとの関係を示す図である。
【図１９】 スタートカラムアドレスの説明をするための概念図である。
【図２０】 分割リード／プログラム機能を有するフラッシュメモリからデータを読出す際のコマンド設定とアドレス設定とを説明するための動作波形図である。
【図２１】 実施の形態２においてフラッシュメモリにデータを書込む入力波形を示す図である。
【図２２】 実施の形態２の記憶装置の処理のメインフローを示す図である。
【図２３】 図２２に示したステップＳ１０４の読出処理の詳細を示すフローチャートである。
【図２４】 図２３で示した読出処理の各ステップが記憶装置内のどのブロックで実施されているかを示す図である。
【図２５】 図２２に示したステップＳ１０５における書込処理の詳細を示すフローチャートである。
【図２６】 図２５に示した書込処理の各ステップがホストシステムとコントローラおよびバッファメモリとフラッシュメモリとの間でどのように行なわれるかを示す図である。
【図２７】 図１５におけるカラムアドレス制御部５８の詳細を示すブロック図である。
【符号の説明】
１，５１ 記憶装置、２，５２ ホストインタフェイス部、４，５４ バッファメモリ、６，５６ フラッシュインタフェイスシーケンサ、８ データ転送制御部、１０，６０ フラッシュメモリ、５８ カラムアドレス制御部、２２ フリップフロップ、２４ ＡＮＤ回路、２６ ＳＣカウンタ、２８ ゲート回路、３０ メディアセクタアドレスラッチ部、３２ 比較器、３４ セレクタ。
Claims (8)
- ホストシステムから外部書込アドレス信号と外部書込データとを受けてデータ記憶を行う書込モードを備える記憶装置であって、
外部書込データ容量より容量の大きい内部書込データ容量を単位として複数のデータの書込がなされるフラッシュメモリを備え、
前記フラッシュメモリは、前記書込モードにおいて、内部書込アドレス信号を受けて、内部書込データに含まれる複数のデータを取込み保持し、
前記書込モードにおいて、前記外部書込アドレス信号を受けて前記内部書込アドレス信号を発生し、前記外部書込データを受けて保持して前記外部書込データと前記外部書込アドレス信号とに基づいて前記内部書込データを出力するデータ入出力部をさらに備え、
前記データ入出力部は、
前記書込モードにおいて、前記ホストシステムから前記外部書込データおよび前記外部書込アドレス信号を受ける第１のインタフェイス部と、
前記外部書込データ容量以上で、かつ、前記内部書込データ容量より小さい記憶容量を有し、前記書込モードにおいて前記第１のインタフェイス部から前記外部書込データを受け取る、バッファメモリと、
前記書込モードにおいて、前記第１のインタフェイス部から前記外部書込アドレス信号を受けて前記内部書込アドレス信号を発生し、前記バッファメモリから読出した前記外部書込データに、前記フラッシュメモリを構成するメモリセルの消去状態に対応するデータを加えて前記内部書込データを発生する、第２のインタフェイス部とを含む、フラッシュメモリを搭載する記憶装置。 - 前記フラッシュメモリは、前記内部書込アドレス信号に対応し、前記内部書込データ容量と同じ容量を持つメモリ領域単位を有し、前記メモリ領域単位はオフセット信号に対応する複数の領域を含み、
前記第２のインタフェイス部は、前記外部書込アドレス信号に含まれる前記オフセット信号を出力し、前記外部書込データに対応する前記内部書込データを前記メモリ領域単位の前記オフセット信号に対応する領域に書き込む、請求項１に記載のフラッシュメモリを搭載する記憶装置。 - 前記第２のインタフェイス部は、前記メモリ領域単位の前記外部書込データに対応する前記内部書込データを書き込んだ残りの領域に、前記フラッシュメモリ
を構成するメモリセルの消去状態に対応するデータを書き込む、請求項２に記載のフラッシュメモリを搭載する記憶装置。 - 前記内部書込データ容量は、前記外部書込データ容量の整数倍である、請求項３に記載のフラッシュメモリを搭載する記憶装置。
- 前記フラッシュメモリは、クロックに同期して前記内部書込データを順次取込み、
前記第２のインタフェイス部は、
前記バッファメモリに対する読出制御信号を発生して前記バッファメモリから前記外部書込データを受けて前記内部書込データを発生し、前記外部書込アドレス信号から前記内部書込アドレス信号を発生する、データ転送制御部を有し、
前記データ転送制御部は、
前記フラッシュメモリに前記内部書込データの書込が開始されるときに、前記クロックのカウントを開始するカウンタと、
前記外部書込アドレス信号に含まれるオフセット信号と前記カウンタのカウント値の上位から所定数ビットとが一致した時に一致信号を出力する比較器と、
前記バッファメモリが前記クロックに同期して前記外部書込データを出力するように前記一致信号に応じて読出制御信号を前記バッファメモリに与えるゲート回路と、
前記一致信号が非活性化されている時は、前記フラッシュメモリを構成するメモリセルの消去状態に対応するデータを前記フラッシュメモリに与え、前記一致信号が活性化した時は前記バッファメモリから読出された前記外部書込データを前記フラッシュメモリに与える選択回路とを有する、請求項２に記載のフラッシュメモリを搭載する記憶装置。 - 前記記憶装置は、前記ホストシステムから外部読出アドレス信号を受けて前記ホストシステムに外部読出データを出力する読出モードをさらに備え、
前記データ入出力部は、前記読出モード時に、前記外部読出アドレス信号を受けて内部読出アドレス信号を発生して前記フラッシュメモリに与え、前記フラッシュメモリから読出される内部読出データの一部を選択して前記外部読出データとして保持した後、前記ホストシステムに対して前記外部読出データを出力し、
前記第１のインタフェイス部は、前記読出モード時に、前記ホストシステムから受けた前記外部読出アドレス信号に応じた前記外部読出データを前記ホストシステムに出力し、
前記バッファメモリは、前記外部読出データ容量以上で、かつ、前記内部読出データ容量より小さい記憶容量を有し、前記読出モード時に、前記第１のインタフェイス部に対して保持していた前記外部読出データを出力し、
前記第２のインタフェイス部は、前記読出モード時に、前記第１のインタフェイス部から前記外部読出アドレス信号を受けて前記内部読出アドレス信号を発生して前記フラッシュメモリに与えて前記フラッシュメモリから前記内部読出データが含む複数のデータを読出し、前記内部読出しデータの一部を前記外部読出データとしてバッファメモリに送出する、請求項１に記載のフラッシュメモリを搭載する記憶装置。 - 前記フラッシュメモリは、クロックに同期して前記内部読出データを順次出力し、
前記第２のインタフェイス部は、
前記外部読出アドレス信号から前記内部読出アドレス信号を発生し、前記内部読出データの一部を選択して前記外部読出データとして前記バッファメモリが格納するように前記バッファメモリへ書込制御信号を発生する、データ転送制御部を有し、
前記データ転送制御部は、
前記フラッシュメモリから前記内部読出データの読出が開始されるときに、前記クロックのカウントを開始するカウンタと、
前記外部書込アドレス信号に含まれるオフセット信号と前記カウンタのカウント値の上位から所定数ビットとが一致した時に一致信号を出力する比較器と、
前記バッファメモリが前記クロックに同期して前記内部読出データの一部を前記外部読出データとして格納するように前記一致信号に応じて前記書込制御信号を前記バッファメ
モリに与えるゲート回路とを有する、請求項６に記載のフラッシュメモリを搭載する記憶装置。 - フラッシュメモリと、
ホストシステムから入力される外部アドレスに対応する内部主アドレスおよび内部副アドレスを発生し、前記ホストシステムから入力される外部データを前記フラッシュメモリに出力、または前記フラッシュメモリから入力されるデータを前記外部データとしてホストシステムへ出力する、データ入出力部とを備え、
前記データ入出力部は、
前記内部主アドレスによって前記フラッシュメモリの前記外部データの容量より大きい容量を持つメモリ領域単位を選択し、前記内部副アドレスによって前記メモリ領域単位内のデータ入出力開始位置を指定し、前記データ入出力開始位置から前記フラッシュメモリのデータ読出、または前記データ入出力開始位置から前記フラッシュメモリへのデータの書込を行い、
前記データ入出力部は、
前記ホストシステムと前記フラッシュメモリとの間のタイミング調整をするために前記外部データを一時的に保持するバッファメモリを含み、
前記バッファメモリの記憶容量は、前記外部データの容量以上で、前記メモリ領域単位の容量より小さい、フラッシュメモリを搭載する記憶装置。
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| US6684289B1 (en) | 2000-11-22 | 2004-01-27 | Sandisk Corporation | Techniques for operating non-volatile memory systems with data sectors having different sizes than the sizes of the pages and/or blocks of the memory |
| JP4711531B2 (ja) * | 2001-03-23 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4082913B2 (ja) * | 2002-02-07 | 2008-04-30 | 株式会社ルネサステクノロジ | メモリシステム |
| WO2003085677A1 (fr) * | 2002-04-05 | 2003-10-16 | Renesas Technology Corp. | Memoire non volatile |
| US7174348B1 (en) * | 2002-11-26 | 2007-02-06 | Unisys Corporation | Computer program having an object module and a software development tool integration module which automatically interlink artifacts generated in different phases of a software project |
| US7406628B2 (en) * | 2003-07-15 | 2008-07-29 | Seagate Technology Llc | Simulated error injection system in target device for testing host system |
| US7173852B2 (en) * | 2003-10-03 | 2007-02-06 | Sandisk Corporation | Corrected data storage and handling methods |
| KR100528482B1 (ko) * | 2003-12-31 | 2005-11-15 | 삼성전자주식회사 | 데이타를 섹터 단위로 랜덤하게 입출력할 수 있는 플래시메모리 시스템 |
| US7600087B2 (en) * | 2004-01-15 | 2009-10-06 | Hitachi, Ltd. | Distributed remote copy system |
| KR100606242B1 (ko) * | 2004-01-30 | 2006-07-31 | 삼성전자주식회사 | 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치 |
| JP2005285191A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| JP4713867B2 (ja) * | 2004-09-22 | 2011-06-29 | 株式会社東芝 | メモリコントローラ，メモリ装置及びメモリコントローラの制御方法 |
| US7395404B2 (en) * | 2004-12-16 | 2008-07-01 | Sandisk Corporation | Cluster auto-alignment for storing addressable data packets in a non-volatile memory array |
| US7386655B2 (en) | 2004-12-16 | 2008-06-10 | Sandisk Corporation | Non-volatile memory and method with improved indexing for scratch pad and update blocks |
| US7366826B2 (en) * | 2004-12-16 | 2008-04-29 | Sandisk Corporation | Non-volatile memory and method with multi-stream update tracking |
| US7412560B2 (en) | 2004-12-16 | 2008-08-12 | Sandisk Corporation | Non-volatile memory and method with multi-stream updating |
| US7315916B2 (en) * | 2004-12-16 | 2008-01-01 | Sandisk Corporation | Scratch pad block |
| KR100666169B1 (ko) * | 2004-12-17 | 2007-01-09 | 삼성전자주식회사 | 플래쉬 메모리 데이터 저장장치 |
| KR100737913B1 (ko) * | 2005-10-04 | 2007-07-10 | 삼성전자주식회사 | 반도체 메모리 장치의 읽기 방법 |
| KR100660553B1 (ko) | 2005-10-18 | 2006-12-22 | 삼성전자주식회사 | 데이터 버스트 주파수를 증가시킬 수 있는 원낸드 플래시메모리 장치 |
| US20070100893A1 (en) * | 2005-10-31 | 2007-05-03 | Sigmatel, Inc. | System and method for accessing data from a memory device |
| JP4661748B2 (ja) * | 2006-09-22 | 2011-03-30 | Ｔｄｋ株式会社 | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
| JP2008112285A (ja) * | 2006-10-30 | 2008-05-15 | Toshiba Corp | 不揮発性メモリシステム |
| JP4498341B2 (ja) * | 2006-11-20 | 2010-07-07 | 株式会社東芝 | メモリシステム |
| KR100898653B1 (ko) * | 2007-07-25 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 프로그램 방법 |
| US9201790B2 (en) * | 2007-10-09 | 2015-12-01 | Seagate Technology Llc | System and method of matching data rates |
| US8959307B1 (en) | 2007-11-16 | 2015-02-17 | Bitmicro Networks, Inc. | Reduced latency memory read transactions in storage devices |
| US9135190B1 (en) | 2009-09-04 | 2015-09-15 | Bitmicro Networks, Inc. | Multi-profile memory controller for computing devices |
| US8665601B1 (en) | 2009-09-04 | 2014-03-04 | Bitmicro Networks, Inc. | Solid state drive with improved enclosure assembly |
| US8447908B2 (en) | 2009-09-07 | 2013-05-21 | Bitmicro Networks, Inc. | Multilevel memory bus system for solid-state mass storage |
| US8560804B2 (en) * | 2009-09-14 | 2013-10-15 | Bitmicro Networks, Inc. | Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device |
| US9372755B1 (en) | 2011-10-05 | 2016-06-21 | Bitmicro Networks, Inc. | Adaptive power cycle sequences for data recovery |
| US9043669B1 (en) | 2012-05-18 | 2015-05-26 | Bitmicro Networks, Inc. | Distributed ECC engine for storage media |
| KR20140082173A (ko) * | 2012-12-24 | 2014-07-02 | 에스케이하이닉스 주식회사 | 어드레스 카운팅 회로 및 이를 이용한 반도체 장치 |
| US9652376B2 (en) * | 2013-01-28 | 2017-05-16 | Radian Memory Systems, Inc. | Cooperative flash memory control |
| US9423457B2 (en) | 2013-03-14 | 2016-08-23 | Bitmicro Networks, Inc. | Self-test solution for delay locked loops |
| US9720603B1 (en) | 2013-03-15 | 2017-08-01 | Bitmicro Networks, Inc. | IOC to IOC distributed caching architecture |
| US9934045B1 (en) | 2013-03-15 | 2018-04-03 | Bitmicro Networks, Inc. | Embedded system boot from a storage device |
| US9430386B2 (en) | 2013-03-15 | 2016-08-30 | Bitmicro Networks, Inc. | Multi-leveled cache management in a hybrid storage system |
| US9734067B1 (en) | 2013-03-15 | 2017-08-15 | Bitmicro Networks, Inc. | Write buffering |
| US9875205B1 (en) | 2013-03-15 | 2018-01-23 | Bitmicro Networks, Inc. | Network of memory systems |
| US9501436B1 (en) | 2013-03-15 | 2016-11-22 | Bitmicro Networks, Inc. | Multi-level message passing descriptor |
| US10489318B1 (en) | 2013-03-15 | 2019-11-26 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
| US9842024B1 (en) | 2013-03-15 | 2017-12-12 | Bitmicro Networks, Inc. | Flash electronic disk with RAID controller |
| US9916213B1 (en) | 2013-03-15 | 2018-03-13 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
| US9971524B1 (en) | 2013-03-15 | 2018-05-15 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
| US9672178B1 (en) | 2013-03-15 | 2017-06-06 | Bitmicro Networks, Inc. | Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system |
| US9858084B2 (en) | 2013-03-15 | 2018-01-02 | Bitmicro Networks, Inc. | Copying of power-on reset sequencer descriptor from nonvolatile memory to random access memory |
| US9798688B1 (en) | 2013-03-15 | 2017-10-24 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
| US9400617B2 (en) | 2013-03-15 | 2016-07-26 | Bitmicro Networks, Inc. | Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained |
| US10025736B1 (en) | 2014-04-17 | 2018-07-17 | Bitmicro Networks, Inc. | Exchange message protocol message transmission between two devices |
| US9952991B1 (en) | 2014-04-17 | 2018-04-24 | Bitmicro Networks, Inc. | Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation |
| US10055150B1 (en) | 2014-04-17 | 2018-08-21 | Bitmicro Networks, Inc. | Writing volatile scattered memory metadata to flash device |
| US9811461B1 (en) | 2014-04-17 | 2017-11-07 | Bitmicro Networks, Inc. | Data storage system |
| US10042792B1 (en) | 2014-04-17 | 2018-08-07 | Bitmicro Networks, Inc. | Method for transferring and receiving frames across PCI express bus for SSD device |
| US10078604B1 (en) | 2014-04-17 | 2018-09-18 | Bitmicro Networks, Inc. | Interrupt coalescing |
| US10552050B1 (en) | 2017-04-07 | 2020-02-04 | Bitmicro Llc | Multi-dimensional computer storage system |
| FR3065303B1 (fr) * | 2017-04-12 | 2019-06-07 | Stmicroelectronics (Rousset) Sas | Procede d'ecriture dans un dispositif de memoire non volatile et dispositif de memoire non volatile correspondant |
| US11030148B2 (en) * | 2018-04-04 | 2021-06-08 | Lawrence Livermore National Security, Llc | Massively parallel hierarchical control system and method |
| KR20220060372A (ko) * | 2020-11-04 | 2022-05-11 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그것의 동작방법 |
| JP2022074450A (ja) * | 2020-11-04 | 2022-05-18 | キオクシア株式会社 | メモリカード、メモリシステム、及びファイルの断片化解消方法 |
Family Cites Families (6)
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|---|---|---|---|---|
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| JPH09244961A (ja) * | 1996-03-08 | 1997-09-19 | Mitsubishi Electric Corp | フラッシュａｔａ−ｐｃカード |
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