JP2000298992A - 多値記憶不揮発性半導体メモリの制御装置 - Google Patents

Abstract

(57)【要約】 【課題】多値記憶不揮発性半導体メモリを記憶媒体とす
る外部記憶装置において、多値記憶不揮発性半導体メモ
リセルの信頼性を向上させる制御装置を実現する。 【解決手段】消去および書き込みの繰り返しによるメモ
リセルの劣化を抑えるために、前記１つのメモリセルに
つき記憶可能なビット数よりも少ないビット数で格納す
るようホスト処理装置からの書き込みデータを変換す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値記憶不揮発性
半導体メモリを記憶媒体とする外部記憶装置において、
多値記不揮発性半導体メモリセルの信頼性を向上させる
制御装置に関する。

【０００２】

【従来の技術】ハンドヘルドＰＣに代表される携帯情報
端末やデジタルスチルカメラの普及に伴い、外部記憶装
置としてのフラッシュメモリカードの需要が大きくなっ
た。フラッシュメモリカードは、記憶媒体としてフラッ
シュメモリを搭載した、一般に名刺サイズまたはそれ以
下のサイズの小型記憶装置である。

【０００３】フラッシュメモリは、動作電源を切っても
記憶データが保持される不揮発性半導体メモリである。
フラッシュメモリは（ａ）電気的に消去・書き込みを行
うためオンボードでの書き換えが可能、（ｂ）セル面積
が小さく大容量化に適している、等の特長を兼ね備えて
いる。

【０００４】フラッシュメモリにデータを記憶させるに
は、メモリセルの動作点を意味するしきい値電圧のアナ
ログ的な性質を利用する。従来のフラッシュメモリ、例
えば特開平６−７７４３７公報に記載されているＡＮＤ
型フラッシュメモリでは、しきい値電圧が高い領域にあ
る場合を「１」、低い領域にある場合を「０」として、
１つのメモリセルに１ビットを記憶していた。

【０００５】近年、多値技術と呼ばれる、１つのメモリ
セルに２ビット以上の情報を記憶させる技術が開発され
た。多値技術ではしきい値電圧の領域を細分し、細分化
した各領域間でしきい値電圧を精密に制御することで１
つのメモリセルに２ビット以上の情報を記憶させる。こ
の多値技術は、従来の微細化技術と共に大容量フラッシ
ュメモリの実現に欠かせない技術となった。多値技術を
用いたＡＮＤ型フラッシュメモリセルは特開平１０−９
２１８６公報に示されている。

【０００６】このようなフラッシュメモリを搭載したフ
ラッシュメモリカードは、パーソナルコンピュータの代
表的な外部記憶装置であるハードディスクと比較して、
ビット単価やデータの書き換え回数の点で劣る。その一
方で、フラッシュメモリカードは、（ａ）小型・軽量で
あり持ち運びが容易、（ｂ）機械的駆動部分がないため
衝撃や振動に対して強い、（ｃ）低消費電力であり電池
での使用に好都合、等の特長をもち、携帯情報機器の外
部記憶装置等に適している。フラッシュメモリカードの
公知例として、例えば特開平６−４３９９公報が挙げら
れる。

【０００７】

【発明が解決しようとする課題】フラッシュメモリは消
去／書き込みの繰り返しによりメモリセルの特性が劣化
するので、記憶データの信頼性を保証する最大書き換え
回数を規定している。

【０００８】フラッシュメモリカード内部の制御装置
は、劣化抑制処理としてウエアレベリングと呼ばれる手
法を用いることが多い。ウエアレベリングとは、一定の
消去回数ごとにメモリブロック内のデータを、消去回数
が少ない他のメモリブロック内のデータと入れ替える処
理方法である。この結果、メモリチップ内で各メモリブ
ロックの消去回数を平均化できる。

【０００９】しかし更なる高信頼を図るためには、メモ
リブロックの書き換え回数の平均化に加え、メモリセル
の書き換え耐性の向上が不可欠である。

【００１０】本発明の目的は、２ビット以上の多値情報
を記憶する不揮発性半導体メモリセルの信頼性向上を図
る制御装置を実現することである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、以下の構成をとる。

【００１２】データの書き込みと読み出しと消去を制御
するマイクロコンピュータと、ホスト処理装置との間の
データ転送を制御するインタフェース装置と、不揮発性
半導体メモリとの間のデータ転送を制御するインタフェ
ース装置と、書き込みデータや読み出しデータを一時的
に格納する記憶装置とで構成され、電気的に消去及び書
き込みが可能で且つ１つのメモリセルに少なくとも２ビ
ットの情報を記憶可能な不揮発性半導体メモリを制御す
る制御装置において、消去および書き込みの繰り返しに
よるメモリセルの劣化を抑えるために、前記１つのメモ
リセルにつき記憶可能なビット数より少ないビット数で
格納するようホスト処理装置からの書き込みデータを変
換し、且つ、前記１つのメモリセルにつき記憶可能なビ
ット数より少ないビット数で格納されたデータをホスト
処理装置へ読み出す際は、前記データを逆変換する機能
を持つ変換装置を具備する。

【００１３】前記変換装置により書き込みデータを変換
してメモリセルに格納した結果、メモリセルが記憶可能
なすべてのビット数を使って格納した場合と比較して、
同じ書き換え動作でもメモリセルの劣化を抑制すること
ができる。よって上記の目的が達成される。

【００１４】データの書き込みと読み出しと消去を制御
するマイクロコンピュータと、ホスト処理装置との間の
データ転送を制御するインタフェース装置と、不揮発性
半導体メモリとの間のデータ転送を制御するインタフェ
ース装置と、書き込みデータおよび読み出しデータを一
時的に格納する記憶装置とで構成され、電気的に消去及
び書き込みが可能で且つ１つのメモリセルに少なくとも
２ビットの情報を記憶可能な不揮発性半導体メモリを制
御する制御装置において、前記１つのメモリセルにつき
記憶可能なビット数より少ないビット数で格納するよう
ホスト処理装置からの書き込みデータを変換し、前記１
つのメモリセルにつき記憶可能なビット数より少ないビ
ット数で格納されたデータをホスト処理装置へ読み出す
際は、前記データを逆変換する機能を持つ変換装置を具
備したことを特徴とする制御装置である。

【００１５】また、前記変換装置が、書き込みデータの
変換および読み出しデータの逆変換の有効／無効を外部
装置により切り替えられる入力信号を備えることを特徴
とする制御装置である。

【００１６】また、前記変換装置が、書き込みデータの
変換を有効にするか、または、読み出しデータの逆変換
を有効にするかを外部装置により切り替えられる入力信
号を備えることを特徴とする制御装置である。

【００１７】また、前記変換装置による書き込みデータ
の変換および読み出しデータの逆変換を、前記データを
一時的に格納する記憶装置と、前記不揮発性半導体メモ
リとの間のデータ転送において行うことを特徴とする制
御装置である。

【００１８】また、前記変換装置による書き込みデータ
の変換および読み出しデータの逆変換を、前記ホスト処
理装置と、前記データを一時的に格納する記憶装置との
間のデータ転送において行うことを特徴とする制御装置
である。

【００１９】さらに、データの書き込みと読み出しと消
去を制御するマイクロコンピュータと、ホスト処理装置
との間のデータ転送を制御するインタフェース装置と、
不揮発性半導体メモリとの間のデータ転送を制御するイ
ンタフェース装置と、書き込みデータや読み出しデータ
を一時的に格納する記憶装置と、上記記載の変換装置で
構成され、電気的に消去及び書き込みが可能であり、且
つ、１つのメモリセルに２ビット以上の情報を記憶可能
であり、且つ、一括消去単位であるメモリブロックごと
にメモリブロックの劣化と相関する情報を記録する領域
を備える、不揮発性半導体メモリを制御する制御装置に
おいて、ホスト処理装置より前記不揮発性半導体メモリ
へデータを書き込む際、書き込み対象となるメモリブロ
ック内の前記メモリブロックの劣化と相関する情報が所
定の条件を満たした場合は、前記マイクロコンピュータ
に格納されたプログラムが、書き込みデータの格納先を
消去状態にある他のメモリブロックに替え、且つ、消去
および書き込みの繰り返しによるメモリセルの劣化を抑
えるために、前記メモリブロック内で１つのメモリセル
につき記憶可能なビット数より少ないビット数で格納す
ることを特徴とする制御装置である。

【００２０】また、この制御装置において、書き込みデ
ータの格納先として消去状態にあり、且つ、元のメモリ
ブロックよりもサイズが大きいメモリブロックを選ぶこ
とを特徴とする制御装置である。

【００２１】また、前記メモリブロックの劣化と相関す
る情報が前記メモリブロックの消去回数または書き込み
回数であり、且つ、前記所定の条件を満たした場合とは
前記消去回数または書き込み回数が所定の値に達した場
合であることを特徴とする制御装置である。

【００２２】また、前記メモリブロックの劣化と相関す
る情報が前記メモリブロックの消去時間または書き込み
時間であり、且つ、前記所定の条件を満たした場合とは
前記消去時間または書き込み時間が所定の値に達した場
合であることを特徴とする制御装置である。

【００２３】また、上記記載の制御装置において、制御
装置全体が前記不揮発性半導体メモリと同一チップ内に
内蔵されていることを特徴とする制御装置である。

【００２４】また、上記記載の制御装置において、制御
装置全体がホスト処理装置に内蔵されていることを特徴
とする制御装置である。

【００２５】

【発明の実施の形態】本発明の第１の実施例として、フ
ラッシュメモリカードに搭載されたコントローラＬＳＩ
について説明する。本コントローラＬＳＩの特徴は、２
ビット記憶可能なフラッシュメモリセルの消去状態およ
び消去状態に最も近いしきい値の１ビットで格納するよ
うに、ホスト処理装置からのデータを変換することであ
る。データ変換を行うかどうかは内部のマイクロコンピ
ュータにより制御することができる。

【００２６】図２に６４Ｍバイトフラッシュメモリカー
ド２００の内部構成図を示す。まず、コントローラＬＳ
Ｉが制御するフラッシュメモリについて説明する。

【００２７】２０１，２０２はＡＮＤ型多値２５６Ｍビ
ットフラッシュメモリである。図３に一般的なフラッシ
ュメモリセルを示す。メモリチップ内の制御回路が浮遊
ゲート内の電子量を制御することでしきい値電圧を変化
させる。その結果、記憶データの書き込み及び消去が行
われる。

【００２８】図４（ａ）にＡＮＤ型フラッシュメモリ２
０１，２０２の消去動作を示す。前記制御回路は、制御
ゲート３０１に正電圧を印加し、ドレイン３０２、ソー
ス３０３およびｐ型基板３０４を接地する。このとき、
ｐ型基板３０４から浮遊ゲートへ電子が注入される。

【００２９】図４（ｂ）にＡＮＤ型フラッシュメモリ２
０１，２０２の書き込み動作を示す。前記制御回路はソ
ース３０３とｐ型基板３０４を接地し、制御ゲート３０
１に負電圧、ドレイン３０２には正電圧を印加する。こ
のとき、浮遊ゲート内の電子がドレイン３０２に引き抜
かれる。引き抜く電子量を精密に制御することで、ＡＮ
Ｄ型フラッシュメモリ２０１，２０２は１つのメモリセ
ルに４値すなわち２ビットの情報を記憶することができ
る。

【００３０】図１にＡＮＤ型フラッシュメモリ２０１，
２０２のメモリセルがもつしきい値分布を示す。ＡＮＤ
型フラッシュメモリでは消去状態でのしきい値電圧が最
も高く、このときメモリセルが記憶しているデータは
（１１）である。また、書き込み時に浮遊ゲートから引
き抜く電子量に応じてしきい値が減少する。書き込み後
の３つのしきい値レベルに対して、しきい値が下がる方
向へ（１０）、（０１），（００）の値が割り当てられ
ている。

【００３１】２０３はコントローラＬＳＩである。コン
トローラＬＳＩ２０３はホストインタフェースやフラッ
シュインタフェース等の制御を行う。図５にコントロー
ラＬＳＩ２０３の内部構成図を示す。コントローラ２０
３ＬＳＩは、マイクロコンピュータ２０５、データバッ
ファ２０６などを内蔵し１チップ化している。図５にお
いて、太線の矢印は転送データの流れを意味し、細線の
矢印は制御信号の流れを意味する。

【００３２】コントローラ２０３は、ホストインタフェ
ースとしてＰＣ−ＡＴＡインタフェース規格およびＡＮ
ＳＩ−ＡＴＡインタフェース規格をサポートしている。
そのためにコントローラ２０３は内部にホストインタフ
ェース用のレジスタ群２０４を備えている。レジスタ群
２０４は、ホスト処理装置１００とのデータ転送に使用
される（ａ）命令コードレジスタ、（ｂ）アクセス開始
論理セクタアドレスレジスタ、（ｃ）データ転送セクタ
数レジスタ、（ｄ）ステータスレジスタ、などの各レジ
スタから構成されている。

【００３３】マイクロコンピュータ２０５は主として、
（ａ）ホスト処理装置１００からフラッシュメモリ２０
１，２０２へのデータの書き込み、（ｂ）フラッシュメ
モリ２０１，２０２からホスト処理装置１００へのデー
タの読み出し、（ｃ）フラッシュメモリ２０１，２０２
内のメモリブロックの消去、を制御している。

【００３４】データバッファ２０６は、フラッシュメモ
リ２０１，２０２へのデータの書き込みや、フラッシュ
メモリ２０１，２０２からのデータの読み出しにおい
て、データを一時的に格納する記憶装置である。データ
バッファ２０６のメモリ領域は４ビットごとにアドレス
が割り当てられている。

【００３５】フラッシュメモリ制御回路２０８は、フラ
ッシュメモリ２０１，２０２とのインタフェースを制御
する。

【００３６】データ変換回路２０７は、データバッファ
２０６とフラッシュメモリ２０１，２０２の間のデータ
転送に関して、書き込みデータの変換および読み出しデ
ータの逆変換を行うためのものである。

【００３７】図８にデータ変換回路２０７の内部構成図
を示す。８０１はデータ変換回路２０７のイネーブル信
号である。イネーブル信号８０１は‘Ｈ’でアサートさ
れる。このときバス切替回路８０５は、データバッファ
側データバス８０３の下位４ビットを、１ビット／２ビ
ット変換回路８０７から８１０の１ビット入出力端子８
１１から８１４と接続する。一方バス切替回路８０６
は、フラッシュメモリ側データバス８０４の８ビット
を、１ビット／２ビット変換回路８０７から８１０の２
ビット入出力バス８１５から８１８へ２ビットずつ接続
する。また、データバッファ２０６はデータ変換回路２
０７との間で４ビット単位でデータの入出力を行う。

【００３８】一方イネーブル信号８０１は‘Ｌ’でネゲ
ートされる。このときバス切替回路８０５および８０６
はデータバッファ側データバス８０３の８ビットと、フ
ラッシュメモリ側データバス８０４の８ビットをそれぞ
れ１ビットずつ接続する。すなわち、一方より入力した
８ビットデータは、そのまま他方から出力される。この
とき、データバッファ２０６はデータ変換回路２０７と
の間で８ビット単位でデータの入出力を行う。

【００３９】８０２はライト／リード信号である。ライ
ト／リード信号は、イネーブル信号８０１がアサートさ
れている状態で、書き込みデータに対する変換と読み出
しデータに対する逆変換を切り替えるための信号であ
る。マイクロコンピュータ２０５は本信号を前者のとき
‘Ｈ’に、後者のとき‘Ｌ’に設定する。

【００４０】以下、図１７と図１８を用いて１ビット／
２ビット変換回路８０７の動作を説明する。書き込みデ
ータの変換においては、図１７（ａ）のように、ライト
／リード信号８０２はマイクロコンピュータ２０５によ
り‘Ｈ’に設定される。このとき、データバッファ２０
６から１ビットデータが１ビット／２ビット変換回路８
０７に入力する。１ビット／２ビット変換回路８０７
は、入力データが‘１’のとき２ビットデータ‘１１’
に変換して出力する。同様に、入力データが‘０’のと
き２ビットデータ‘１０’に変換して出力する。この様
子を波形チャートを用いて図１７（ｂ）に示す。

【００４１】一方読み出しデータの逆変換においては、
図１８（ａ）のように、ライト／リード信号８０２はマ
イクロコンピュータ２０５により‘Ｌ’に設定される。
このとき、フラッシュメモリ２０１，２０２から２ビッ
トデータが１ビット／２ビット変換回路８０７に入力す
る。１ビット／２ビット変換回路８０７は、入力データ
が‘１１’のとき１ビットデータ‘１’に逆変換して出
力する。同様に、入力データが‘１０’のとき１ビット
データ‘０’に逆変換して出力する。この様子を波形チ
ャートを用いて図１８（ｂ）に示す。

【００４２】以上より、データ変換回路２０７に入力し
た４ビットのデータは、８ビットに変換され、１つのメ
モリセルにつき電圧値が高い２つのしきい値を使って１
ビットを格納する。この様子を図１に示す。

【００４３】逆に、変換して格納されたデータを読み出
すときは、データ変換回路２０７が、８ビットの読み出
しデータの逆変換を行い、元の４ビットデータに戻す。

【００４４】以上のようにして本実施例のコントローラ
ＬＳＩ２０３は、ホスト処理からの書き込みデータを、
ＡＮＤ型フラッシュメモリの消去状態と前記消去状態と
最近接のしきい値の１ビットで格納することが可能とな
る。

【００４５】その結果、変換して格納されたデータの書
き換えサイクルにおいて図３のトンネル酸化膜を通過す
る電子の量を抑制することが可能となる。よって、メモ
リセルの信頼性向上が達成できる。

【００４６】しかし、フラッシュメモリカードを使用す
る最初から書き込みデータを本実施例のように変換して
格納していたのでは、単に記憶容量とのトレードオフに
すぎず利点がない。

【００４７】本発明による効果が有効となるのは、カー
ド使用中において書き換え頻度が高いデータに対しての
み本実施例の変換処理を施して格納するときである。そ
こで、本発明の第２の実施例として、コントローラＬＳ
Ｉ２０３内のマイクロコンピュータ２０５に格納された
プログラムによる、データの書き込みおよび読み出しの
制御方法について説明する。

【００４８】前記プログラムの特徴は、消去回数が１０
万回に達したメモリブロック内の論理セクタデータを空
きメモリブロックへ格納先を替え、且つ第1の実施例と
同様にして１ビット／メモリセルで格納することであ
る。

【００４９】以下、第１の実施例で述べられていない基
礎事項について説明する。

【００５０】一般に、フラッシュメモリは所定サイズを
単位として一括消去される。以下一括消去される単位を
メモリブロックと呼ぶとき、ＡＮＤ型フラッシュメモリ
２０１，２０２のメモリブロックサイズは２０４８バイ
ト、すなわち４セクタサイズである。また、データの信
頼性が保証されるメモリブロックの書き換え回数は１０
万回である。

【００５１】またデータバッファ２０６のサイズは、上
記メモリブロックと等しく４セクタサイズである。図６
に、マイクロコンピュータ２０５内のプログラムによっ
て管理されているＡＮＤ型フラッシュメモリ２０１の物
理的なメモリマップを示す。

【００５２】ユーザデータ領域は、ホスト処理装置１０
０から送られた論理セクタデータを最初に格納する領域
である。前記論理セクタデータは、格納されたメモリブ
ロックの消去回数が１０万回に達するまで２ビット／メ
モリセルで格納される。

【００５３】代替領域は、ユーザデータ領域で消去回数
が１０万回に達したメモリブロック内の論理セクタデー
タを１ビット／メモリセルで格納するための領域であ
る。

【００５４】アドレス変換領域は、各論理セクタのデー
タを格納している物理セクタのアドレスを記録してい
る。図７に示すように各論理セクタごとに４バイトの領
域をもつ。前記４バイトの領域はさらに２つの項に分け
られている。第１項にＦＦＦＦｈ以外の値が書かれ、第
２項にはＦＦＦＦｈが書かれている場合は、該論理セク
タデータはユーザデータ領域に２ビット／メモリセルで
格納されている。また、第１項、第２項共にＦＦＦＦｈ
以外の値が書き込まれている場合は、該論理セクタデー
タは代替領域に１ビット／セルで格納されている。

【００５５】例えば、図７で論理セクタ００００ｈはユ
ーザデータ領域の物理アドレス００００ｈに２ビット／
メモリセルで格納されている。また、論理セクタ０００
１ｈは代替領域の物理アドレスＦＤ００ｈ及びＦＤ０１
ｈに１ビット／メモリセルで格納されている。

【００５６】ＡＮＤ型フラッシュメモリ２０２も図６と
同様なメモリマップをもち、互いはチップ番号で区別さ
れる。

【００５７】また、図６に示すように、各メモリブロッ
クは４セクタのデータ領域とは別に、管理領域と呼ばれ
るメモリブロックの管理データを格納する領域を備えて
いる。管理領域は、４セクタ分のデータ領域のＥＣＣ
（誤り訂正符号、Error Correcting Code）、該メモリ
ブロックの消去回数などを記録している。

【００５８】一般にホスト処理装置は外部記憶装置に対
して、複数セクタで構成されたクラスタと呼ばれる単位
でデータの書き込みや読み出しを行う。前記クラスタを
構成するセクタ数は前記外部記憶装置の記憶容量に依存
する。

【００５９】本実施例において、ホスト処理装置１００
は６４Ｍバイトフラッシュメモリカード２００に対して
４セクタをクラスタとしてデータの書き込みや読み出し
を行うものとする。

【００６０】上記クラスタサイズは、フラッシュメモリ
２０１，２０２のメモリブロックサイズに等しい。そこ
で本実施例においてマイクロコンピュータ２０５内のＲ
ＯＭに格納されたプログラムは、クラスタとメモリブロ
ックの境界が一致するように制御している。その結果、
１クラスタデータの書き換えにおいてアクセスするメモ
リブロックの数を１個に抑え、書き換え速度の高速化を
図っている。

【００６１】以下、ホスト処理装置１００がフラッシュ
メモリカード２００を１クラスタすなわち４セクタでア
クセスする場合を、図９から図１６を用いて説明する。
なお、アクセス対象の物理セクタはフラッシュメモリ２
０１内にあるものとする。

【００６２】まず１クラスタデータのライト転送の手順
を、図９から図１３のフローチャートを用いて説明す
る。なおフローチャートを複数の図に分割しているの
は、紙面の都合によるものである。

【００６３】（９−１）ホスト処理装置１００はレジス
タ群２０４内の所定のレジスタに、ライト転送を開始す
る論理セクタアドレスを設定する。

【００６４】（９−２）ホスト処理装置１００はレジス
タ群２０４内の所定のレジスタに、ライト転送セクタ数
を設定する。本実施例では‘４’である。

【００６５】（９−３）ホスト処理装置１００はレジス
タ群２０４内の所定のレジスタに、ライト転送命令コー
ドを設定する。

【００６６】（９−４）ホスト処理装置１００はレジス
タ群２０４内のステータスレジスタを繰り返しリード
し、ライト転送の準備ができるのを待つ。

【００６７】（９−５）ホスト処理装置１００はデータ
バッファ２０６に４セクタのデータを転送する。

【００６８】（９−６）マイクロコンピュータ２０５は
フラッシュメモリ２０１のアドレス変換領域をリード
し、上記ライト転送開始論理セクタが格納されている物
理アドレスを取得する。

【００６９】（９−７）（９−６）でアドレス変換領域
に物理アドレスが２個存在する場合、上記ライト転送開
始論理セクタを含むクラスタのデータは代替領域に１ビ
ット／メモリセルで格納されている。この場合の処理手
順は図１３を用いて後述する。

【００７０】（９−８）（９−６）でアドレス変換領域
に物理アドレスが１個だけ存在する場合、上記ライト転
送開始論理セクタを含むクラスタのデータはユーザデー
タ領域に２ビット／メモリセルで格納されている。この
ときマイクロコンピュータ２０５は、前記物理アドレス
値をメモリブロック内セクタ数である４で除算する。こ
のときの商が前記物理セクタを格納しているメモリブロ
ックのアドレスである。本実施例において、メモリブロ
ックとクラスタは大きさと境界が互いに一致しているの
で、アクセスするメモリブロックの数は１つで済む。

【００７１】（９−９）マイクロコンピュータ２０５
は、前記メモリブロックの管理領域をリードして消去回
数が１０万回に達したかどうかを判断する。

【００７２】以下で上記メモリブロックの消去回数が１
０万回未満の場合の処理方法を、図１０を用いて説明す
る。

【００７３】（１０−１）マイクロコンピュータ２０５
は、データ変換回路２０７のイネーブル信号８０１をネ
ゲートする。

【００７４】（１０−２）マイクロコンピュータ２０５
は、フラッシュメモリ２０１に書き込み命令コードを入
力する。

【００７５】（１０−３）マイクロコンピュータ２０５
は、（９−８）で算出したメモリブロックアドレスをフ
ラッシュメモリ２０１に入力する。

【００７６】（１０−４）マイクロコンピュータ２０５
は、データバッファ２０６に格納された４セクタデータ
をフラッシュメモリ２０１へ８ビットずつ転送する。こ
のとき、転送されるデータはデータ変換回路２０７を通
過するが、イネーブル信号７０１がネゲートされている
ため、転送されるデータは何の変化も受けない。

【００７７】（１０−５）マイクロコンピュータ２０５
は、フラッシュメモリ２０１よりライト転送終了を示す
信号を受け取った後、ホスト処理装置１００へライト転
送終了を知らせる。

【００７８】以下で上記メモリブロックの消去回数が初
めて１０万回に達した場合の処理方法を、図１１および
図１２を用いて説明する。

【００７９】（１１−１）マイクロコンピュータ２０５
は、代替領域の中で消去状態のメモリブロックを２つ検
索する。

【００８０】（１１−２）消去状態のメモリブロックが
検索できなかった場合は、代替領域がすべて他のクラス
タデータで占められていることを示す。このときマイク
ロコンピュータ２０５は、データ変換回路２０７の変換
イネーブル信号８０１をネゲートする。

【００８１】（１１−３）マイクロコンピュータ２０５
は、（９−８）で算出した元のメモリブロックを消去す
る。

【００８２】（１１−４）マイクロコンピュータ２０５
は、データバッファ２０６から前記メモリブロックへ４
セクタデータを８ビットずつ転送する。

【００８３】（１１−５）マイクロコンピュータ２０５
は、フラッシュメモリ２０１よりライト転送終了を示す
信号を受け取った後、ホスト処理装置１００へライト転
送終了を知らせる。

【００８４】（１１−６）（１１−１）で消去状態のメ
モリブロックを２つ検索できた場合、マイクロコンピュ
ータ２０５は、データ変換回路２０７のイネーブル信号
８０１をアサートし、ライト／リード信号８０２を
‘Ｈ’すなわち‘ライト’にセットする。

【００８５】（１１−７）マイクロコンピュータ２０５
は、フラッシュメモリ２０１に書き込み命令コードを入
力する。

【００８６】（１１−８）マイクロコンピュータ２０５
は、（１１−１）で検索したメモリブロックアドレスの
１つをフラッシュメモリ２０１に入力する。

【００８７】（１２−１）マイクロコンピュータ２０５
は、データバッファ２０６内の４セクタデータのうち、
最初の２セクタデータを４ビットずつデータ変換回路２
０７へ転送する。

【００８８】（１２−２）データ変換回路２０７は、デ
ータバッファ２０６より転送されてきた４ビットのデー
タに対して、１ビットごとに‘１’を付加して８ビット
に変換する。図１にその様子を示す。

【００８９】（１２−３）データ変換回路２０７は、変
換したデータを８ビットずつフラッシュメモリ２０１へ
転送する。この結果、（１２−１）において送られてき
た２セクタのデータは４セクタのデータとなり、（１１
−１）で検索したメモリブロックの１つへ転送される。

【００９０】（１２−４）転送終了後、マイクロコンピ
ュータ２０５は、フラッシュメモリ２０１に書き込み命
令コードを入力する。

【００９１】（１２−５）マイクロコンピュータ２０５
は、（１１−１）で検索したもう一方のメモリブロック
のアドレスをフラッシュメモリに入力する。

【００９２】（１２−６）マイクロコンピュータ２０５
は、データバッファ２０６内の残りの２セクタデータを
４ビットずつデータ変換回路２０７へ転送する。

【００９３】（１２−７）データ変換回路２０７は、転
送されてきた４ビットデータを（１２−２）と同様にし
て８ビットデータに変換する。

【００９４】（１２−８）データ変換回路２０７は、変
換された８ビットデータを４セクタ分フラッシュメモリ
２０１へ転送する。

【００９５】（１２−９）転送終了後、マイクロコンピ
ュータ２０５は、イネーブル信号８０１をネゲートす
る。

【００９６】（１２−１０）マイクロコンピュータ２０
５は、アクセスした論理セクタのアドレス変換領域に、
（１１−１）で検索した２つのメモリブロック内の物理
セクタアドレスを書き込む。

【００９７】（１２−１１）マイクロコンピュータ２０
５は、ホスト処理装置１００に対してデータ転送が終了
したことを知らせる。

【００９８】以下、（９−６）においてアドレス変換領
域に物理アドレスが２個記録されていた場合を、図１３
を用いて説明する。このときアクセス指定された論理セ
クタデータは代替領域に１ビット／メモリセルで記録さ
れている。

【００９９】（１３−１）マイクロコンピュータ２０５
は、前記２つの物理アドレスを４で除算し、その商とし
て２つのメモリブロックのアドレスを算出する。

【０１００】（１３−２）マイクロコンピュータ２０５
はフラッシュメモリ２０１に消去命令コードを入力す
る。

【０１０１】（１３−３）マイクロコンピュータ２０５
はフラッシュメモリ２０１に、（１３−１）で算出した
メモリブロックアドレスの一方を入力する。

【０１０２】（１３−４）マイクロコンピュータ２０５
はフラッシュメモリ２０１に消去開始コードを入力し、
前記メモリブロックの一括消去を開始する。

【０１０３】（１３−５）消去終了後、マイクロコンピ
ュータ２０５は（１３−２）から（１３−４）と同様に
して、（１３−１）で算出したもう一方のメモリブロッ
クを消去する。

【０１０４】（１３−６）消去終了後、マイクロコンピ
ュータ２０５はデータ変換回路２０７のイネーブル信号
８０１をアサートし、ライト／リード信号８０２を
‘Ｈ’すなわち‘ライト’にセットする。

【０１０５】（１３−７）マイクロコンピュータ２０５
は（１１−７）から（１２−３）と同様にして、データ
バッファ２０６内の最初の２セクタデータを、データ変
換回路２０７で４セクタデータに変換し、メモリブロッ
クの一方に転送させる。

【０１０６】（１３−８）転送終了後、マイクロコンピ
ュータ２０５は（１２−４）から（１２−８）と同様に
して、データバッファ２０６内の残りの２セクタデータ
を、データ変換回路２０７で４セクタデータに変換し、
もう一方のメモリブロックに転送させる。

【０１０７】（１３−９）転送終了後、マイクロコンピ
ュータ２０５は、データ変換回路２０７のイネーブル信
号７０１をネゲートする。

【０１０８】（１３−１０）マイクロコンピュータ２０
５は、ホスト処理装置１００に対してデータ転送が終了
したことを知らせる。

【０１０９】以上が１クラスタデータのライト転送の処
理手順である。

【０１１０】一方、リード転送も同様にクラスタ単位で
行われる。そこで以下、４セクタのリード転送について
図１４から図１６のフローチャートを用いて説明する。
なおフローチャートを複数の図に分割しているのは、紙
面の都合によるものである。

【０１１１】（１４−１）ホスト処理装置１００はレジ
スタ群２０４内の所定のレジスタに、リード転送を開始
する論理セクタアドレスを設定する。

【０１１２】（１４−２）ホスト処理装置１００はレジ
スタ群２０４内の所定のレジスタに、リード転送セクタ
数を設定する。本実施例では‘４’である。

【０１１３】（１４−３）ホスト処理装置１００はレジ
スタ群２０４内の所定のレジスタに、リード転送命令コ
ードを設定する。

【０１１４】（１４−４）マイクロコンピュータ２０５
はフラッシュメモリ２０１のアドレス変換領域をリード
し、上記リード転送開始論理セクタが格納されている物
理アドレスを取得する。

【０１１５】（１４−５）（１４−４）でアドレス変換
領域に物理アドレスが２個存在する場合、上記リード転
送開始論理セクタを含むクラスタのデータは代替領域に
１ビット／メモリセルで格納されている。この場合の処
理手順は図１６を用いて後述する。

【０１１６】（１５−１）（１４−４）でアドレス変換
領域に物理アドレスが１個だけ存在する場合、上記リー
ド転送開始論理セクタを含むクラスタのデータはユーザ
データ領域に２ビット／メモリセルで格納されている。
このときマイクロコンピュータ２０５は、前記物理アド
レス値をメモリブロック内セクタ数である４で除算し、
メモリブロックのアドレスを算出する。

【０１１７】（１５−２）マイクロコンピュータ２０５
は、データ変換回路２０７のイネーブル信号８０１をネ
ゲートする。

【０１１８】（１５−３）マイクロコンピュータ２０５
は、フラッシュメモリ２０１に読み出し命令コードを入
力する。

【０１１９】（１５−４）マイクロコンピュータ２０５
は、（１５−１）で算出したメモリブロックアドレスを
フラッシュメモリ２０１に入力する。

【０１２０】（１５−５）マイクロコンピュータ２０５
は、フラッシュメモリ２０１に指示して、前記メモリブ
ロックに格納されている４セクタデータを８ビットずつ
データバッファ２０６へ出力させる。このとき読み出し
データがデータ変換回路２０７を通過するが、イネーブ
ル信号８０１がネゲートされているために読み出しデー
タは何の変化も受けない。

【０１２１】（１５−６）マイクロコンピュータ２０５
は、ホスト処理装置１００にホストデータ転送の準備が
できたことを知らせる。

【０１２２】（１５−７）マイクロコンピュータ２０５
は、ホスト処理装置１００からの要求に応じてデータバ
ッファ２０６内の４セクタデータを8ビットずつホスト
処理装置１００へ転送する。

【０１２３】以下、（１４−４）においてアドレス変換
領域に物理アドレスが２個記録されている場合を、図１
６を用いて説明する。このときアクセス指定された論理
セクタデータは代替領域に１ビット／メモリセルで記録
されている。

【０１２４】（１６−１）マイクロコンピュータ２０５
は、前記２つの物理アドレスを４で除算し、その商とし
て２つのメモリブロックのアドレスを算出する。

【０１２５】（１６−２）マイクロコンピュータ２０５
は、データ変換回路２０７の変換イネーブル信号８０１
をアサートし、ライト／リード信号８０２を‘Ｌ’すな
わち‘リード’にセットする。

【０１２６】（１６−３）マイクロコンピュータ２０５
は、フラッシュメモリ２０１に読み出し命令コードを入
力する。

【０１２７】（１６−４）マイクロコンピュータ２０５
は、（１６−１）で算出したメモリブロックアドレスの
１つをフラッシュメモリ２０１に入力する。

【０１２８】（１６−５）マイクロコンピュータ２０５
は、フラッシュメモリ２０１に指示して前記メモリブロ
ックに格納されている４セクタデータを８ビットずつデ
ータ変換回路２０７へ出力させる。

【０１２９】（１６−６）データ変換回路２０７は、フ
ラッシュメモリ２０１より出力されてきた８ビットデー
タに対して、２ビットごとに‘１’を削除して４ビット
データに変換する。この様子はちょうど図１と逆の関係
になる。

【０１３０】（１６−７）マイクロコンピュータ２０５
は、（１６−６）で変換した４ビットデータをデータバ
ッファ２０６へ転送する。結果的に、（１６−５）にお
いて転送されてきた４セクタのデータは２セクタのデー
タに変換され、データバッファ２０６へ転送される。

【０１３１】（１６−８）マイクロコンピュータ２０５
は（１６−３）から（１６−７）と同様にして、（１６
−１）で算出したもう一方のメモリブロックが出力した
４セクタデータをデータ変換回路２０７で２セクタデー
タに変換し、データバッファへ２０６転送させる。

【０１３２】（１６−９）マイクロコンピュータ２０５
は、データ変換回路２０７のイネーブル信号８０１をネ
ゲートする。

【０１３３】（１６−１０）マイクロコンピュータ２０
５は、ホスト処理装置１００にホストデータ転送の準備
ができたことを知らせる。

【０１３４】（１６−１１）マイクロコンピュータ２０
５は、ホスト処理装置１００からの要求に応じてデータ
バッファ２０６内の４セクタデータを8ビットずつホス
ト処理装置１００へ転送する。

【０１３５】以上が１クラスタデータに対する、ライト
転送およびリード転送の手順である。本実施例により、
書き換え頻度が高いデータを、代替領域のメモリセルに
１ビット／メモリセルで格納することができる。

【０１３６】以下、本実施例の代案についていくつか検
討する。第１に、本実施例および第１の実施例で、デー
タ変換回路２０７はデータバッファ２０６とフラッシュ
メモリ２０１，２０２との間のデータ転送において変換
を行っていた。その代案として、ホスト処理装置１００
とデータバッファ２０６との間のデータ転送において変
換を行ってもよい。例えば図１９のようにデータ変換回
路２０７を配置することもできる。

【０１３７】第２に本実施例では、クラスタサイズとメ
モリブロックサイズが共に４セクタであるとして説明し
た。本来２ビットを記憶できるフラッシュメモリセルに
１ビットのみを記憶させるように制御すると、クラスタ
データは２つのメモリブロックを占めることになる。そ
の結果、メモリセルの信頼性向上と引き換えに書き換え
速度が遅くなってしまうという欠点がある。そこで代替
領域に８セクタサイズのメモリブロックを用いると、代
替え前と代替え後とで占有するブロックはともに１つで
あるので同じ書き換え速度が期待できる。

【０１３８】第３は代替えを行うタイミングである。本
実施例では代替えを行うタイミングを、メモリブロック
の信頼性を保証できる書き換え回数すなわち消去回数が
設定値に達した時点とした。その代案としてメモリセル
の劣化を表わす他のイベントで制御してもよい。例え
ば、データ読み出し時のＥＣＣエラーが発生した場合で
ある。または、メモリブロックごとの管理領域に消去回
数の代わりに消去時間を記録しておき、前記消去時間が
一定値に達した場合に、１ビット／メモリセルで格納す
るよう制御することでも本実施例と同様の効果を得るこ
とができる。

【０１３９】最後に、本実施例では記憶媒体としてＡＮ
Ｄ型フラッシュメモリを用いたが、代わりにＮＯＲ型ま
たはＮＡＮＤ型のフラッシュメモリを用いることも可能
である。ここで浮遊ゲートに電子を注入させる動作が、
ＡＮＤ型では消去動作であるのに対し、ＮＯＲ型やＮＡ
ＮＤ型は書き込み動作となる。

【０１４０】逆に浮遊ゲートから電子を引き抜く動作
は、ＡＮＤ型は書き込み動作で、ＮＯＲ型やＮＡＮＤ型
は消去動作である。ＡＮＤ型とＮＯＲ型／ＮＡＮＤ型と
で、メモリセルの消去状態に割り当てられたデータは共
に（１１）である。よってＮＯＲ型やＮＡＮＤ型では、
メモリセル内の各しきい値レベルに割り当てられたデー
タは図２０のようになり、図１とは逆の関係となる。し
かし図１７，１８と同じデータ変換規則でホスト処理装
置からのデータを、ＮＯＲ型／ＮＡＮＤ型の消去状態
（１１）と前記消去状態に最も近いしきい値（１０）の
１ビットで格納することができる。よって記憶媒体とし
てＮＯＲ型やＮＡＮＤ型のフラッシュメモリを採用して
も、本実施例のデータ変換回路２０７がそのまま使用で
きる。

【０１４１】

【発明の効果】本発明により多値記憶不揮発性半導体メ
モリの制御装置は、ホスト処理装置からのデータを、消
去および書き込みの繰り返しによるメモリセルの劣化を
抑制するようにメモリセルが記憶可能なビット数より少
ないビット数で格納する。

【０１４２】この結果、多値記憶不揮発性半導体メモリ
セルの信頼性を向上する効果がある。例えば多値フラッ
シュメモリにおいてｎビット記憶可能なメモリセルに１
ビットを記憶させた場合、メモリセルの劣化をおよそｎ
分の１に抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１および第２の実施例における、書
込みデータの変換処理を示す図である。

【図２】フラッシュメモリカード２００の内部構成図で
ある。

【図３】ＡＮＤ型フラッシュメモリ２０１，２０２のメ
モリセルを示す図である。

【図４】ＡＮＤ型フラッシュメモリ２０１，２０２の
（ａ）消去動作、および（ｂ）書き込み動作を示す図で
ある。

【図５】コントローラＬＳＩ２０３の内部構成図であ
る。

【図６】物理的なメモリマップを示す図である。

【図７】アドレス変換領域の詳細図である。

【図８】データ変換回路２０７の内部構成図である。

【図９】１クラスタデータのライト転送処理の手順を示
す図（その１）である。

【図１０】１クラスタデータのライト転送処理の手順を
示す図（その２）である。

【図１１】１クラスタデータのライト転送処理の手順を
示す図（その３）である。

【図１２】１クラスタデータのライト転送処理の手順を
示す図（その４）である。

【図１３】１クラスタデータのライト転送処理の手順を
示す図（その５）である。

【図１４】１クラスタデータのリード転送処理の手順を
示す図（その６）である。

【図１５】１クラスタデータのリード転送処理の手順を
示す図（その６）である。

【図１６】１クラスタデータのリード転送処理の手順を
示す図（その７）である。

【図１７】１ビット／２ビット変換回路８０７の書き込
みデータの変換動作および波形チャートを示す図であ
る。

【図１８】１ビット／２ビット変換回路８０７の読み出
しデータの逆変換動作、および波形チャートを示す図で
ある。

【図１９】コントローラＬＳＩ２０３の内部構成図であ
る。

【図２０】ＮＯＲ型およびＮＡＮＤ型フラッシュメモリ
のしきい値分布を示す図である。

【符号の説明】

１００…ホスト処理装置、２００…６４Ｍバイトフラッ
シュメモリカード、２０１，２０２…ＡＮＤ型多値２５
６Ｍビットフラッシュメモリ、２０３…コントローラＬ
ＳＩ、２０４…ＡＴＡインタフェースレジスタ群、２０
５…マイクロコンピュータ、２０６…データバッファ、
２０７…データ変換回路、３０１…制御ゲート、３０２
…ドレイン、３０３…ソース、３０４…ｐ型基板、８０
１…イネーブル信号、８０２…ライト／リード信号、８
０３…データバッファ側データバス、８０４…フラッシ
ュメモリ側データバス、８０５，８０６…バス切替え回
路、８０７〜８１０…１ビット／２ビット変換回路、８
１１〜８１４…１ビット入出力端子、８１５〜８１８…
２ビット入出力バス。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６０１Ｕ ６１１Ｚ ６３１ (72)発明者 片山 国弘 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 Ｆターム(参考） 5B018 GA04 HA14 HA23 HA24 NA06 QA15 RA11 5B025 AA03 AB01 AC01 AD00 AE01 AE08 5B035 AA11 BB09 BB11 CA29 CA31 5B082 AA13 CA05 CA08 FA04 GA02 JA08

Claims (5)

【特許請求の範囲】
1. 【請求項１】データの書き込みと読み出しと消去を制御
   するマイクロコンピュータと、 ホスト処理装置との間のデータ転送を制御するインタフ
   ェース装置と、 不揮発性半導体メモリとの間のデータ転送を制御するイ
   ンタフェース装置と、 書き込みデータおよび読み出しデータを一時的に格納す
   る記憶装置とで構成され、 電気的に消去及び書き込みが可能で且つ１つのメモリセ
   ルに少なくとも２ビットの情報を記憶可能な不揮発性半
   導体メモリを制御する制御装置において、 前記１つのメモリセルにつき記憶可能なビット数より少
   ないビット数で格納するようホスト処理装置からの書き
   込みデータを変換し、前記１つのメモリセルにつき記憶
   可能なビット数より少ないビット数で格納されたデータ
   をホスト処理装置へ読み出す際は、前記データを逆変換
   する機能を持つ変換装置を具備したことを特徴とする制
   御装置。
2. 【請求項２】請求項１に記載の制御装置において、 前記変換装置が、書き込みデータの変換および読み出し
   データの逆変換の有効／無効を外部装置により切り替え
   られる入力信号を備えることを特徴とする制御装置。
3. 【請求項３】請求項１に記載の制御装置において、 前記変換装置が、書き込みデータの変換を有効にする
   か、または、読み出しデータの逆変換を有効にするかを
   外部装置により切り替えられる入力信号を備えることを
   特徴とする制御装置。
4. 【請求項４】請求項１に記載の制御装置において、 前記変換装置による書き込みデータの変換および読み出
   しデータの逆変換を、前記データを一時的に格納する記
   憶装置と、前記不揮発性半導体メモリとの間のデータ転
   送において行うことを特徴とする制御装置。
5. 【請求項５】請求項１に記載の変換装置において、 電気的に消去及び書き込みが可能であり、且つ、１つの
   メモリセルに２ビット以上の情報を記憶可能であり、且
   つ、一括消去単位であるメモリブロックごとにメモリブ
   ロックの劣化と相関する情報を記録する領域を備え、 前記ホスト処理装置より前記不揮発性半導体メモリへデ
   ータを書き込む際、書き込み対象となるメモリブロック
   内の前記メモリブロックの劣化と相関する情報が所定の
   条件を満たした場合は、 前記マイクロコンピュータに格納されたプログラムが、
   書き込みデータの格納先を消去状態にある他のメモリブ
   ロックに替え、且つ、消去および書き込みの繰り返しに
   よるメモリセルの劣化を抑えるために、前記メモリブロ
   ック内で１つのメモリセルにつき記憶可能なビット数よ
   り少ないビット数で格納することを特徴とする制御装
   置。