WO2006046425A1 - 不揮発性記憶装置及び不揮発性記憶システム - Google Patents

不揮発性記憶装置及び不揮発性記憶システム Download PDF

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WO2006046425A1
WO2006046425A1 PCT/JP2005/019040 JP2005019040W WO2006046425A1 WO 2006046425 A1 WO2006046425 A1 WO 2006046425A1 JP 2005019040 W JP2005019040 W JP 2005019040W WO 2006046425 A1 WO2006046425 A1 WO 2006046425A1
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WO
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data
memory
nonvolatile
threshold voltage
control method
Prior art date
Application number
PCT/JP2005/019040
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English (en)
French (fr)
Inventor
Kazuaki Tamura
Tomoaki Izumi
Tetsushi Kasahara
Masahiro Nakanishi
Kiminori Matsuno
Masayuki Toyama
Manabu Inoue
Toshiyuki Honda
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Publication of WO2006046425A1 publication Critical patent/WO2006046425A1/ja

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Definitions

  • Nonvolatile storage device and nonvolatile storage system are nonvolatile storage devices and nonvolatile storage system
  • the present invention relates to a nonvolatile memory device using a nonvolatile semiconductor memory element capable of recording multi-value data.
  • recording media for recording digital data such as music content and video data
  • a magnetic disk, an optical disk, and a magneto-optical disk Such as a magnetic disk, an optical disk, and a magneto-optical disk.
  • Semiconductor memory cards which are one of these recording media, use non-volatile semiconductor memory such as flash memory as storage elements and can be downsized, so small portable devices such as digital still cameras and mobile phone terminals can be used. It is spreading rapidly in the center.
  • flash memory multi-value flash memory
  • flash memory capable of storing data of multiple bits in one memory cell. According to this, not only can the recording density be increased and the recording capacity can be increased, but also the number of memory cells in the same recording capacity can be reduced, and the cost can be reduced.
  • a recording method of the multilevel flash memory will be described.
  • a nonvolatile semiconductor memory such as a flash memory stores data by injecting electrons into a floating gate (or trap gate) of a memory cell to change a threshold voltage of the memory cell.
  • the threshold voltage of the memory cell increases when electrons are present in the floating gate and decreases when electrons are not present in the floating gate.
  • FIG. 12 is a diagram showing a threshold voltage distribution of memory cells in a four-value flash memory.
  • the threshold voltage of the memory cell is distributed in the displacement force of the regions LO, Ll, L2, and L3 according to the programmed data.
  • the areas LO, Ll, L2, and L3i correspond to 2-bit data “11”, “10”, “00”, and “01”, respectively.
  • each memory cell has a threshold voltage equal to the verification voltage V. Until V (W1, VV2, VV3) is exceeded. For example, when logic “10” is written in a memory cell, the program operation is repeated until the threshold voltage of the memory cell exceeds the verification voltage W1.
  • the threshold voltage of each memory cell is set to one of the regions LO to L3
  • Data is read by comparing the threshold voltage of the memory cell with reference voltages VR (VR1, VR2, VR3).
  • the threshold voltage of the memory cell is lower than the reference voltage VR1, the data held in the memory cell is determined to be ⁇ 11 ⁇ .
  • the threshold voltage of the memory cell is between the reference voltages VR1 and VR2, it is determined that the data held in the memory cell is “10”.
  • the threshold voltage of the memory cell is between the reference voltages VR2 and VR3
  • the data held in the memory cell is determined to be ⁇ 00 ⁇ .
  • the threshold voltage of the memory cell is higher than the reference voltage VR3, it is determined that the data held in the memory cell is ⁇ 01 ⁇ .
  • the erase operation of the memory cell is performed by setting the control gate of the memory cell to be erased to the ground potential, supplying a high voltage to the well region of the memory cell, and releasing the electrons accumulated in the floating gate. Done.
  • a plurality of reference voltages VR (VR1 to VR3) are set between threshold voltage regions LO to L3, respectively.
  • the read margin is the interval between the threshold voltage distribution edge and the reference voltage. Therefore, if the write characteristics of the memory cell change due to fluctuations in the semiconductor manufacturing process and the distribution 10 to 13 shifts, the read margin may be insufficient, causing malfunction.
  • Patent Document 1 As a method for avoiding such an error during reading, there is a method disclosed in Patent Document 1.
  • a program voltage generation circuit generates a plurality of program voltages in order to change the threshold voltage of each memory cell in accordance with the logic of write data.
  • a plurality of reference values corresponding to a plurality of reference voltages for determining the threshold voltage of the memory cell are stored in the storage unit. At least one of the reference values stored in the storage unit can be rewritten.
  • Reference voltage generation The circuit generates a reference voltage according to the reference value stored in the storage unit when reading data from the memory cell.
  • the reference value for generating the reference voltage can be rewritten, the reference value can be changed according to the characteristics of the memory cell evaluated in advance. That is, the reference voltage can be changed after the semiconductor memory is manufactured. As described above, since the reference voltage can be changed according to the characteristics of the memory cell that changes due to variations in the manufacturing process, the data read margin from the memory cell can be improved, and the manufacturing yield can be improved.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-263897
  • the recording density can be increased by using the multilevel memory cell.
  • the recording density is higher than that when the binary memory cell is used. If the read margin is too small! / ⁇ , the problem cannot be solved.
  • the present invention has been made to solve the above-mentioned problems, and the object of the present invention is to ensure a large capacity equivalent to that in the case of using a multilevel memory cell and to achieve high reliability of 1 inch.
  • An object of the present invention is to provide a non-volatile storage device and an access device thereof.
  • the nonvolatile memory device of the present invention has the following configuration.
  • a nonvolatile storage device is a nonvolatile storage device in which data can be written and read by an access device, and has a plurality of memory cells, and each memory cell has M threshold voltages (M> 3). And a non-volatile multi-level memory capable of storing multi-level data, and a memory controller for controlling data writing and reading with respect to the non-volatile multi-level memory.
  • the memory controller uses the first control method that uses only N (N NM) threshold voltage distributions among the threshold voltage distributions of the memory cells of the nonvolatile multilevel memory, and all threshold voltages.
  • a second control method using the distribution.
  • the memory controller writes data in the first control method for data that cannot be accessed by the access device, and the data V can be accessed by the first control method. Let's write the data with.
  • the memory controller may switch the control method by judging the type of data to be accessed. At that time, the memory controller determines whether the area where the data is recorded is a predetermined address area, and determines the type of data based on the determination result.
  • the nonvolatile multi-level memory has a control method that uses only a part of the settable threshold voltage distributions among the settable threshold voltage distributions, so that the reference voltage margin at the time of reading is reduced. It can be enlarged and the reliability at the time of reading can be improved. It is also possible to switch between the first control method that uses only part of the settable threshold voltage distribution and the second control method that uses all of the settable threshold voltage distribution. Therefore, it is possible to improve the reliability at the time of reading while suppressing the reduction of the capacity of the nonvolatile memory device. In other words, high reliability equivalent to that when using binary memory cells can be realized as needed while securing a large capacity equivalent to that when using multilevel memory cells.
  • FIG. 1 is a block diagram showing a configuration of a nonvolatile memory system according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing a distribution of threshold voltage and cell number of data in a management data storage area in a nonvolatile memory device.
  • FIG. 3 is a diagram showing the distribution of the threshold voltage of the data and the number of cells in the normal data storage area in the nonvolatile memory device.
  • FIG. 4 is a block diagram showing a configuration of a nonvolatile memory system according to Embodiment 2 of the present invention.
  • FIG. 6 A diagram showing the structure of a FAT area determination table.
  • FIG. 8 is a diagram showing a memory cell array configuration of nonvolatile memory
  • FIG. 9 A diagram showing an internal configuration of a physical block in the nonvolatile memory.
  • FIG. 10A A diagram showing a configuration of a non-volatile memory in which physical pages are managed in a page group.
  • FIG. 10B A diagram showing another configuration example of the non-volatile memory regarding a method of allocating memory cells to a physical page.
  • Figure 11 Diagram showing the configuration of the shared cell table
  • FIG. 12 is a diagram showing the distribution of the threshold voltage and the number of cells in a conventional nonvolatile memory device.
  • FIG. 1 shows a configuration example of a memory system including a nonvolatile memory device and an access device that accesses the nonvolatile memory device according to the present invention.
  • the memory system includes a nonvolatile storage device 3 that is a semiconductor memory card, and an access device 6 that is a host device that writes data to and reads data from the nonvolatile storage device 3.
  • the nonvolatile storage device 3 includes a memory controller 4 and a nonvolatile memory 5.
  • the memory controller 4 includes a host interface unit 41 that exchanges commands and data with the access device 6, and a read Z write control unit 42 that controls the nonvolatile memory 5.
  • the non-volatile memory 5 is composed of an AND type flash memory.
  • the nonvolatile memory 5 includes memory cells capable of recording quaternary data using a threshold distribution.
  • Non-volatile The memory 5 includes a plurality of physical blocks having a predetermined size, which is a minimum unit for erasing data. Each physical block includes a plurality of pages of a predetermined size, which is the minimum unit for data writing.
  • the non-volatile memory 5 has a two-page configuration (first page and second page). Details of the two-page configuration will be described later.
  • the nonvolatile memory 5 includes a management data storage area 51 and a data storage area 52.
  • the data storage area 52 is data that can be accessed by the user (hereinafter referred to as “normal data”), that is, the logical address is designated from the access device 6 and is written to or read from the nonvolatile memory 5. Data that can be done is recorded. File system information also exists in this area. In addition, a part of address management information that cannot be accessed by the user and a data valid flag are also present in this area 52.
  • the management data storage area 51 stores information that cannot be accessed directly by the user, that is, information that cannot be accessed from the access device 6 by specifying a logical address.
  • Information that cannot be directly accessed by the user includes a part of address management information, a data valid flag, and system information. Some of these pieces of information can be accessed by issuing a predetermined access command from the access device 6.
  • the ratio of the file system information, address management information, data valid flag, and system information in the present embodiment to the total memory capacity is about 5%. In addition, it is not limited to this form of implementation, but in general, it is likely to be less than 5%.
  • file system information Details of the file system information, address management information, data valid flag, and system information will be described below.
  • the file system used in this embodiment is FAT16.
  • file system information is written in a format compliant with the FAT16 standard.
  • the file system information includes usable capacity and related information of each cluster which is a file system management unit. If file system information becomes inaccessible, data cannot be written or read. However, by formatting the file system, the information before formatting is discarded. New data can be written and read.
  • the address management information includes logical / physical conversion data and bad block information.
  • Logical conversion The data is used for logical address access from the access device 6 for the purpose of wear leveling, that is, the write and read are evenly distributed without concentrating on specific flash memory cells (physical addresses).
  • the physical address information corresponding to the logical address is recorded.
  • the address management information exists in both the data storage area 52 and the management data storage area 51.
  • the address management information cannot be read, the physical address where the actual data is recorded cannot be specified, and the data cannot be read. In addition, there is a possibility that data is written illegally to a physical address that is in use. As described above, if the address management information cannot be accessed correctly, it cannot be used as a memory card, and the memory card cannot be recovered at the user level such as reformatting the file system, that is, a fatal state.
  • the data validity flag is an identification flag indicating the validity of data. If data can be written without error, a flag is created and only the data with the valid flag written is treated as valid data. Also, if an error occurs during writing or if writing is interrupted due to a power failure, the flag is not created and it is treated as invalid data. In other words, if this information is read out in error, data that has no meaning is read out. Thus, if the data valid flag is illegally recognized, it cannot be used as a memory card and cannot be recovered at the memory card user level such as reformatting the file system, that is, a fatal state.
  • the system information includes system information (storage capacity, standard version, performance, etc.) defined by the nonvolatile storage device 3 (semiconductor memory card) standard (for example, SD memory card standard) and the manufacturer (manufacturer).
  • -Fatachiya 1 Includes unique system information. Since the access device 6 accesses the nonvolatile storage device 3 based on the system information, if a read error occurs, the nonvolatile storage device 3 itself cannot be used. In other words, if the system information cannot be read correctly, it cannot be restored at the memory card user level, such as reformatting the file system, that is, a fatal state.
  • the file system information, address management information, data valid flag, and system information are the most important data when using the nonvolatile storage device 3, and particularly high reliability is required. It is said. In the present invention, especially for such information, writing is performed in such a way as to increase reliability during reading.
  • the nonvolatile memory 5 is a four-value flash memory and has four threshold voltage distributions.
  • the recording method (threshold voltage setting method) to the memory cell is varied depending on the type of data.
  • data that requires relatively high reliability such as file system information, address management information, data validity flags, and system information
  • a method for obtaining high reliability at the time of reading To record data to nonvolatile memory 5.
  • the data to be recorded is converted so that it can be recorded using only two of the four threshold voltage distributions in the memory cell, and the data is written.
  • a mode in which data is written and read using only two (partial) threshold voltage distributions is referred to as a “binary mode”.
  • FIG. 2 shows the threshold voltage distribution of the memory cells in the quaternary flash memory when data is written and read in the binary mode.
  • the binary mode is used when data that requires relatively high reliability such as file system information, address management information, data valid flags, and system information is written and read.
  • the threshold voltage of each memory cell is distributed in one of the regions LO, Ll, L2, and L3 depending on the programmed data. Regions LO, Ll, L2, and L3 correspond to “11”, “10”, “00”, and “01” of 2-bit data, respectively.
  • the threshold voltage distribution at the time of programming is basically set only in the region LO and the region L3.
  • the threshold voltage of the memory cell is compared with each reference voltage VR1, VR2, VR3, VR4. If the threshold voltage at the time of reading is distributed in the region L1 due to an abnormal voltage setting at the time of writing, etc., it is treated as being distributed in the region LO. Treat as distributed.
  • the reference voltage for determining the region LO is the voltage VR1.
  • the data distributed in the region L1 is handled in the same way as the case where it is distributed in the region LO. Is effectively expanded to the voltage VR2, and the margin for reading data is expanded. Therefore, the reliability at the time of reading is improved in the same way as when using a binary flash memory.
  • the reference voltage for the determination can be effectively expanded from the voltage VR3 to the voltage VR2, and the data reliability is increased.
  • FIG. 3 is a diagram showing the threshold voltage distribution of the memory cells of the four-value flash memory when data is written and read in the multi-value mode.
  • the multi-value mode is used when reading and writing normal data stored in the data storage area 52.
  • the basic operation is the same as described in the background technology.
  • a multi-value memory that can record four values is used.
  • L value L> 4
  • the two voltage distributions used need not be the lowest voltage distribution and the highest voltage distribution. In this case, there is no need to increase the threshold voltage up to the highest voltage, and as a result, the setting time of the threshold voltage can be shortened.
  • At least two adjacent voltage distributions may be treated as the same voltage distribution, thereby making it possible to increase the read margin. In this case, it is not necessary to increase the threshold voltage to the highest voltage, and as a result, there is an effect that the setting time of the threshold voltage can be shortened.
  • the number of threshold voltage distributions used for writing information that requires relatively high reliability is not limited to two. In other words, if the memory cell of the non-volatile memory 5 can be recorded with M value (M> 2), M threshold voltage distribution is used for relatively low and reliable enough information. Information that requires relatively high reliability may be written using only N (N NM) threshold voltage distributions. In other words, for information that requires relatively high reliability, only a part of the total available threshold voltage distribution may be used.
  • Embodiment 1 the memory system shown in Embodiment 1 will be described in more detail.
  • Figure 4 shows a more detailed configuration of the memory system.
  • the memory controller 4 covers the host interface unit 41 and the read Z write control unit 42, and further temporarily stores the read data or write data with the data type determination unit 43 that determines the type of data. Buffer 48 to be stored. Further, the memory controller 4 has a FAT area determination table 44, a shared cell table 45, and a binary Z4 value management table 46 as information necessary for control.
  • the FAT area determination table 44 manages information indicating an area for storing file system information (hereinafter referred to as “FAT area”).
  • the shared cell table 45 manages information indicating whether the physical page is used in the binary mode or the multi-value mode in the page configuration of the nonvolatile memory.
  • the binary Z4 management table 46 manages information on the logical address area used in the binary mode.
  • FIG. 5 is a logical address map of the nonvolatile memory 5.
  • the logical address is managed in 512B units called sectors, and there is a master boot record in the sector of logical address 0. Thereafter, the unused area, partition boot record, FAT1, FAT2, root directory, user in ascending order of logical address They are arranged in the order of the areas.
  • This configuration is a logical map when the storage (storage device) is configured using the FAT file system that is used not only for memory cards but also for general hard disks.
  • the master boot record In the master boot record, information related to the entire capacity of the nonvolatile memory 5 and address position information of the partition boot record are stored.
  • the partition boot record stores information on the location and capacity of FAT1, FAT2, root directory, and user area, and information on what parameters should be used to control the nonvolatile memory 5.
  • the master boot record and partition boot record are areas that can be rewritten when the nonvolatile memory 5 is formatted, but cannot be rewritten when normal data is written.
  • FAT1 is occupied by individual file and directory entries located in the user area Are stored as chain information in units called clusters.
  • FAT2 is the multiplexed information of FAT1.
  • the root directory entry stores information on files and directory entries existing in the uppermost layer that can be stored in the nonvolatile memory 5 in a tree structure.
  • the access device 6 manages FAT1, FAT2, and root directory entries using logical addresses in units of sectors.
  • a file to be written in the nonvolatile memory 5 and directory entry data representing a tree structure of the file and the directory entry are written.
  • files and directory entries are written in units of clusters consisting of multiple sectors.
  • 32 sectors (16KB) are treated as one cluster, and the first cluster in the user area is cluster 2.
  • the access device 6 manages user area data in units of clusters, it writes data in units of clusters (16 KB). However, management is performed using the cluster V, but when issuing commands to the non-volatile memory 5, it is converted to the sector logical address and issued.
  • FIG. 6 is a diagram showing the configuration of the FAT area determination table 44.
  • the FAT area determination table 44 manages information indicating an area for storing file system information. Specifically, the FAT area determination table 44 manages the location where the master boot record, partition boot record, FAT1, FAT2, and root directory are stored with the logical address of the sector. The area for storing each piece of file system information varies depending on the capacity of the nonvolatile memory 5. Therefore, the FAT area determination table 44 stores sector address numbers for each data type for each capacity of the nonvolatile memory. The FAT area determination table 44 is used to determine which type of data address the “read address” or “write address” transmitted from the access device 6 corresponds to.
  • FIG. 7 is a diagram showing the configuration of the binary Z4 value management table 46.
  • Binary Z4 value management table 46 manages logical addresses recorded in binary mode. By referring to the binary Z4 value management table 46, it can be determined whether or not the data of a certain logical address has been recorded in the binary mode.
  • FIG. 8 is a diagram showing a memory cell array configuration of the nonvolatile memory 5.
  • Non-volatile memory 5 It consists of multiple physical blocks PB0 to PB1023.
  • a physical block is a unit for erasing data, and the size of one physical block is (256K + 8K) bytes. Therefore, the capacity of the entire nonvolatile memory 5 is (256M + 8M) bytes.
  • FIG. 9 is a diagram showing an internal configuration of a physical block in the nonvolatile memory 5.
  • a physical block consists of multiple physical pages PP0 to PP127.
  • a physical page is composed of a 2K byte data area for writing data and a 64 byte management area for writing management information, and has a total size of (2K + 64) bytes.
  • a physical page is a unit for writing data.
  • the physical page constitutes a page group every two pages. Specifically, two pages are managed in order from the top as one page group, and in each group V, the first page is the first page, and the second page is the second page.
  • the physical page PPO and the physical page PP1 are managed as one page group, which becomes the first page and the second page, respectively.
  • physical page PP2 and physical page PP3 are managed as one page group, which becomes the first page and the second page, respectively.
  • One memory cell of the nonvolatile memory 5 is shared by two types of physical pages (first page and second page) constituting the page group.
  • first page and second page constituting the page group.
  • the upper and lower bits held in one memory cell belong to different physical pages (first page, second page).
  • FIG. 10A shows a configuration of the nonvolatile memory 5 in which physical pages are managed in the page group as described above.
  • the area surrounded by the thick solid line corresponds to one memory cell.
  • a memory cell can store four values, that is, two bits of information.
  • a physical page PPO and a physical page PP1, a physical page PP2 and a physical page PP3,... Constitute a page group.
  • Each bit on the first page corresponds to the lower bit of each memory cell
  • each bit on the second page corresponds to the upper bit of each memory cell.
  • bit DO of physical page PPO corresponds to the lower bit of memory cell C1
  • bit DO of physical page PP1 corresponds to the upper bit of memory cell C1.
  • the shared cell table 45 manages information indicating whether each physical page is the first page or the second page. From the shared cell table 45 in FIG. 11, it can be seen that the physical pages PP1, PP3, PP5,...
  • the threshold voltage distribution of the erased memory cell is the distribution 10 in FIGS. Therefore, the data held in the lower bit of the memory cell corresponding to the first page is “1”, and the data held in the upper bit of the memory cell corresponding to the second page is also “1”.
  • a write command is transmitted from the access device 6 to the nonvolatile memory device 3.
  • the nonvolatile memory device 3 receives a write address (logical address) and write data together with a write command via the host interface unit 41.
  • the received write data is temporarily stored in the buffer 48.
  • the data type determination unit 43 refers to the FAT area determination table 44 and determines whether or not the received write address is included in the FAT area. At that time, the data type determination unit 43 determines the FAT area from the FAT area determination table 44 according to the capacity of the nonvolatile memory 5.
  • the read Z write control unit 42 writes data to the nonvolatile memory 5 in the binary mode according to the determination result of the data type determination unit 43.
  • the read Z write control unit 42 refers to the shared cell table 45 to search for a physical page with page information “1”, and writes the data to the searched physical page. If the searched physical page is already used, the next physical page with page information “1” is searched.
  • the binary / quaternary management table 46 is updated for the logical address at that time. Setting of the threshold voltage distribution in the binary mode is as described in the first embodiment.
  • the data type determination unit 43 determines whether the size of the write data is less than a predetermined size. If the size of the write data is smaller than the predetermined size as a result of the determination, the read Z write control unit 43 writes data to the nonvolatile memory 5 in the binary mode.
  • the predetermined size is set equal to the data size of one cluster. If the data size is smaller than one cluster size, the data is considered to be special data, and it can be determined that it is not normal data! /.
  • the read Z write control unit 42 is nonvolatile. Write data in memory 5 in multi-value mode. The setting of the threshold voltage distribution in the multi-value mode is as described in the first embodiment.
  • a data read operation from the nonvolatile memory device 3 will be described.
  • a read command is transmitted from the access device 6 to the nonvolatile memory device 3.
  • the nonvolatile memory device 3 receives a read address (logical address) together with a read command via the host interface unit 41.
  • the read Z write control unit 42 refers to the FAT area determination table 44 and determines whether or not the received read address is included in the FAT area. If the read address is included in the FAT area, it is determined that the data is written in the binary mode and the data is read in the binary mode. In binary mode, data is read from only the first page in the page group corresponding to the read address.
  • the binary Z4 value management table 46 is referred to, and the data at the read logical address is recorded in either the binary mode or the multi-value mode. Judging. In binary mode, read data from the first page only. When the recording mode at the read address is the multi-value mode, data is read in the multi-value mode. In the multi-value mode, data is read from both the first page and the second page as necessary.
  • the type of write data is determined, and data of a type that requires relatively high reliability, such as file system information, is recorded in binary, user data, etc. Even if the data is relatively low and reliable, it is recorded in four values for each type of data. Thereby, in particular, a read margin without separately providing a voltage generation circuit or the like can be increased. Therefore, it is possible to improve the reliability at the time of reading while suppressing the reduction of the capacity of the nonvolatile memory device without increasing the circuit scale and the manufacturing cost.
  • system information such as system information and address management information for nonvolatile storage devices For data that is indispensable and important for operation, the reliability of the nonvolatile memory device at the time of recording Z reading can be increased.
  • FIG. 10A In the configuration example of the nonvolatile memory shown in FIG. 10A, two physical pages are managed as a page group, and memory cells are shared within the page group.
  • the configuration of the nonvolatile memory is as shown in FIG. 10B. But you can. Even in such a configuration, writing in two or four values can be realized.
  • memory cells are not shared between physical pages.
  • one memory cell forms a continuous storage area between adjacent memory cells as an area for storing 2 bits. That is, 4 memory cells are used to store 1 byte of data.
  • either the upper bit or the lower bit of the memory cell is used. That is, either a sequence of bits DO, D2, D4,... Or a sequence of bits Dl, D3, D5,. That is, one memory cell forms a continuous storage area between adjacent memory cells as an area for storing one bit. For this reason, in the binary mode, 8 memory cells are required to store 1 byte of data.
  • the shared cell table 45 does not require force.
  • information indicating whether the bit in the memory cell in which valid data is recorded is the upper bit or the lower bit is separately provided. It is necessary to remember.
  • the read margin can be increased as in the case of the binary value while using the multi-level flash memory, and the reliability at the time of reading is increased. Can be improved. In particular, it is possible to improve the reliability at the time of reading by judging the type of data and recording only a part of the threshold voltage values that can be set for data of relatively high importance. . In addition, since data of relatively low importance is recorded as a multi-value memory cell using all threshold voltages as usual, the recording density, that is, the recording capacity is not reduced. In addition, there is no need to provide a separate voltage generation circuit, etc., increasing the circuit scale and manufacturing cost. Can be suppressed.
  • the present invention can be applied to an information recording medium that is used in electronic devices such as digital AV equipment, mobile phone terminals, personal computers, and the like and that requires large capacity and high reliability.
  • the present invention is suitable for a non-volatile memory device that requires low cost because a multi-level flash memory capable of increasing the recording density can be used.

Abstract

　アクセス装置（６）によりデータの書き込み、読み出しが可能な不揮発性記憶装置（３）であって、複数のメモリセルを有し、各メモリセルはＭ個（Ｍ＞３）の閾値電圧を有し多値データの記憶が可能な不揮発性多値メモリ（５）と、不揮発性多値メモリに対してデータの書き込み及び読み出しの制御を行うメモリコントローラと（４）を備える。メモリコントローラ（４）は、データ書き込み時において、不揮発性多値メモリのメモリセルの閾値電圧分布のうち、Ｎ個（Ｎ＜Ｍ）の閾値電圧分布のみを使用する第１の制御方法と、全ての閾値電圧分布を使用する第２の制御方法とを有する。

Description

明 細 書
不揮発性記憶装置及び不揮発性記憶システム
技術分野
[0001] 本発明は、多値データの記録が可能な不揮発性半導体記憶素子を用いた不揮発 性記憶装置に関する。
背景技術
[0002] 音楽コンテンツや、映像データなどのデジタルデータを記録する記録媒体には、磁 気ディスク、光ディスク、光磁気ディスクなど、様々な種類が存在する。これら記録媒 体の 1つである半導体メモリカードは、記憶素子としてフラッシュメモリなどの不揮発 性半導体メモリを使用しており、小型化できることから、デジタルスチルカメラや携帯 電話端末など、小型の携帯機器を中心に急速に普及しつつある。
[0003] 近年の高い記録画質の要求により、不揮発性半導体メモリには、高い記録密度及 び高速なデータ記録性能が必要とされて 、る。
[0004] フラッシュメモリに関して、記録容量をより向上させるために、 1つのメモリセルに複 数ビットのデータを記憶可能とするフラッシュメモリ（多値フラッシュメモリ）が開発され ている。これによると、記録密度を高くでき、記録容量を高くすることができるだけでは なぐ同一記録容量におけるメモリセル数も少なくすることができ、低価格化も可能に なる。以下、この多値フラッシュメモリの記録方法に関して説明する。
[0005] 一般にフラッシュメモリ等の不揮発性半導体メモリは、メモリセルのフローティングゲ ート（またはトラップゲート）に電子を注入してメモリセルの閾値電圧を変えることで、 データを記憶する。メモリセルの閾値電圧は、電子がフローティングゲート中に存在 すると高くなり、電子がフローティングゲート中に存在しな 、と低くなる。
[0006] 図 12は、 4値フラッシュメモリにおけるメモリセルの閾値電圧の分布を示した図であ る。メモリセルの閾値電圧はプログラム (データ書き込み）されたデータに応じて、領 域 LO、 Ll、 L2、 L3の!ヽずれ力に分布する。領域 LO、 Ll、 L2、 L3iま、 2ビットデータ の" 11〃、〃10〃、 "00"、〃01〃にそれぞれ対応している。
[0007] データの書き込み（プログラム）は、各メモリセルにぉ 、て、閾値電圧が検証電圧 V V (W1, VV2、 VV3)を超えるまで行われる。例えば、メモリセルに論理" 10 "を書き 込む場合、そのメモリセルの閾値電圧が検証電圧 W1を超えるまで、プログラム動作 が繰り返される。各メモリセルの閾値電圧は、領域 LO〜L3のいずれかに設定される
[0008] データの読み出しは、メモリセルの閾値電圧を、参照電圧 VR(VR1, VR2、 VR3) と比較することで行われる。メモリセルの閾値電圧が参照電圧 VR1より低いとき、メモ リセルに保持されているデータは、〃11〃であると判定される。メモリセルの閾値電圧 が参照電圧 VR1、 VR2の間にあるとき、メモリセルに保持されているデータは" 10 "で あると判定される。メモリセルの閾値電圧が参照電圧 VR2、 VR3の間にあるとき、メモ リセルに保持されているデータは〃 00〃であると判定される。メモリセルの閾値電圧が 参照電圧 VR3より高いとき、メモリセルに保持されて 、るデータは〃 01〃であると判定 される。
[0009] メモリセルの消去動作は、消去するメモリセルの制御ゲートを接地電位に設定し、メ モリセルのゥエル領域に高電圧を供給し、フローティングゲートに蓄積されている電 子を放出することで行われる。
[0010] 一つの不揮発性メモリセルに多値データを記憶する場合、図 12に示したように、複 数の参照電圧 VR (VR1〜VR3)を閾値電圧の各領域 LO〜L3の間にそれぞれ位置 させる必要がある。このため、多値メモリセルの読み出しマージンは、参照電圧が一 つである 2値メモリセルに比べて大幅に小さくなる。読み出しマージンは閾値電圧の 分布端と参照電圧の間隔である。したがって、半導体製造プロセスの変動によりメモ リセルの書き込み特性が変化し、分布 10〜13がシフトした場合、読み出しマージン が不足し、動作不良を引き起こす可能性がある。
[0011] このような読み出し時のエラーを回避するための方法として、特許文献 1に開示され ている方法がある。特許文献 1に開示の不揮発性多値半導体メモリは、プログラム電 圧生成回路により、書き込みデータの論理に応じて各メモリセルの閾値電圧を変更 するために、複数のプログラム電圧が生成される。そして、メモリセルの閾値電圧を判 定するための複数の参照電圧に対応する複数の参照値が、記憶部に記憶される。 記憶部に記憶された参照値の少なくとも一つは書き換え可能である。参照電圧生成 回路により、メモリセルからのデータの読み出し時に、記憶部に記憶された参照値に 応じて参照電圧がそれぞれ生成される。このように、参照電圧を生成するための参照 値が書き換えできるため、予め評価されたメモリセルの特性に応じて、参照値を変更 できる。すなわち、参照電圧を半導体メモリの製造後に変更できる。このように、製造 プロセスの変動により変化するメモリセルの特性に応じて参照電圧を変更できるため 、メモリセルからのデータの読み出しマージンを向上でき、製造歩留を向上させること が可能となる。
特許文献 1：特開 2003 - 263897号公報
発明の開示
発明が解決しょうとする課題
[0012] し力しながら、上記の方法においても多値メモリセルを使用することで記録密度を 高くできるが、多値メモリセルを使用している限り、 2値メモリセルを使用した場合に比 ベて読み出しマージンが小さ!/ヽと 、う課題は解決できな 、、 t 、う問題点がある。
[0013] 本発明は、上記課題を解決すべくなされたものであり、その目的とするところは、多 値メモリセルを用いた場合と同等の大容量を確保し、なおかつ高 1ヽ信頼性を実現す る不揮発性記憶装置及びそのアクセス装置を提供することにある。
課題を解決するための手段
[0014] 上記課題を解決するために、本発明の不揮発性記憶装置は以下の構成を有する。
不揮発性記憶装置は、アクセス装置によりデータの書き込み、読み出しが可能な不 揮発性記憶装置であって、複数のメモリセルを有し、各メモリセルは M個（M> 3)の 閾値電圧を有し多値データの記憶が可能な不揮発性多値メモリと、不揮発性多値メ モリに対してデータの書き込み及び読み出しの制御を行うメモリコントローラとを備え る。メモリコントローラは、データ書き込み時において、不揮発性多値メモリのメモリセ ルの閾値電圧分布のうち、 N個（Nく M)の閾値電圧分布のみを使用する第 1の制御 方法と、全ての閾値電圧分布を使用する第 2の制御方法とを有する。
[0015] メモリコントローラは、アクセス装置力もアクセス不可能なデータについては、第 1の 制御方法でデータの書き込みを行 、、アクセス装置力 アクセス可能なデータにつ V、ては、第 2の制御方法でデータの書き込みを行ってもょ 、。 [0016] メモリコントローラは、アクセス装置力 アクセスされるデータの種別を判断して制御 方法を切り替えてもよい。その際、メモリコントローラは、データが記録される領域が所 定のアドレス領域であるか否かを判断し、その判断結果に基づきデータの種別を判 断してちょい。
発明の効果
[0017] 本発明によれば、不揮発性多値メモリにおいて、設定可能な閾値電圧分布のうち、 一部の閾値電圧分布のみを使用する制御方法を有するため、読み出し時の参照電 圧のマージンを拡大でき、読み出し時の信頼性を向上できる。また、設定可能な閾 値電圧分布の一部のみを使用する第 1の制御方法と、設定可能な閾値電圧分布の 全てを使用する第 2の制御方法とを切り替えて使用することが可能であるため、不揮 発性記憶装置の容量の低減を抑制しつつ、読み出し時の信頼性を向上させることが できる。つまり、多値メモリセルを使用した場合と同等レベルの大容量を確保しつつ、 必要に応じて 2値メモリセルを用いた時と同等の高い信頼性を実現できる。
図面の簡単な説明
[0018] [図 1]本発明の実施の形態 1の不揮発性記憶システムの構成を示すブロック図
[図 2]不揮発性記憶装置における管理データ格納領域のデータの閾値電圧とセル数 の分布を示す図
[図 3]不揮発性記憶装置における通常データ格納領域のデータの閾値電圧とセル数 の分布を示す図
[図 4]本発明の実施の形態 2の不揮発性記憶システムの構成を示すブロック図
[図 5]不揮発性メモリの論理アドレスマップを示す図
[図 6]FAT領域判定テーブルの構成を示す図
[図 7]2値 Z4値管理テーブルの構成を示す図
[図 8]不揮発性メモリのメモリセルアレイ構成を示す図
[図 9]不揮発性メモリ内の物理ブロックの内部構成を示す図
[図 10A]ページグループで物理ページが管理される不揮発性メモリの構成を示す図 [図 10B]物理ページに対するメモリセルの割り当て方法に関しての、不揮発性メモリ の別の構成例を示す図 [図 11]共有セルテーブルの構成を示す図
[図 12]従来の不揮発性記憶装置における閾値電圧とセル数の分布を示す図 符号の説明
[0019] 3 不揮発性記憶装置
4 メモリコントローラ
5 不揮発性メモリ
6 アクセス装置
10, 13 閾値分布
20, 21, 22, 23 閾値分布
41 ホストインタフェース咅
42 読み出し Z書き込み制御部
43 データ種別判定部
51 管理データ格納領域
52 データ格納領域
発明を実施するための最良の形態
[0020] 以下、本発明の実施形態について添付の図面を参照しながら説明する。
[0021] (実施の形態 1)
1. 1 システム構成
図 1に、本発明における不揮発性記憶装置及びそれにアクセスするアクセス装置か らなるメモリシステムの構成例を示す。
[0022] メモリシステムは、半導体メモリカードである不揮発性記憶装置 3と、不揮発性記憶 装置 3に対してデータの書き込み、読み出しを行うホスト装置であるアクセス装置 6と からなる。
[0023] 不揮発性記憶装置 3はメモリコントローラ 4と不揮発性メモリ 5とを含む。メモリコント口 ーラ 4は、アクセス装置 6との間でコマンドやデータのやりとりを行うホストインタフエ一 ス部 41と、不揮発性メモリ 5の制御を行う読み出し Z書き込み制御部 42とを含む。
[0024] 不揮発性メモリ 5は AND型フラッシュメモリにより構成される。本実施形態では、不 揮発性メモリ 5は閾値分布により 4値データを記録可能なメモリセルを含む。不揮発 性メモリ 5は、データ消去の最小単位である所定サイズの物理ブロックを複数個含む 。各物理ブロック内には、データ書き込みの最小単位である所定サイズのページが 複数含まれる。不揮発性メモリ 5は 2ページ構成 (第 1ページと第 2ページ)となってい る。 2ページ構成の詳細については後述する。
[0025] 不揮発性メモリ 5は、管理データ格納領域 51とデータ格納領域 52とを有する。デー タ格納領域 52には、ユーザがアクセスすることができるデータ（以下「通常データ」と いう。）、すなわち、アクセス装置 6から論理アドレスを指定して不揮発性メモリ 5に書き 込み、または読み出しを行うことができるデータが記録される。ファイルシステム情報 もこの領域に存在する。さらに、ユーザがアクセスできないアドレス管理情報の一部 や、データ有効フラグも、この領域 52に存在する。
[0026] また、管理データ格納領域 51には、ユーザが直接アクセスできない情報、つまり、 アクセス装置 6から論理アドレスを指定してアクセスすることができない情報が格納さ れる。ユーザが直接アクセスできない情報には、アドレス管理情報の一部や、データ 有効フラグ、システム情報が含まれる。これらの情報には、アクセス装置 6から所定の アクセスコマンドを発行することで、アクセスできるものもある。
[0027] 本実施の形態におけるファイルシステム情報、アドレス管理情報、データ有効フラグ 及びシステム情報の、全メモリ容量に占める割合は約 5%である。なお、本実施の形 態に限らず、一般的には 5%以下になる場合が多いと思われる。
[0028] ファイルシステム情報、アドレス管理情報、データ有効フラグ及びシステム情報の詳 細について以下に説明する。
[0029] 本実施の形態で使用されて!ヽるファイルシステムは FAT16である。データ格納領 域 52には、 FAT16の規格に準拠したフォーマットでファイルシステム情報が書き込 まれている。ファイルシステム情報は、使用可能容量や、ファイルシステム管理単位 である各クラスタの関連情報などを含む。ファイルシステム情報にアクセスできなくな ると、データ書き込みや読み出しができなくなる。ただし、ファイルシステムのフォーマ ットを行うことで、フォーマット前の情報は破棄される力 新規データの書き込みや読 み出しは可能になる。
[0030] アドレス管理情報は、論物変換データやバッドブロック情報などを含む。論物変換 データは、ウェアレべリング (Wear Leveling)、すなわち、書き込みや読み出しが特定 のフラッシュメモリセル (物理アドレス）に集中することなく均等分布させることを目的と して、アクセス装置 6からの論理アドレスアクセスに対し、論理アドレスに対応する物 理アドレスの情報を記録している。本実施の形態では、アドレス管理情報はデータ格 納領域 52と管理データ格納領域 51の双方に存在している。
[0031] アドレス管理情報の読み出しができなくなった場合、実データを記録した物理アドレ スを特定することができなくなり、データの読み出しが不可能になる。さらに、データ 書き込みに関しても、使用中の物理アドレスに対して、不正に書き込みを行ってしまう 可能性がある。以上のように、アドレス管理情報に正しくアクセスできなくなると、メモリ カードとして使用できなくなり、ファイルシステムの再フォーマットのようなメモリカード ユーザレベルでの復旧ができない状態、すなわち、致命的な状態になる。
[0032] データ有効フラグは、データの有効性を示す識別フラグである。データの書き込み を行った際に、エラーなく書き込みできた場合、フラグ作成を行い、有効フラグが書き 込まれているデータのみ有効データとして扱われる。また、書き込み時にエラー発生 した場合や電源断などの理由により書き込み中断した場合、フラグ作成は行われず、 無効データとして扱われることになる。すなわち、この情報が誤って読み出された場 合、全く意味のないデータが読み出されることになる。このように、データ有効フラグ が不正認識されると、メモリカードとして使用できなくなり、ファイルシステムの再フォー マットのようなメモリカードユーザレベルでの復旧ができない状態、すなわち、致命的 な状態になる。
[0033] システム情報には、不揮発性記憶装置 3 (半導体メモリカード）の規格 (例えば、 SD メモリカード規格)で定められたシステム情報 (記憶容量、規格バージョン、性能等） や、製造メーカ（マ-ファタチヤ一）特有のシステム情報等を含む。アクセス装置 6は、 システム情報を元に不揮発性記憶装置 3にアクセスを行うので、読み出しエラーが発 生した場合、不揮発性記憶装置 3そのものが使用できなくなるということになる。すな わち、システム情報の読み出しが正しくできなくなると、ファイルシステムの再フォーマ ットのようなメモリカードユーザレベルでの復旧ができない状態、すなわち、致命的な 状態になる。 [0034] 以上のように、ファイルシステム情報、アドレス管理情報、データ有効フラグ、及びシ ステム情報は、不揮発性記憶装置 3を使用する上で、最も重要なデータであり、特に 高い信頼性が必要とされる。本発明では、特にこれらの情報については、読み出し 時の信頼性が高くなるような方法で書き込みを行う。
[0035] 1. 2 メモリセルへの記録方法（閾値電圧設定方法）
本実施の形態における不揮発性メモリ 5のメモリセルに対する記録方法を説明する 。不揮発性メモリ 5は 4値フラッシュメモリであり、 4つの閾値電圧分布を有する。
[0036] 本実施の形態では、データの種別に応じて、メモリセルへの記録方法（閾値電圧設 定方法)を異ならせる。すなわち、本実施の形態では、ファイルシステム情報、ァドレ ス管理情報、データ有効フラグ、及びシステム情報のような比較的高い信頼性が要 求されるデータに関しては、読み出し時に高い信頼性が得られる方法で不揮発性メ モリ 5へのデータの記録を行う。具体的には、記録するデータをメモリセルにおける 4 つの閾値電圧分布のうちの 2つの分布のみを用いて記録できるように変換して、デー タを書き込む。以下、このような 2つ（一部）の閾値電圧分布のみを用いてデータの書 き込み、読み出しを行うモードを「2値モード」という。一方、通常データのような比較 的低 、信頼性でも十分なデータにっ 、ては、 4つの閾値電圧分布を用いたデータ記 録方法でデータを書き込む。以下、このような全ての閾値電圧分布を用いてデータ の書き込み、読み出しを行うモードを「多値モード」という。
[0037] 図 2は、 2値モードでデータを書き込み、読み出しする際の 4値フラッシュメモリにお けるメモリセルの閾値電圧の分布を示している。 2値モードは、ファイルシステム情報 、アドレス管理情報、データ有効フラグ、及びシステム情報のような比較的高い信頼 性が要求されるデータの書き込み、読み出しされる際に使用される。各メモリセルの 閾値電圧は、プログラムされたデータに応じて、領域 LO、 Ll、 L2、 L3のいずれかに 分布する。領域 LO、 Ll、 L2、 L3は、 2ビットデータの" 11"、 "10"、 "00"、 "01Ίこそ れぞれ対応している。
[0038] データの書き込み、読み出しと閾値電圧設定の関係については、前述の背景技術 で説明した方法と基本的に同様である。但し、図 2では、プログラム時、つまり、デー タ書き込み時の閾値電圧分布は、基本的には、領域 LOと領域 L3内にのみ設定され る。
[0039] すなわち、ファイルシステム情報、アドレス管理情報、データ有効フラグ、及びシス テム情報のような高い信頼性が要求されるデータに関しては 2値モードでデータの書 き込みが行われる力 この 2値モードにおいては、 4つの閾値分布のうち最下位の閾 値電圧分布 10と最上位の閾値電圧分布 13のみを使用して書き込みが行われる。
[0040] データ読み出し時は、メモリセルの閾値電圧と、各参照電圧 VR1、 VR2、 VR3、 V R4とを比較する。書き込み時の電圧設定の異常などにより、読み出し時の閾値電圧 が領域 L1に分布している場合は、領域 LOに分布するとして扱い、また、領域 L2に分 布している場合は、領域 L3に分布するとして扱う。
[0041] 通常、領域 LOを判定するための参照電圧は電圧 VR1である力 上記の方法によ れば、領域 L1に分布するデータを領域 LOに分布する場合と同等に扱うので、その 参照電圧は実効的に電圧 VR2まで拡大されたことになり、データ読み出し時のマー ジンが拡大される。よって、読み出し時の信頼性が 2値のフラッシュメモリを使用した 場合と同様に高められる。同様に、領域 L3の判定についても、判定するための参照 電圧を実効的に電圧 VR3から電圧 VR2までに拡大でき、データの信頼性が高くなる
[0042] このようなデータの信頼性の向上は、 4つの閾値電圧分布において、使用する 2つ の電圧分布間に使用しな ヽ電圧分布が存在して ヽるために、読み出し時のマージン が増加することに起因する。
[0043] 図 3は、多値モードでデータを書き込み、読み出しする際の、 4値フラッシュメモリの メモリセルの閾値電圧の分布を示した図である。多値モードは、データ格納領域 52 に格納される通常データを読み出し、書き込みする際に使用される。基本動作は背 景技術で説明したものと同様である。
[0044] 多値モードではメモリセルにおいて 4値で記録するため、ユーザが扱う通常のデー タに関しては、従来の多値同様の記録密度を保つことができる。
[0045] 上記のように、ファイルシステム情報、アドレス管理情報、データ有効フラグ、及びシ ステム情報等の比較的高 、信頼性が要求される情報は、 4値で記録可能なメモリセ ルを 2値で使用するため、記録密度は低下する。しかし、前述のように、これらの情報 が全メモリ容量に占める割合は 5%以下になる場合がほとんどであり、その他大部分 の容量を占める通常データは、従来どおり 4値で記録するため、全体容量としては、 記録密度の低下は問題な 、レベルとなる。
[0046] なお、本実施の形態では、 4値で記録可能な多値メモリを使用したが、 L値 (L>4) で記録可能は多値メモリを使用しても同様の効果が得られることは言うまでもない。
[0047] また、本実施の形態では、 2値モードにおいて使用する閾値電圧分布を最下位電 圧分布 10と最上位電圧分布 13とした力 最下位電圧分布 10のみを使用するように してもよく、この場合においても、同様の効果が得られることは言うまでもない。
[0048] また、 2値モードにおいて必ずしも最下位電圧分布 10と最上位電圧分布 13を使用 する必要はなぐ使用する電圧分布間に少なくとも 1つ以上使用しない電圧分布を設 ければ、読み出しマージンを拡大できるので上記の実施形態の場合と同様の効果が 得られる。つまり、使用する 2つの電圧分布は最下位電圧分布と最上位電圧分布で なくても良い。この場合、最上位電圧まで閾値電圧を高くする必要がなくなり、その結 果閾値電圧の設定時間が短縮できるという効果を奏する。
[0049] また、 2値モードにおいて使用する電圧分布として、隣り合う少なくとも 2つ以上の電 圧分布を同一電圧分布として取り扱ってもよぐこれにより、読み出しマージンを大き くとることができる。この場合、最上位電圧まで閾値電圧を高くする必要がなくなり、そ の結果、閾値電圧の設定時間が短縮できるという効果も有する。
[0050] なお、比較的高い信頼性を要する情報の書き込みに使用する閾値電圧分布の数 は 2個に限られない。すなわち、不揮発性メモリ 5のメモリセルが M値 (M> 2)で記録 が可能な場合、比較的低!、信頼性で十分な情報にっ 、ては M個の閾値電圧分布を 使用し、比較的高い信頼性を要する情報については N個（Nく M)の閾値電圧分布 のみを使用して、書き込みを行うようにしてもよい。つまり、比較的高い信頼性を要す る情報については、利用できる全閾値電圧分布のうちの一部のみを使用するようにし てもよい。
[0051] 以上説明したメモリシステムによれば、多値の記憶素子を用いた不揮発性記憶装 置において、簡易な構成で、高い信頼性を確保しつつ、システム全体の大容量ィ匕を 実現できる。 [0052] (実施の形態 2)
本実施形態では、実施の形態 1で示したメモリシステムをさらに詳細に説明する。
[0053] 2. 1 システム構成
図 4に、メモリシステムのさらに詳細な構成を示す。メモリコントローラ 4は、ホストイン タフ ース部 41と読み出し Z書き込み制御部 42にカ卩え、さらに、データの種別を判 定するデータ種別判定部 43と、読み出しデータまたは書き込みデータを一時的に格 納するバッファ 48とを含む。また、メモリコントローラ 4は制御に必要な情報として、 FA T領域判定テーブル 44と、共有セルテーブル 45と、 2値 Z4値管理テーブル 46とを 有する。
[0054] FAT領域判定テーブル 44は、ファイルシステム情報を格納する領域（以下「FAT 領域」という。）を示す情報を管理する。共有セルテーブル 45は、不揮発性メモリのぺ ージ構成において物理ページが 2値モードで使用されているか多値モードで使用さ れているかを示す情報を管理する。 2値 Z4管理テーブル 46は、 2値モードで使用さ れて 、る論理アドレス領域に関する情報を管理する。
[0055] 図 5は、不揮発性メモリ 5の論理アドレスマップである。論理アドレスはセクタと呼ば れる 512B単位で管理され、論理アドレス 0のセクタにはマスターブートレコードがあり 、以降、論理アドレスの昇順に未使用領域、パーティションブートレコード、 FAT1、 F AT2、ルートディレクトリ、ユーザ領域の順に並んでいる。この構成はメモリーカード のみならず一般的なハードディスクでも用いられて ヽる FATファイルシステムを用い てストレージ (記憶装置）を構成したときの論理マップである。
[0056] マスターブートレコードには不揮発性メモリ 5全体の容量に関する情報や、パーティ シヨンブートレコードのアドレス位置情報が格納されている。パーティションブートレコ 一ドには FAT1、 FAT2、ルートディレクトリ、ユーザ領域の位置および容量の情報や 、どのようなパラメータで不揮発性メモリ 5を制御すればよいのかという情報が格納さ れている。マスターブートレコードやパーティションブートレコードは、不揮発性メモリ 5 をフォーマットするときには書き換えられるが、通常のデータの書き込みでは書き換え られることのな!/、領域である。
[0057] FAT1は、ユーザ領域に位置する個々のファイルおよびディレクトリエントリが占め る領域を、クラスタという単位のチェーン情報として格納する。 FAT2は、 FAT1の多 重化している情報である。ルートディレクトリエントリは、不揮発性メモリ 5にツリー構造 で格納できる最上層に存在するファイルおよびディレクトリエントリの情報を格納する 。アクセス装置 6は、 FAT1、 FAT2、ルートディレクトリエントリをセクタ単位の論理ァ ドレスで管理している。
[0058] ユーザ領域には不揮発性メモリ 5に書き込まれるファイルや、ファイルとディレクトリ エントリのツリー構造を表すディレクトリエントリのデータが書きこまれる。ユーザ領域 は複数のセクタ力 なるクラスタ単位でファイルとディレクトリエントリが書き込まれてい る。ここでは 32セクタ（16KB)で 1クラスタとして扱い、ユーザ領域の先頭のクラスタは クラスタ 2である。アクセス装置 6はユーザ領域のデータについてはクラスタ単位で管 理しているので、クラスタ（16KB)単位で書き込みを行う。ただし、管理はクラスタを用 V、て行うが不揮発性メモリ 5にコマンドを発行するときにはセクタの論理アドレスに変 換して発行する。
[0059] 図 6は FAT領域判定テーブル 44の構成を示した図である。 FAT領域判定テープ ル 44は、ファイルシステム情報を格納する領域を示す情報を管理する。具体的には 、 FAT領域判定テーブル 44は、マスターブートレコード、パーティションブートレコー ド、 FAT1、 FAT2、ルートディレクトリが格納される場所を、セクタの論理アドレスで 管理する。また、ファイルシステム情報の各情報を格納する領域は不揮発性メモリ 5 の容量によって異なる。このため、 FAT領域判定テーブル 44は、不揮発性メモリの 容量別に、データ種別毎のセクタアドレス番号を格納する。 FAT領域判定テーブル 44は、アクセス装置 6から送信される「読み出しアドレス」または「書き込みアドレス」が どの種別のデータのアドレスに相当するのかを判別するために使用される。
[0060] 図 7は、 2値 Z4値管理テーブル 46の構成を示した図である。 2値 Z4値管理テー ブル 46は、 2値モードで記録された論理アドレスを管理する。 2値 Z4値管理テープ ル 46を参照することで、ある論理アドレスのデータが 2値モードで記録されたか否か が判断できる。
[0061] 2. 1. 1 メモリセルの物理ページ間の共有
図 8は不揮発性メモリ 5のメモリセルアレイ構成を示す図である。不揮発性メモリ 5は 複数の物理ブロック PB0〜PB1023から構成される。物理ブロックはデータの消去を 行う単位であり、一つの物理ブロックのサイズは（256K+8K)バイトであり、したがつ て不揮発性メモリ 5全体の容量は（256M + 8M)バイトとなる。
[0062] 図 9は不揮発性メモリ 5内部の物理ブロックの内部の構成を示す図である。物理ブ ロックは複数の物理ページ PP0〜PP127から構成される。物理ページは、データを 書き込むための 2Kバイトのデータ領域と、管理情報を書き込むための 64バイトの管 理領域と力 なり、合計（2K+ 64)バイトのサイズを持つ。物理ページはデータの書 込みを行う単位である。
[0063] 本実施形態では、物理ページは 2ページ毎にページグループを構成する。具体的 には、先頭から順に 2つずつを 1つのページグループとして管理し、各グループにお V、て先のページを第 1ページとし、後のページを第 2ページとする。
[0064] 例えば、図 9において、物理ページ PPOと物理ページ PP1が 1つのページグルー プとして管理され、それぞれ第 1ページ、第 2ページとなる。同様に、物理ページ PP2 と物理ページ PP3が 1つのページグループとして管理され、それぞれ第 1ページ、第 2ページとなる。
[0065] 不揮発性メモリ 5の 1つのメモリセルは、ページグループを構成する 2種類の物理べ ージ (第 1ページ、第 2ページ）により共有される。言い換えると 1つのメモリセルに保 持される上位ビットと下位ビットは、それぞれ別の物理ページ (第 1ページ、第 2ぺー ジ）に属する。
[0066] 図 10Aに、上記のようなページグループで物理ページが管理される不揮発性メモリ 5の構成を示す。図 10Aにおいて太い実線で囲まれた領域が 1つのメモリセルに対 応する。メモリセルは 4値すなわち 2ビットの情報を記憶可能である。図 10Aにおいて 、物理ページ PPOと物理ページ PP1、物理ページ PP2と物理ページ PP3、…がそれ ぞれページグループを構成する。第 1ページの各ビットは各メモリセルの下位ビットに 対応し、第 2ページの各ビットは、各メモリセルの上位ビットに対応する。例えば、物理 ページ PPOのビット DOは、メモリセル C1の下位ビットに対応し、物理ページ PP1のビ ット DOは、メモリセル C1の上位ビットに対応する。この場合、 1バイトのデータを格納 するために 8個のメモリセルが使用される。 [0067] 以上のような構成において、多値モードでの書き込み時は、ページグループ内の 第 1及び第 2ページの双方に有効なデータが書き込まれるが、 2値モードでは、ぺー ジグループ内の第 1及び第 2ページのいずれか一方にのみデータが書き込まれる。 なお、本実施形態では、 2値モードでは、第 2ページ (物理ページ PP1, PP3、 ···）に のみデータが書き込まれるとする。
[0068] 共有セルテーブル 45は図 11に示すように、各物理ページが第 1ページ及び第 2ぺ ージのいずれであるかを示す情報を管理する。図 11の共有セルテーブル 45からは 、物理ページ PP1、 PP3、 PP5、…が第 2ページであることが分かる。
[0069] ここで、多値メモリセルへのデータ書き込みに伴う閾値電圧分布の変化について説 明する。
[0070] 消去済みの物理ブロックにおいて、各メモリセルには全て「11」が書き込まれる。す なわち、消去済みメモリセルの閾値電圧分布は図 3、図 12等における分布 10となる。 よって、第 1ページに対応するメモリセルの下位ビットに保持されたデータは" 1"であ り、また第 2ページに対応するメモリセルの上位ビットに保持されたデータも" 1"である
[0071] 第 1ページである物理ページ PPOにデータを書込む際、データ" 1"を書き込む場 合、メモリセルに保持されるデータは" 11"力も変化しないので分布 10のままである。 データ" 0"を書込む場合は、メモリセルに保持されるデータは" 11"から" 10"に変化 するので分布 10から分布 11へと移動する。
[0072] 第 2ページである物理ページ PP1にデータを書込む際、データ" 1"を書き込む場 合、メモリセルに保持されているデータが" 11"であれば" 11"力 変化せず分布 10 のままである。また、メモリセルに保持されているデータが" 10"であっても、 "10"から 変化せず分布 10のままである。一方、デーダ '0"を書込む場合、メモリセルに保持さ れているデータが" 11"から" 01"に変化し、分布 10から分布 13へと移動する。メモリ セルに保持されているデータが" 10"であれば、 "10"から" 00"に変化し、分布 11か ら分布 12へと移動する。
[0073] 2. 2 システム動作
2. 2. 1 書き込み動作 不揮発性記憶装置 3に対するデータ書き込み動作を説明する。
アクセス装置 6から不揮発性記憶装置 3に書き込みコマンドが送信される。不揮発 性記憶装置 3はホストインタフェース部 41を介して、書き込みコマンドとともに書き込 みアドレス (論理アドレス)及び書き込みデータを受信する。受信した書き込みデータ はバッファ 48に一時的に格納される。
[0074] データ種別判定部 43は、 FAT領域判定テーブル 44を参照し、受信した書き込み アドレスが FAT領域内に含まれるか否かを判断する。その際、データ種別判定部 43 は、不揮発性メモリ 5の容量に応じて FAT領域判定テーブル 44から FAT領域を決 定する。
[0075] 受信した書き込みアドレスが FAT領域内に含まれる場合、書き込みデータの種別 はファイルシステム情報であると判断される。読み出し Z書き込み制御部 42はデータ 種別判定部 43の判定結果にしたが 、、不揮発性メモリ 5に対して 2値モードでデータ の書き込みを行う。 2値モードでのデータの書き込み時には、読み出し Z書き込み制 御部 42は、共有セルテーブル 45を参照してページ情報が「1」の物理ページを検索 し、その検索した物理ページにデータを書き込む。検索した物理ページが使用済み の場合、ページ情報が「1」である次の物理ページを検索する。 2値モードで書き込み が行われたときは、そのときの論理アドレスについて 2値 /4値管理テーブル 46を更 新する。 2値モードにおける閾値電圧分布の設定は実施の形態 1で述べたとおりであ る。
[0076] 受信した書き込みアドレスが FAT領域内に含まれな 、場合、データ種別判定部 43 は、書き込みデータのサイズが所定サイズ未満である力否かを判定する。その判断 の結果、書き込みデータのサイズが所定サイズ未満であれば、読み出し Z書き込み 制御部 43は、不揮発性メモリ 5に対して 2値モードでデータの書き込みを行う。ここで 、所定サイズは 1クラスタのデータサイズに等しく設定する。データのサイズが 1クラス タサイズよりも小さければ、そのデータは特殊なデータであると考えられ、通常データ ではな!/、と判断できるからである。
[0077] 書き込みデータのサイズが所定サイズ未満でなければ、書き込みデータの種別は 通常データであると判断する。このとき、読み出し Z書き込み制御部 42は、不揮発性 メモリ 5において多値モードでデータの書き込みを行う。多値モードにおける閾値電 圧分布の設定は実施の形態 1で述べたとおりである。
[0078] 2. 2. 2 読み出し動作
不揮発性記憶装置 3からのデータ読み出し動作を説明する。
アクセス装置 6から不揮発性記憶装置 3に読み出しコマンドが送信される。不揮発 性記憶装置 3はホストインタフェース部 41を介して、読み出しコマンドとともに読み出 しアドレス (論理アドレス）を受信する。読み出し Z書き込み制御部 42は、 FAT領域 判定テーブル 44を参照し、受信した読み出しアドレスが FAT領域内に含まれるカゝ否 かを判断する。読み出しアドレスが FAT領域内に含まれる場合、 2値モードで書き込 まれていると判断し、 2値モードでデータを読み出す。 2値モードでは、読み出しアド レスに対応するページグループ内の第 1ページのみからデータを読み出す。
[0079] 一方、読み出しアドレスが FAT領域内に含まれていない場合、 2値 Z4値管理テー ブル 46を参照し、その読み出し論理アドレスにおけるデータが 2値モードと多値モー ドのいずれで記録されたかを判断する。 2値モードの場合は、第 1ページのみからデ ータを読み出す。その読み出しアドレスにおける記録モードが多値モードの場合は、 多値モードでデータを読み出す。多値モードでは、必要に応じて第 1ページ及び第 2 ページの双方からデータが読み出される。
[0080] 以上のように、データ読み出し時にお!、ては、 FAT領域判定テーブル 44及び 2値 Z4値管理テーブル 46を参照して、アクセス装置 6から指定された読み出しアドレス ( 論理アドレス）に基づ 、てデータの記録モード（2値モードゾ多値モード)を判断する ことで、記録方法に応じて正確にデータを読み出すことができる。
[0081] 以上のように、上記実施形態では、書き込みデータの種別を判断し、ファイルシス テム情報等の比較的高い信頼性が要求される種別のデータについては 2値で記録 し、ユーザデータ等の比較的低 、信頼性でもよ 、種別のデータにっ ヽては 4値で記 録する。これにより、特に、電圧生成回路等を別途設けることなぐ読み出しマージン を大きくすることができる。よって、回路規模、製造コストを増大させることなぐ不揮発 性記憶装置の容量の低減を抑制しつつ、読み出し時の信頼性を向上させることがで きる。特に、不揮発性記憶装置のシステム情報やアドレス管理情報など、システムを 動作させる上で必須かつ重要度の高いデータに対して、記録 Z読み出し時における 不揮発性記憶装置の信頼性を高くすることができる。
[0082] 2. 3 不揮発性メモリの別の構成
図 10Aに示した不揮発性メモリの構成例では、 2つの物理ページをページグルー プとして管理し、ページグループ内でメモリセルを共有していた力 不揮発性メモリの 構成は図 10Bに示すような構成でもよい。このような構成でも、 2値または 4値での書 き込みを実現できる。
[0083] 図 10Bの例では、メモリセルは物理ページ間で共有されない。多値モードの場合、 1つのメモリセルは、 2ビットを格納する領域として、隣接するメモリセルとの間で連続 した記憶領域を形成する。すなわち、 1バイトのデータを記憶するために 4つのメモリ セルが使用される。
[0084] 2値モードの場合、メモリセルの上位ビットまたは下位ビットのいずれか一方をを使 用する。すなわち、ビット DO、 D2、 D4、…の系列か、ビット Dl、 D3、 D5、…の系列 のいずれかを使用する。つまり、 1つのメモリセルは、 1ビットを格納する領域として、 隣接するメモリセルとの間で連続した記憶領域を形成する。このため、 2値モードの場 合、 1バイトのデータを記憶するために 8つのメモリセルが必要となる。
[0085] 図 10Bの場合、共有セルテーブル 45は不要となる力 2値モードにおいて有効な データが記録されるメモリセル内のビットが上位ビットであるか下位ビットであるかを示 す情報を別途記憶しておく必要がある。
[0086] 3.まとめ
以上のように、上記実施形態の不揮発性記憶装置によれば、多値フラッシュメモリ を使用しながらも、 2値の場合と同等に読み出しマージンを大きくすることができ、読 み出し時の信頼性を向上させることができる。特に、データの種別を判断し、比較的 重要度の高い種別のデータについては、設定可能な閾値電圧値のなかの一部のみ を用いて記録を行うことで、読み出し時の信頼性を向上できる。かつ、比較的重要度 の低い種別のデータに関しては、通常どおり多値メモリセルとして、全閾値電圧を使 用して記録を行うので、記録密度すなわち記録容量を減少させることがない。また、 電圧生成回路等を別途設ける必要がないので、回路規模の増大、製造コストの増加 を抑制できる。
産業上の利用可能性
本発明は、デジタル AV機器や携帯電話端末、パーソナルコンピュータ等の電子機 器に使用される、大容量かつ高信頼性が要求される情報記録媒体に適用可能であ る。特に、本発明は、記録密度を高くすることができる多値フラッシュメモリを使用でき るため、低コストが求められる不揮発性記憶装置に好適である。

Claims

請求の範囲
[1] アクセス装置によりデータの書き込み、読み出しが可能な不揮発性記憶装置であつ て、
複数のメモリセルを有し、各メモリセルは M個（M> 3)の閾値電圧を有し多値デー タの記憶が可能な不揮発性多値メモリと、
前記不揮発性多値メモリに対してデータの書き込み及び読み出しの制御を行うメモ リコントローラとを備え、
前記メモリコントローラは、データ書き込み時において、前記不揮発性多値メモリの メモリセルの閾値電圧分布のうち、 N個（Nく M)の閾値電圧分布のみを使用する第 1の制御方法と、全ての閾値電圧分布を使用する第 2の制御方法とを有する、 不揮発性記憶装置。
[2] 前記メモリコントローラは、前記アクセス装置力 アクセス不可能なデータについて は、前記第 1の制御方法でデータの書き込みを行い、前記アクセス装置力 アクセス 可能なデータについては、前記第 2の制御方法でデータの書き込みを行う、請求項 1 記載の不揮発性記憶装置。
[3] 前記メモリコントローラは、前記アクセス装置力 アクセスされるデータの種別を判断 して前記制御方法を切り替える、請求項 1記載の不揮発性記憶装置。
[4] 前記メモリコントローラは、データが記録される領域が所定のアドレス領域であるか 否かを判断し、その判断結果に基づきデータの種別を判断する、請求項 3記載の不 揮発性記憶装置。
[5] 前記所定のアドレス領域は、 FATシステムにおけるファイルアロケーションテーブル が含まれる領域である、請求項 4記載の不揮発性記憶装置。
[6] 前記所定のアドレス領域は不揮発性記憶装置の記憶容量に応じて可変である、請 求項 4記載の不揮発性記憶装置。
[7] 前記メモリコントローラは、書き込むべきデータのサイズが所定値未満であるか否か を判断し、その判断結果に基づきデータの種別を判断する、請求項 3記載の不揮発 性記憶装置。
[8] 前記メモリコントローラは、前記第 1の制御方法において 2つの閾値電圧分布のみ を使用する、請求項 1記載の不揮発性記憶装置。
[9] 前記メモリコントローラは、前記第 1の制御方法において、最上位の閾値電圧分布 及び最下位の閾値電圧分布のみを使用する、請求項 1記載の不揮発性記憶装置。
[10] 前記メモリコントローラは、前記第 1の制御方法において、最上位の閾値電圧分布 のみを使用する、請求項 1記載の不揮発性記憶装置。
[11] 前記メモリコントローラは、前記第 1の制御方法において、少なくとも 1つ以上の使用 しない閾値電圧分布を有する、請求項 1記載の不揮発性記憶装置。
[12] 前記メモリコントローラは、前記第 1の制御方法において、隣り合う少なくとも 2っ以 上の閾値電圧分布を同一電圧分布として取り扱う、請求項 1記載の不揮発性記憶装 置。
[13] 前記第 1の制御方法で記録される情報は、ファイルシステムに関する情報、前記不 揮発性多値メモリの物理アドレスを管理するアドレス管理情報、データの有効性を示 す識別フラグ及びシステム情報の少なくともいずれかを含む、請求項 1記載の不揮発 性記憶装置。
[14] 請求項 1ないし 13のいずれか 1つに記載の不揮発性記憶装置と、
前記不揮発性装置にアクセスを行うアクセス装置とを含む、不揮発性記憶システム
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008084316A (ja) * 2006-09-27 2008-04-10 Samsung Electronics Co Ltd 異種セルタイプを支援する不揮発性メモリのためのマッピング情報管理装置および方法
JP2009104729A (ja) * 2007-10-24 2009-05-14 Toshiba Corp 不揮発性半導体記憶装置
JP2010518546A (ja) * 2007-02-16 2010-05-27 モサイド・テクノロジーズ・インコーポレーテッド ダイナミックマルチモード動作を有する不揮発性メモリ
JP2011504277A (ja) * 2007-11-21 2011-02-03 マイクロン テクノロジー， インク． Ｍビットメモリセル用のｍ＋ｎビットプログラミングおよびｍ＋ｌビット読出し
KR20110095299A (ko) * 2008-11-17 2011-08-24 기제케 운트 데브리엔트 게엠베하 휴대용 데이터 캐리어의 메모리에 데이터를 시큐어하게 저장하는 방법
JP2012109012A (ja) * 2006-08-05 2012-06-07 Benhov Gmbh Llc 固体記憶素子及び方法
JP5223869B2 (ja) * 2008-01-16 2013-06-26 富士通株式会社 半導体記憶装置、制御装置、制御方法
JP2013196673A (ja) * 2012-03-23 2013-09-30 Toshiba Corp メモリシステム

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014175031A (ja) * 2013-03-08 2014-09-22 Toshiba Corp 半導体記憶装置
JP2018160303A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0652691A (ja) * 1992-07-30 1994-02-25 Toshiba Corp 半導体ディスク装置
JP2000173281A (ja) * 1998-12-04 2000-06-23 Sony Corp 半導体記憶装置
JP2001210082A (ja) * 2000-01-24 2001-08-03 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびデータ記憶システム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0652691A (ja) * 1992-07-30 1994-02-25 Toshiba Corp 半導体ディスク装置
JP2000173281A (ja) * 1998-12-04 2000-06-23 Sony Corp 半導体記憶装置
JP2001210082A (ja) * 2000-01-24 2001-08-03 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびデータ記憶システム

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012109012A (ja) * 2006-08-05 2012-06-07 Benhov Gmbh Llc 固体記憶素子及び方法
JP2008084316A (ja) * 2006-09-27 2008-04-10 Samsung Electronics Co Ltd 異種セルタイプを支援する不揮発性メモリのためのマッピング情報管理装置および方法
US8391064B2 (en) 2007-02-16 2013-03-05 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
JP2010518546A (ja) * 2007-02-16 2010-05-27 モサイド・テクノロジーズ・インコーポレーテッド ダイナミックマルチモード動作を有する不揮発性メモリ
US8767461B2 (en) 2007-02-16 2014-07-01 Conversant Intellectual Property Management Inc. Non-volatile memory with dynamic multi-mode operation
US8553457B2 (en) 2007-02-16 2013-10-08 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
JP2009104729A (ja) * 2007-10-24 2009-05-14 Toshiba Corp 不揮発性半導体記憶装置
JP2011504277A (ja) * 2007-11-21 2011-02-03 マイクロン テクノロジー， インク． Ｍビットメモリセル用のｍ＋ｎビットプログラミングおよびｍ＋ｌビット読出し
JP5223869B2 (ja) * 2008-01-16 2013-06-26 富士通株式会社 半導体記憶装置、制御装置、制御方法
JP2012508917A (ja) * 2008-11-17 2012-04-12 ギーゼッケ ウント デフリエント ゲーエムベーハー 携帯型データキャリアのメモリにデータを安全に格納する方法
KR20110095299A (ko) * 2008-11-17 2011-08-24 기제케 운트 데브리엔트 게엠베하 휴대용 데이터 캐리어의 메모리에 데이터를 시큐어하게 저장하는 방법
US8838925B2 (en) 2008-11-17 2014-09-16 Giesecke & Devrient Gmbh Method for securely storing data in a memory of a portable data carrier
KR101590214B1 (ko) 2008-11-17 2016-01-29 기제케 운트 데브리엔트 게엠베하 휴대용 데이터 캐리어의 메모리에 데이터를 시큐어하게 저장하는 방법
JP2013196673A (ja) * 2012-03-23 2013-09-30 Toshiba Corp メモリシステム

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