JPH09171486A - Pcカード - Google Patents
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- JPH09171486A JPH09171486A JP8267554A JP26755496A JPH09171486A JP H09171486 A JPH09171486 A JP H09171486A JP 8267554 A JP8267554 A JP 8267554A JP 26755496 A JP26755496 A JP 26755496A JP H09171486 A JPH09171486 A JP H09171486A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
Abstract
(57)【要約】
【課題】高速にデータの読み書きを行えるPCカードを
提供する。 【解決手段】 システム本体15がPCカード3のフラ
ッシュメモリ11から1セクタデータを読み出す際、該
当データを含む1ブロックのデータのうち、該当する1
セクタのデータを第1のRAM16に書き込み、他のセ
クタのデータを第2のRAM12に書き込む。システム
本体15は高速な第1のRAM16とのデータ送受信を
行えるので、データの読み出し速度や書き込み速度が高
速化する。第1のRAM16を制御装置13内に内蔵さ
せ、レジスタの値に基いて第1のRAMと第2のRAM
とに振り分けるようにすれば、データ入出力制御を簡単
に行うことができる。
提供する。 【解決手段】 システム本体15がPCカード3のフラ
ッシュメモリ11から1セクタデータを読み出す際、該
当データを含む1ブロックのデータのうち、該当する1
セクタのデータを第1のRAM16に書き込み、他のセ
クタのデータを第2のRAM12に書き込む。システム
本体15は高速な第1のRAM16とのデータ送受信を
行えるので、データの読み出し速度や書き込み速度が高
速化する。第1のRAM16を制御装置13内に内蔵さ
せ、レジスタの値に基いて第1のRAMと第2のRAM
とに振り分けるようにすれば、データ入出力制御を簡単
に行うことができる。
Description
【0001】
【発明の属する技術分野】本発明はフラッシュメモリを
有するPCカードにかかり、特に、フラッシュメモリと
のデータ入出力速度を向上させたPCカードに関する。
有するPCカードにかかり、特に、フラッシュメモリと
のデータ入出力速度を向上させたPCカードに関する。
【0002】
【従来の技術】一般に、PCカードは、フラッシュメモ
リ等の大容量記憶素子を有しており、フラッシュメモリ
素子が不揮発性で長期間データを保存できることから、
フィルムや磁気ディスクに代わる記録媒体として電子カ
メラやコンピューターシステム等に使用されるに到って
いる。
リ等の大容量記憶素子を有しており、フラッシュメモリ
素子が不揮発性で長期間データを保存できることから、
フィルムや磁気ディスクに代わる記録媒体として電子カ
メラやコンピューターシステム等に使用されるに到って
いる。
【0003】そのようなPCカードの従来技術のものを
図6の符号30に示す。
図6の符号30に示す。
【0004】PCカード30は、制御素子33と、フラ
ッシュメモリ31と、汎用RAM32とを有しており、
図示しないコネクタによって、システム本体35と着脱
自在なように接続されている。
ッシュメモリ31と、汎用RAM32とを有しており、
図示しないコネクタによって、システム本体35と着脱
自在なように接続されている。
【0005】制御素子33は、システム本体35とデー
タ信号、アドレス信号、コントロール信号等の各種信号
を入出力を行うと共に、データ保存用のフラッシュメモ
リ31と、データ一時記憶用の汎用RAM32とを制御
して、システム本体35との間でデータの送受信が可能
なように構成されている。
タ信号、アドレス信号、コントロール信号等の各種信号
を入出力を行うと共に、データ保存用のフラッシュメモ
リ31と、データ一時記憶用の汎用RAM32とを制御
して、システム本体35との間でデータの送受信が可能
なように構成されている。
【0006】このPCカード30は、ハードディスク装
置に代わる外部記憶装置として用いられており、そのた
め、システム本体35側から見て、ハードディスクと同
じアクセス方法でデータの読み書きができるようにして
おく必要がある。
置に代わる外部記憶装置として用いられており、そのた
め、システム本体35側から見て、ハードディスクと同
じアクセス方法でデータの読み書きができるようにして
おく必要がある。
【0007】256バイト×2=512バイトを1セク
タ、1セクタ×8=4096バイトを1ブロックとした
場合、一般に、ハードディスクは1バイトずつのデータ
入出力は行わず、1セクタのデータ量をひとまとめにし
てデータの読み書きを行うように構成されている。従っ
て、PCカード30も1セクタのデータ量を単位として
読み書きを行えるように構成することが望ましい。
タ、1セクタ×8=4096バイトを1ブロックとした
場合、一般に、ハードディスクは1バイトずつのデータ
入出力は行わず、1セクタのデータ量をひとまとめにし
てデータの読み書きを行うように構成されている。従っ
て、PCカード30も1セクタのデータ量を単位として
読み書きを行えるように構成することが望ましい。
【0008】ところが、フラッシュメモリの入出力は1
セクタ単位ではなく、1ブロック単位で行うように構成
されているため、1セクタのデータの読み書きを行いた
いときも、その1セクタのデータを含む1ブロックのデ
ータ全部を一旦読み出す必要がある。
セクタ単位ではなく、1ブロック単位で行うように構成
されているため、1セクタのデータの読み書きを行いた
いときも、その1セクタのデータを含む1ブロックのデ
ータ全部を一旦読み出す必要がある。
【0009】そこで、従来は、システム本体側35から
のデータ読み出し要求に応じ、制御素子33が、フラッ
シュメモリ31内の該当する1ブロックのデータ全てを
一旦汎用RAM32に複写し、再度汎用RAM32から
データを読み込んでシステム本体35に出力していた。
のデータ読み出し要求に応じ、制御素子33が、フラッ
シュメモリ31内の該当する1ブロックのデータ全てを
一旦汎用RAM32に複写し、再度汎用RAM32から
データを読み込んでシステム本体35に出力していた。
【0010】また、システム本体35からフラッシュメ
モリ31内のデータの書き換え要求があった場合には、
同様に、制御素子33が、該当するセクタを含む1ブロ
ック全てのデータを一旦汎用RAM32に複写した後、
システム本体35から入力されたデータによって汎用R
AM32内のデータを書き換え、再度、1ブロック全体
のデータをフラッシュメモリ31へ書き込み、フラッシ
ュメモリ31のデータの書き換えを行っていた。
モリ31内のデータの書き換え要求があった場合には、
同様に、制御素子33が、該当するセクタを含む1ブロ
ック全てのデータを一旦汎用RAM32に複写した後、
システム本体35から入力されたデータによって汎用R
AM32内のデータを書き換え、再度、1ブロック全体
のデータをフラッシュメモリ31へ書き込み、フラッシ
ュメモリ31のデータの書き換えを行っていた。
【0011】図7に、フラッシュメモリ31と汎用RA
M32の記憶領域41、42のイメージを示す。フラッ
シュメモリ31の記憶領域41の容量は、ハードディス
クの代替となり得る程の大きさが必要であるのに対し、
汎用RAM32は、1ブロック分のデータの一時記憶が
できる容量があればよい。
M32の記憶領域41、42のイメージを示す。フラッ
シュメモリ31の記憶領域41の容量は、ハードディス
クの代替となり得る程の大きさが必要であるのに対し、
汎用RAM32は、1ブロック分のデータの一時記憶が
できる容量があればよい。
【0012】
【発明が解決しようとする課題】このように、従来のP
Cカード30では、1バイトのデータの読み出しや書き
込みを行いたい場合にも、1ブロック全部のデータを第
2のRAMに一旦複写し、制御素子を介してシステム本
体と汎用RAM32との間でデータの入出力を行わなけ
ればならなかった。そのため、データ読み書き速度が低
く、高速化の要求に応えることができなかった。
Cカード30では、1バイトのデータの読み出しや書き
込みを行いたい場合にも、1ブロック全部のデータを第
2のRAMに一旦複写し、制御素子を介してシステム本
体と汎用RAM32との間でデータの入出力を行わなけ
ればならなかった。そのため、データ読み書き速度が低
く、高速化の要求に応えることができなかった。
【0013】本発明は上記従来技術の不都合を解決する
ために創作されたもので、その目的は、高速にデータの
読み書きを行えるPCカードを提供することにある。
ために創作されたもので、その目的は、高速にデータの
読み書きを行えるPCカードを提供することにある。
【0014】
【課題を解決するための手段】上記課題を解決するため
に、請求項1記載の発明は、所定量のデータを1セクタ
とし、前記1セクタの整数倍の量のデータを1ブロック
としたときに、前記1ブロックのデータ量を単位として
データの入出力を行うように構成されたフラッシュメモ
リを有し、システム本体とは1セクタのデータ量を単位
としてデータの入出力が行えるように構成されたPCカ
ードであって、前記1ブロックより小さいデータ量で読
み出しと書き込みが行える第1のRAMと、前記1ブロ
ック以上の記憶容量を有する第2のRAMとが設けら
れ、読み出し要求があったデータを含む1ブロックのデ
ータが前記フラッシュメモリから読み出され、その1ブ
ロックのデータ中で読み出し要求があったデータを含む
所定量のデータを前記第1のRAMに複写し、他のデー
タを前記第2のRAMに複写し、前記読み出し要求があ
ったデータを含む1セクタのデータを前記第1のRAM
内から前記システム本体に出力するように構成されたこ
とを特徴とする。
に、請求項1記載の発明は、所定量のデータを1セクタ
とし、前記1セクタの整数倍の量のデータを1ブロック
としたときに、前記1ブロックのデータ量を単位として
データの入出力を行うように構成されたフラッシュメモ
リを有し、システム本体とは1セクタのデータ量を単位
としてデータの入出力が行えるように構成されたPCカ
ードであって、前記1ブロックより小さいデータ量で読
み出しと書き込みが行える第1のRAMと、前記1ブロ
ック以上の記憶容量を有する第2のRAMとが設けら
れ、読み出し要求があったデータを含む1ブロックのデ
ータが前記フラッシュメモリから読み出され、その1ブ
ロックのデータ中で読み出し要求があったデータを含む
所定量のデータを前記第1のRAMに複写し、他のデー
タを前記第2のRAMに複写し、前記読み出し要求があ
ったデータを含む1セクタのデータを前記第1のRAM
内から前記システム本体に出力するように構成されたこ
とを特徴とする。
【0015】また、請求項2記載の発明は、請求項1記
載のPCカードであって、前記第1のRAMは前記第2
のRAMより高速であることを特徴とする。
載のPCカードであって、前記第1のRAMは前記第2
のRAMより高速であることを特徴とする。
【0016】請求項3記載の発明は、請求項1又は請求
項2のいずれか1項記載のPCカードであって、前記フ
ラッシュメモリ内のデータを一部書き換える際、書き換
え要求があったデータを含む1ブロックのデータを前記
フラッシュメモリから読み出し、その1ブロックのデー
タ中で書き換え要求があったデータを含む所定量のデー
タを前記第1のRAMに複写し、他のデータを前記第2
のRAMに複写し、前記第1のRAM内のデータを書き
換えた後、該第1のRAM内のデータと前記第2のRA
M内のデータとを前記フラッシュメモリの元の位置に書
き込むように構成されたことを特徴とする。
項2のいずれか1項記載のPCカードであって、前記フ
ラッシュメモリ内のデータを一部書き換える際、書き換
え要求があったデータを含む1ブロックのデータを前記
フラッシュメモリから読み出し、その1ブロックのデー
タ中で書き換え要求があったデータを含む所定量のデー
タを前記第1のRAMに複写し、他のデータを前記第2
のRAMに複写し、前記第1のRAM内のデータを書き
換えた後、該第1のRAM内のデータと前記第2のRA
M内のデータとを前記フラッシュメモリの元の位置に書
き込むように構成されたことを特徴とする。
【0017】これら請求項1乃至請求項3のいずれか1
項記載のPCカードについては、請求項4記載の発明の
ように、前記フラッシュメモリと前記第2のRAMとを
制御する制御装置を設け、前記第1のRAMは前記制御
装置に内蔵させるとよい。
項記載のPCカードについては、請求項4記載の発明の
ように、前記フラッシュメモリと前記第2のRAMとを
制御する制御装置を設け、前記第1のRAMは前記制御
装置に内蔵させるとよい。
【0018】また、請求項5記載の発明のように、前記
制御装置にレジスタを設け、前記フラッシュメモリから
読み出された1ブロックのデータを、前記第2のRAM
に全て複写する場合に、前記第1のRAMに複写される
べきデータが前記第2のRAM内に記憶される位置を求
め、その位置の基準となる値を前記レジスタに記憶させ
るように構成しておくこともできる。
制御装置にレジスタを設け、前記フラッシュメモリから
読み出された1ブロックのデータを、前記第2のRAM
に全て複写する場合に、前記第1のRAMに複写される
べきデータが前記第2のRAM内に記憶される位置を求
め、その位置の基準となる値を前記レジスタに記憶させ
るように構成しておくこともできる。
【0019】この請求項5記載のPCカードについて
は、請求項6記載の発明のように、前記所定量のデータ
を前記第1のRAMに書き込む際、前記レジスタ内の記
憶内容に従って、前記フラッシュメモリから読み出した
データを前記第1のRAMに複写するかを判断する判断
部を設けるとよい。
は、請求項6記載の発明のように、前記所定量のデータ
を前記第1のRAMに書き込む際、前記レジスタ内の記
憶内容に従って、前記フラッシュメモリから読み出した
データを前記第1のRAMに複写するかを判断する判断
部を設けるとよい。
【0020】上述したような本発明の構成によれば、シ
ステム本体の要求に応じ、大容量のフラッシュメモリ内
のデータの読み出しと書き込みを行えば、PCカードを
磁気ディスクに代わる不揮発記録手段とし、コンピュー
タシステムの外部記憶装置として用いることが可能とな
る。
ステム本体の要求に応じ、大容量のフラッシュメモリ内
のデータの読み出しと書き込みを行えば、PCカードを
磁気ディスクに代わる不揮発記録手段とし、コンピュー
タシステムの外部記憶装置として用いることが可能とな
る。
【0021】そのようなPCカードに採用されている通
常の第2のRAMは、1バイトのデータの読み出しと書
き込みが行えるが、フラッシュメモリでは、その記憶領
域中の連続したアドレスの1ブロックを1単位として読
み出しと書き込みとが行えるように構成されている。
常の第2のRAMは、1バイトのデータの読み出しと書
き込みが行えるが、フラッシュメモリでは、その記憶領
域中の連続したアドレスの1ブロックを1単位として読
み出しと書き込みとが行えるように構成されている。
【0022】しかしながらハードディスク装置の入出力
単位は1セクタであり、その1ブロックのデータ量より
も小さいため、システム本体側から見てPCカードをハ
ードディスク装置と同様に取り扱うためには、フラッシ
ュメモリについても1セクタ単位でのデータ入出力を行
えるように構成する必要がある。
単位は1セクタであり、その1ブロックのデータ量より
も小さいため、システム本体側から見てPCカードをハ
ードディスク装置と同様に取り扱うためには、フラッシ
ュメモリについても1セクタ単位でのデータ入出力を行
えるように構成する必要がある。
【0023】本発明のPCカードでは、読み出すべきデ
ータを含む1ブロックのデータをフラッシュメモリから
読み出し、該当するデータを含む所定量のデータ(例え
ば1セクタのデータ量)を第1のRAMに書き込み、他
の残りのデータを第2のRAMに書き込むので、システ
ム本体が1セクタのデータの入出力を行う際、必要なデ
ータを第2のRAMではなく第1のRAMから読み出す
ことができる。
ータを含む1ブロックのデータをフラッシュメモリから
読み出し、該当するデータを含む所定量のデータ(例え
ば1セクタのデータ量)を第1のRAMに書き込み、他
の残りのデータを第2のRAMに書き込むので、システ
ム本体が1セクタのデータの入出力を行う際、必要なデ
ータを第2のRAMではなく第1のRAMから読み出す
ことができる。
【0024】また、フラッシュメモリ内のデータを書き
換えたい場合には、フラッシュメモリ内で書き換えるべ
きデータを含む1ブロックのデータを読み出し、その1
ブロックのデータのうち、該当するデータを含む所定量
のデータ(例えば1セクタのデータ量)を第1のRAMに
書き込み、残りのデータを第2のRAMに書き込み、シ
ステム本体から入力されたデータによって第1のRAM
内のデータを書き換え、その第1のRAM内のデータと
第2のRAM内のデータとを、フラッシュメモリ内の元
のアドレスに書き込むので、システム本体は第1のRA
Mとの入出力を行うだけで、フラッシュメモリのデータ
の書き換えを行うことができる。
換えたい場合には、フラッシュメモリ内で書き換えるべ
きデータを含む1ブロックのデータを読み出し、その1
ブロックのデータのうち、該当するデータを含む所定量
のデータ(例えば1セクタのデータ量)を第1のRAMに
書き込み、残りのデータを第2のRAMに書き込み、シ
ステム本体から入力されたデータによって第1のRAM
内のデータを書き換え、その第1のRAM内のデータと
第2のRAM内のデータとを、フラッシュメモリ内の元
のアドレスに書き込むので、システム本体は第1のRA
Mとの入出力を行うだけで、フラッシュメモリのデータ
の書き換えを行うことができる。
【0025】このように、フラッシュメモリからのデー
タの読み出しと、フラッシュメモリへのデータの書き換
えとを、少なくとも該当するデータを含む1ブロックの
データをフラッシュメモリから読み出し、第1のRAM
に一時的に記憶させて入出力を行うので、第1のRAM
に、そのデータ入出力を高速に行うことができるものを
用いれば、システム本体とPCカードとの間の全体的な
データ入出力を高速化することができる。
タの読み出しと、フラッシュメモリへのデータの書き換
えとを、少なくとも該当するデータを含む1ブロックの
データをフラッシュメモリから読み出し、第1のRAM
に一時的に記憶させて入出力を行うので、第1のRAM
に、そのデータ入出力を高速に行うことができるものを
用いれば、システム本体とPCカードとの間の全体的な
データ入出力を高速化することができる。
【0026】そのような一時記憶に用いられる第1のR
AMの記憶容量は、システム本体から見て、PCカード
がハードディスクであるとした場合に、そのハードディ
スクがデータ入出力を行う1単位(1セクタ)と同程度
(少なくとも同じ量、多くても数倍)の容量があれば足り
るので、制御装置(制御素子)内に内蔵させるとPCカー
ドが大型化しないで済む。
AMの記憶容量は、システム本体から見て、PCカード
がハードディスクであるとした場合に、そのハードディ
スクがデータ入出力を行う1単位(1セクタ)と同程度
(少なくとも同じ量、多くても数倍)の容量があれば足り
るので、制御装置(制御素子)内に内蔵させるとPCカー
ドが大型化しないで済む。
【0027】また、その制御装置にレジスタを設け、フ
ラッシュメモリから読み出された1ブロックのデータ
を、仮に前記第2のRAMに全て複写するとした場合
に、第1のRAMに複写されるべきデータが第2のRA
M内のどの位置に記憶されるべきかを求めておき、その
位置の基準となる値を前記レジスタに記憶させておく
と、複雑な計算をしなくても、フラッシュメモリから読
み込んだデータを第2のRAMに記憶させるべきか、第
1のRAMに記憶させるべきかを判断することが可能と
なる。
ラッシュメモリから読み出された1ブロックのデータ
を、仮に前記第2のRAMに全て複写するとした場合
に、第1のRAMに複写されるべきデータが第2のRA
M内のどの位置に記憶されるべきかを求めておき、その
位置の基準となる値を前記レジスタに記憶させておく
と、複雑な計算をしなくても、フラッシュメモリから読
み込んだデータを第2のRAMに記憶させるべきか、第
1のRAMに記憶させるべきかを判断することが可能と
なる。
【0028】その判断に基いて、フラッシュメモリから
読み込んだ1ブロックのデータを第1のRAMと第2の
RAMとに複写すれば、システム本体側が1セクタのデ
ータ量の読み出しや書き換えを行うときに、第1のRA
Mとの入出力を行うだけで済むようになる。
読み込んだ1ブロックのデータを第1のRAMと第2の
RAMとに複写すれば、システム本体側が1セクタのデ
ータ量の読み出しや書き換えを行うときに、第1のRA
Mとの入出力を行うだけで済むようになる。
【0029】
【発明の実施の形態】本発明の実施の形態を図面を用い
て説明する。
て説明する。
【0030】図1を参照し、符号3は、本発明の一実施
例のPCカードであり、外形は54mm×85mm、厚
さ約3.3mmの薄型カード形状をしており、その一側
面にシステム本体と着脱可能に接続するためのピン4を
有している。
例のPCカードであり、外形は54mm×85mm、厚
さ約3.3mmの薄型カード形状をしており、その一側
面にシステム本体と着脱可能に接続するためのピン4を
有している。
【0031】該PCカード3内部は、接続部5と基体部
6とに分けられており、基体部6上には、フラッシュメ
モリ11と、汎用RAMから構成される第2のRAM1
2と、制御素子(制御装置)13と、MPU53と、電源
IC51と、水晶振動子52と、コンデンサ541〜5
44とが設けられている。
6とに分けられており、基体部6上には、フラッシュメ
モリ11と、汎用RAMから構成される第2のRAM1
2と、制御素子(制御装置)13と、MPU53と、電源
IC51と、水晶振動子52と、コンデンサ541〜5
44とが設けられている。
【0032】フラッシュメモリ11は、5個のフラッシ
ュメモリ素子551〜555と、5個のコンデンサ561
〜565を有しており、各フラッシュメモリ素子551〜
555によって連続したアドレスの記憶領域が構成され
ている。
ュメモリ素子551〜555と、5個のコンデンサ561
〜565を有しており、各フラッシュメモリ素子551〜
555によって連続したアドレスの記憶領域が構成され
ている。
【0033】制御素子13はゲートアレイによって構成
されており、接続部5と基体部6との間には端子7が設
けられ、制御素子13に接続された配線が、その端子7
を介して各ピン4に接続されている。PCカード3を、
各ピン4を用いてシステム本体15に装着すると、制御
素子13を介して、システム本体15と、第2のRAM
12、フラッシュメモリ11、MPU53とが信号の送
受信を行えるように構成されている。
されており、接続部5と基体部6との間には端子7が設
けられ、制御素子13に接続された配線が、その端子7
を介して各ピン4に接続されている。PCカード3を、
各ピン4を用いてシステム本体15に装着すると、制御
素子13を介して、システム本体15と、第2のRAM
12、フラッシュメモリ11、MPU53とが信号の送
受信を行えるように構成されている。
【0034】このPCカード3の回路ブロック図を図2
に示す(MPU53は制御素子13に接続されており、
水晶振動子52はそのMPU53に接続されているが、
図2では省略する)。
に示す(MPU53は制御素子13に接続されており、
水晶振動子52はそのMPU53に接続されているが、
図2では省略する)。
【0035】制御素子13は、データセレクタ14と、
内蔵RAMである第1のRAM16と、レジスタ17と
を有しており、その第1のRAM16には、第2のRA
M12よりも高速で、小容量のRAMが用いられ、該制
御素子13の内部でデータセレクタ14に接続されてい
る。また、レジスタ17は第1のRAM16に接続され
ている。
内蔵RAMである第1のRAM16と、レジスタ17と
を有しており、その第1のRAM16には、第2のRA
M12よりも高速で、小容量のRAMが用いられ、該制
御素子13の内部でデータセレクタ14に接続されてい
る。また、レジスタ17は第1のRAM16に接続され
ている。
【0036】制御素子13外部の第2のRAM12とフ
ラッシュメモリ11とはデータセレクタ14に接続され
ており、システム本体15とのデータ入出力は、データ
セレクタ14を介して行われるように構成されている。
ラッシュメモリ11とはデータセレクタ14に接続され
ており、システム本体15とのデータ入出力は、データ
セレクタ14を介して行われるように構成されている。
【0037】いま、256バイト×2=512バイトを
1セクタ、1セクタ×8=4096バイトを1ブロック
とした場合、PCカード3とシステム本体15とは1セ
クタのデータ量を1単位として入出力が行われるように
構成されており、他方、フラッシュメモリ11は、1ブ
ロックのデータ量を1単位としてデータの入出力が行わ
れるように構成されている。
1セクタ、1セクタ×8=4096バイトを1ブロック
とした場合、PCカード3とシステム本体15とは1セ
クタのデータ量を1単位として入出力が行われるように
構成されており、他方、フラッシュメモリ11は、1ブ
ロックのデータ量を1単位としてデータの入出力が行わ
れるように構成されている。
【0038】図3に、各素子の記憶領域のイメージ図を
示す。フラッシュメモリ11の記憶領域21は4096
×n バイトの記憶容量を有しており、順次連続したア
ドレスに、1ブロックの記憶容量ずつ、B1〜Bnのnブ
ロックが割り付けられている。
示す。フラッシュメモリ11の記憶領域21は4096
×n バイトの記憶容量を有しており、順次連続したア
ドレスに、1ブロックの記憶容量ずつ、B1〜Bnのnブ
ロックが割り付けられている。
【0039】第2のRAM12の記憶領域22は、1ブ
ロックの記憶容量である4096バイトの容量を有して
おり、フラッシュメモリ11から1ブロックのデータを
読み出したときに、その1ブロック全てのデータを第2
のRAM12に記憶できるように構成されている。但し
実際には、第1のRAM16に転送したデータを除く他
のデータを記憶する(1セクタ分は空きになる)ことにな
る。
ロックの記憶容量である4096バイトの容量を有して
おり、フラッシュメモリ11から1ブロックのデータを
読み出したときに、その1ブロック全てのデータを第2
のRAM12に記憶できるように構成されている。但し
実際には、第1のRAM16に転送したデータを除く他
のデータを記憶する(1セクタ分は空きになる)ことにな
る。
【0040】その第2のRAM12では、1バイトずつ
連続してアドレス1〜アドレス4096が割り付けられ
ており、また、1セクタの記憶容量ずつ、1番セクタ〜
8番セクタの8セクタが割り付けられている。
連続してアドレス1〜アドレス4096が割り付けられ
ており、また、1セクタの記憶容量ずつ、1番セクタ〜
8番セクタの8セクタが割り付けられている。
【0041】他方、第1のRAM16の記憶領域23
は、1セクタの記憶容量である512バイトの容量を有
している。システム本体15が行うデータ入出力の1単
位が1セクタであるから、この第1のRAM16はシス
テム本体15が読み書きするデータを全て記憶できるよ
うに構成されている。その第1のRAM16内の記憶領
域は、1バイトずつ、連続したアドレス1〜アドレス5
12が割り付けられている。
は、1セクタの記憶容量である512バイトの容量を有
している。システム本体15が行うデータ入出力の1単
位が1セクタであるから、この第1のRAM16はシス
テム本体15が読み書きするデータを全て記憶できるよ
うに構成されている。その第1のRAM16内の記憶領
域は、1バイトずつ、連続したアドレス1〜アドレス5
12が割り付けられている。
【0042】いま、システム本体15から読み出し要求
があったデータが、フラッシュメモリ11の記憶領域2
1中で、ブロックB1の3番セクタ中に位置していたも
のとし、データ入出力を図4に示すタイミングチャート
を用いて説明する。
があったデータが、フラッシュメモリ11の記憶領域2
1中で、ブロックB1の3番セクタ中に位置していたも
のとし、データ入出力を図4に示すタイミングチャート
を用いて説明する。
【0043】この場合には、データセレクタ14によ
り、データ書き込み先として第2のRAM12が選択さ
れ、読み込み先としてフラッシュメモリ11内のアドレ
ス1がセットされており、制御素子13によってフラッ
シュメモリ11のブロックB1の先頭から1バイトずつ
順次データが読み出され、最初(1バイト目)から512
バイト目までのデータが、第2のRAM12内の記憶領
域22のアドレス1〜アドレス512に順次1バイトず
つ書き込まれる。
り、データ書き込み先として第2のRAM12が選択さ
れ、読み込み先としてフラッシュメモリ11内のアドレ
ス1がセットされており、制御素子13によってフラッ
シュメモリ11のブロックB1の先頭から1バイトずつ
順次データが読み出され、最初(1バイト目)から512
バイト目までのデータが、第2のRAM12内の記憶領
域22のアドレス1〜アドレス512に順次1バイトず
つ書き込まれる。
【0044】次いで、ブロックB1の513バイト目か
ら1024バイト目までのデータが読み出され、第2の
RAM12内の記憶領域22のアドレス513〜アドレ
ス1024に書き込まれると、ブロックB1の1番、2
番セクタに相当する部分のデータの読み出しと書き込み
が完了する。
ら1024バイト目までのデータが読み出され、第2の
RAM12内の記憶領域22のアドレス513〜アドレ
ス1024に書き込まれると、ブロックB1の1番、2
番セクタに相当する部分のデータの読み出しと書き込み
が完了する。
【0045】次に、読み出したいデータがあるフラッシ
ュメモリ11の3番セクタに相当する部分のデータを読
み出す前に、データセレクタ14は書き込み先を第2の
RAM12から内蔵RAM16へ変更する。
ュメモリ11の3番セクタに相当する部分のデータを読
み出す前に、データセレクタ14は書き込み先を第2の
RAM12から内蔵RAM16へ変更する。
【0046】ブロックB1の3番セクタの先頭である1
025バイト目のデータが読み出されると、第1のRA
M16の記憶領域23のアドレス1に書き込まれ、順次
ブロックB1の3番セクタの部分のデータは、第1のR
AM16の記憶領域23のアドレスに順次1バイトずつ
書き込まれる。
025バイト目のデータが読み出されると、第1のRA
M16の記憶領域23のアドレス1に書き込まれ、順次
ブロックB1の3番セクタの部分のデータは、第1のR
AM16の記憶領域23のアドレスに順次1バイトずつ
書き込まれる。
【0047】ブロックB1の3番セクタの最後のデータ
である1536バイト目のデータの読み出しと書き込み
が終了すると、データセレクタ14は、データの書き込
み先を第1のRAM16から第2のRAM12に変更す
る。
である1536バイト目のデータの読み出しと書き込み
が終了すると、データセレクタ14は、データの書き込
み先を第1のRAM16から第2のRAM12に変更す
る。
【0048】次いで、ブロックB1の4番セクタの先頭
に相当する1537バイト目のデータが読み込まれる
と、第2のRAM12の記憶領域22のアドレス153
7へ書き込まれる。以後、ブロックB1の8番セクタの
最後のデータである4096バイト目のデータまで、順
次1バイトずつ第2のRAM12の記憶領域のアドレス
1537からアドレス4096へ書き込まれる。
に相当する1537バイト目のデータが読み込まれる
と、第2のRAM12の記憶領域22のアドレス153
7へ書き込まれる。以後、ブロックB1の8番セクタの
最後のデータである4096バイト目のデータまで、順
次1バイトずつ第2のRAM12の記憶領域のアドレス
1537からアドレス4096へ書き込まれる。
【0049】このように、ブロックB1内の1番、2
番、及び4番〜8番セクタの位置に相当するデータは第
2のRAM12の記憶領域22に書き込まれる。他方、
読み出し要求があったデータの位置するブロックB1の
3番セクタのデータだけが第1のRAM16へ書き込ま
れる。
番、及び4番〜8番セクタの位置に相当するデータは第
2のRAM12の記憶領域22に書き込まれる。他方、
読み出し要求があったデータの位置するブロックB1の
3番セクタのデータだけが第1のRAM16へ書き込ま
れる。
【0050】以上の処理が終了すると、図4に示すよう
に、図示しないステータスレジスタは読み出し完了状態
にセットされ、その状態を示す信号70が、システム本
体15とPCカード3との間のデータバス(Data)に出力
される。
に、図示しないステータスレジスタは読み出し完了状態
にセットされ、その状態を示す信号70が、システム本
体15とPCカード3との間のデータバス(Data)に出力
される。
【0051】前述のステータスレジスタを監視していた
システム本体15がその状態を読み出すと、所定のタイ
ミングでリード信号(IORD)をロー状態にし、僅かに遅れ
て第1のRAMリード信号(DRRD)がロー状態になると、
先ず、第1のRAM16の記憶領域中のアドレス1内の
データが小容量データバス(OUT)に出力され(符号7
1)、次いで、そのデータはセレクタ14を介してデー
タバス(Data)に出力され(符号71')、システム本体1
5側で読み出される。
システム本体15がその状態を読み出すと、所定のタイ
ミングでリード信号(IORD)をロー状態にし、僅かに遅れ
て第1のRAMリード信号(DRRD)がロー状態になると、
先ず、第1のRAM16の記憶領域中のアドレス1内の
データが小容量データバス(OUT)に出力され(符号7
1)、次いで、そのデータはセレクタ14を介してデー
タバス(Data)に出力され(符号71')、システム本体1
5側で読み出される。
【0052】システム本体15側でアドレス1のデータ
を読み取った後、システム本体15はリード信号(IORD)
をロー状態にし、第1のRAMリード信号(DRRD)が遅れ
てロー状態になると、第1のRAM16のアドレス2の
データが小容量データバス(OUT)に出力され(符号7
2)、そのデータはデータセレクタ14を介してデータ
バス(Data)に出力され(符号72')、システム本体15
で読み出される。
を読み取った後、システム本体15はリード信号(IORD)
をロー状態にし、第1のRAMリード信号(DRRD)が遅れ
てロー状態になると、第1のRAM16のアドレス2の
データが小容量データバス(OUT)に出力され(符号7
2)、そのデータはデータセレクタ14を介してデータ
バス(Data)に出力され(符号72')、システム本体15
で読み出される。
【0053】このように、第1のRAM16内のアドレ
ス1〜アドレス512のデータは、1バイトずつ順次デ
ータバス(Data)に出力され、システム本体15によって
読み取られる。
ス1〜アドレス512のデータは、1バイトずつ順次デ
ータバス(Data)に出力され、システム本体15によって
読み取られる。
【0054】この場合、第1のRAMリード信号(DRRD)
がロー状態になってから、第1のRAM16内のデータ
が小容量データバス(OUT)に出力されるまでの時間t
は、20n秒であるが、第1のRAMではなく、通常の
第2のRAMを用いた場合には、70n秒程度の時間を
必要とする。従って、512バイトのデータ(1セクタ
のデータ)が出力される場合に遅れる時間の合計は、第
1のRAM16と第2のRAM12とでは、 (70n秒−20n秒)×512=25.6μ秒 の差がある。
がロー状態になってから、第1のRAM16内のデータ
が小容量データバス(OUT)に出力されるまでの時間t
は、20n秒であるが、第1のRAMではなく、通常の
第2のRAMを用いた場合には、70n秒程度の時間を
必要とする。従って、512バイトのデータ(1セクタ
のデータ)が出力される場合に遅れる時間の合計は、第
1のRAM16と第2のRAM12とでは、 (70n秒−20n秒)×512=25.6μ秒 の差がある。
【0055】上述の制御素子13はゲートアレイで構成
したが、本発明はそれに限定されるものではない。ま
た、上述のレジスタ17には、第1のRAM16内のデ
ータを第2のRAM12内のアドレスと対応させる際の
基礎となる値を記憶させるようにしてもよい。
したが、本発明はそれに限定されるものではない。ま
た、上述のレジスタ17には、第1のRAM16内のデ
ータを第2のRAM12内のアドレスと対応させる際の
基礎となる値を記憶させるようにしてもよい。
【0056】その場合の構成を具体的に図5(a)、(b)
を用いて説明する。この図5(a)に示したPCカード
3'では、図2の構成要素と同じ構成要素については同
一の符号を付して説明を省略する。
を用いて説明する。この図5(a)に示したPCカード
3'では、図2の構成要素と同じ構成要素については同
一の符号を付して説明を省略する。
【0057】このPCカード3'が前述のPCカード3
と異なるところは、第2のRAM12とフラッシュメモ
リ11の他に、MPU89を有し、制御装置13'内に
は、内蔵RAM16とレジスタ17の他に制御信号加工
回路83を有し、また、データセレクタ14'内には、
セレクタ81、82が設けられている点にある。
と異なるところは、第2のRAM12とフラッシュメモ
リ11の他に、MPU89を有し、制御装置13'内に
は、内蔵RAM16とレジスタ17の他に制御信号加工
回路83を有し、また、データセレクタ14'内には、
セレクタ81、82が設けられている点にある。
【0058】システム本体15とPCカード3'とは、
セレクタ81を介してデータ入出力を行うように構成さ
れており、PCカード3'内では、MPU89は制御信
号加工回路83とレジスタ17とを介して、システム本
体15とフラッシュメモリ11との間のデータ入出力を
制御するように構成されている。
セレクタ81を介してデータ入出力を行うように構成さ
れており、PCカード3'内では、MPU89は制御信
号加工回路83とレジスタ17とを介して、システム本
体15とフラッシュメモリ11との間のデータ入出力を
制御するように構成されている。
【0059】そのデータ入出力を具体的に説明すると、
先ず、システム本体15から読み出し要求があったデー
タが、フラッシュメモリ11のブロックB1の3番セク
タに位置しているものとすると、仮に、ブロックB1の
データを全て第2のRAM12に複写するとした場合
に、3番セクタの先頭のデータの第2のRAM12内で
の位置を示す値(セクタ指定値やアドレス値等)をレジス
タ17にセットする。
先ず、システム本体15から読み出し要求があったデー
タが、フラッシュメモリ11のブロックB1の3番セク
タに位置しているものとすると、仮に、ブロックB1の
データを全て第2のRAM12に複写するとした場合
に、3番セクタの先頭のデータの第2のRAM12内で
の位置を示す値(セクタ指定値やアドレス値等)をレジス
タ17にセットする。
【0060】そして、実際に、フラッシュメモリ11か
らブロックB1のデータが読み出し、第2のRAM12
に複写する際に、MPU89は、制御信号加工回路83
に対し、複写しようとする1ブロックのデータの第2の
RAM12内での位置を示す値を出力する。
らブロックB1のデータが読み出し、第2のRAM12
に複写する際に、MPU89は、制御信号加工回路83
に対し、複写しようとする1ブロックのデータの第2の
RAM12内での位置を示す値を出力する。
【0061】このとき、制御信号加工回路83には、レ
ジスタ17から、第2のRAM12内の3番セクタの先
頭位置に対応する位置を示す値が入力されている。制御
信号加工回路83は、図5(b)に示すように、デコーダ
91、92を有しており、それら位置を示す値を、デコ
ーダ91、92を介して、判断部であるアドレス比較回
路93によって比較する。
ジスタ17から、第2のRAM12内の3番セクタの先
頭位置に対応する位置を示す値が入力されている。制御
信号加工回路83は、図5(b)に示すように、デコーダ
91、92を有しており、それら位置を示す値を、デコ
ーダ91、92を介して、判断部であるアドレス比較回
路93によって比較する。
【0062】アドレス比較回路93で作成される比較結
果は、フラッシュメモリ11から読み出したデータが3
番セクタのデータか他のセクタのデータかを示すもので
あり、制御信号加工回路83が、その比較結果を第1の
RAM16と、制御装置14'内のセレクタ82に出力
すると、第1のRAM16は、その比較結果の指示によ
って書き込み可能な状態か、書き込み不能な状態かにセ
ットされる。他方、セレクタ82は、比較結果に基づい
て、複写先を第1のRAM16と第2のRAM12とに
振り分ける。
果は、フラッシュメモリ11から読み出したデータが3
番セクタのデータか他のセクタのデータかを示すもので
あり、制御信号加工回路83が、その比較結果を第1の
RAM16と、制御装置14'内のセレクタ82に出力
すると、第1のRAM16は、その比較結果の指示によ
って書き込み可能な状態か、書き込み不能な状態かにセ
ットされる。他方、セレクタ82は、比較結果に基づい
て、複写先を第1のRAM16と第2のRAM12とに
振り分ける。
【0063】このような制御により、フラッシュメモリ
11から読み込んだデータが3番セクタであるときに、
第1のRAM16が書き込み可能にセットされ、複写先
が第2のRAM12から第1のRAM16に変更され、
3番セクタのデータの第1のRAMへの複写が終了する
と、第1のRAM16は書き込み不能にセットされ、複
写先は第2のRAM12に変更される。
11から読み込んだデータが3番セクタであるときに、
第1のRAM16が書き込み可能にセットされ、複写先
が第2のRAM12から第1のRAM16に変更され、
3番セクタのデータの第1のRAMへの複写が終了する
と、第1のRAM16は書き込み不能にセットされ、複
写先は第2のRAM12に変更される。
【0064】次いで、システム本体15は、高速の第1
のRAM16からデータを読み出すので、高速なデータ
読み込みを行うことができる。
のRAM16からデータを読み出すので、高速なデータ
読み込みを行うことができる。
【0065】以上は、システム本体15から読み出し要
求があったデータが、フラッシュメモリ11のブロック
B1内の3番セクタ内にあった場合を説明したが、デー
タセレクタ14は、ブロックB1〜ブロックBnのうち、
システム本体15が要求するデータが位置するブロック
を選択し、読み出すことができる。そして、そのブロッ
クに書き込まれているデータを複写する際、読み出し要
求があったデータを含むセクタのデータは、第1のRA
M16の記憶領域23のアドレス1からアドレス512
に書き込むように構成されている。従って、システム本
体15が読み出し要求するデータが、フラッシュメモリ
11の記憶領域21内のどの位置にある場合でも、第1
のRAM16に複写されるので、システム本体15は第
1のRAM16からデータを読み出すことができる。従
って、PCカード3からシステム本体15へのデータ転
送は高速の第1のRAM16から行われるので、データ
読み込みが高速化される。
求があったデータが、フラッシュメモリ11のブロック
B1内の3番セクタ内にあった場合を説明したが、デー
タセレクタ14は、ブロックB1〜ブロックBnのうち、
システム本体15が要求するデータが位置するブロック
を選択し、読み出すことができる。そして、そのブロッ
クに書き込まれているデータを複写する際、読み出し要
求があったデータを含むセクタのデータは、第1のRA
M16の記憶領域23のアドレス1からアドレス512
に書き込むように構成されている。従って、システム本
体15が読み出し要求するデータが、フラッシュメモリ
11の記憶領域21内のどの位置にある場合でも、第1
のRAM16に複写されるので、システム本体15は第
1のRAM16からデータを読み出すことができる。従
って、PCカード3からシステム本体15へのデータ転
送は高速の第1のRAM16から行われるので、データ
読み込みが高速化される。
【0066】また、書き換え要求があったデータを含む
セクタは、第2のRAM12には書き込まれず、第1の
RAM16に書き込まれるので、その書き換え時間につ
いても速くなり、全体の処理速度が向上する。
セクタは、第2のRAM12には書き込まれず、第1の
RAM16に書き込まれるので、その書き換え時間につ
いても速くなり、全体の処理速度が向上する。
【0067】フラッシュメモリ11内のデータを書き換
える場合については、書き換え要求があったデータを含
むブロックを読み出し、そのブロック中で書き換えるべ
きデータを含むセクタのデータを第1のRAM16に書
き込み、他のセクタのデータは第2のRAM12に書き
込む点で読み出し要求があった場合と同じであるが、制
御素子13は、システム本体15から入力されるデータ
に従って、第1のRAM16の記憶領域23内のデータ
を書き換え、第1のRAM16と第2のRAM12の記
憶領域22、23内のデータを1バイトずつ読み出し、
フラッシュメモリ11内の元の位置に書き込むので、第
1のRAM16を用いない場合に比べて、第1のRAM
16の書き換え時間と読み込み時間とが第2のRAM1
2よりも高速な分だけデータ書き換え時間が高速化され
る。
える場合については、書き換え要求があったデータを含
むブロックを読み出し、そのブロック中で書き換えるべ
きデータを含むセクタのデータを第1のRAM16に書
き込み、他のセクタのデータは第2のRAM12に書き
込む点で読み出し要求があった場合と同じであるが、制
御素子13は、システム本体15から入力されるデータ
に従って、第1のRAM16の記憶領域23内のデータ
を書き換え、第1のRAM16と第2のRAM12の記
憶領域22、23内のデータを1バイトずつ読み出し、
フラッシュメモリ11内の元の位置に書き込むので、第
1のRAM16を用いない場合に比べて、第1のRAM
16の書き換え時間と読み込み時間とが第2のRAM1
2よりも高速な分だけデータ書き換え時間が高速化され
る。
【0068】
【発明の効果】フラッシュメモリからのデータの読み出
しが高速になる。
しが高速になる。
【0069】また、フラッシュメモリのデータの書き換
え、書き込みが高速になる。
え、書き込みが高速になる。
【0070】第1のRAMを制御装置内に内蔵させれば
PCカードが大きくなることはない。
PCカードが大きくなることはない。
【0071】その制御装置内にレジスタを設け、フラッ
シュメモリから読み込んだデータを複写する際に、レジ
スタ内の値を基準として、第1のRAMと第2のRAM
とに振り分けるようにすれば、複雑な計算が不要とな
り、複写速度が向上する。
シュメモリから読み込んだデータを複写する際に、レジ
スタ内の値を基準として、第1のRAMと第2のRAM
とに振り分けるようにすれば、複雑な計算が不要とな
り、複写速度が向上する。
【図1】 本発明のPCカードの外形図の一例。
【図2】 そのPCカードのブロック図の一例。
【図3】 本発明のPCカードに用いられている各素子
の記憶領域を説明するための図。
の記憶領域を説明するための図。
【図4】 システム本体15がPCカード内のデータを
読み出すタイミングを説明するためのタイミングチャー
ト。
読み出すタイミングを説明するためのタイミングチャー
ト。
【図5】 (a):本発明の制御装置の他の例を説明する
ための図。 (b):制御信号加工回路の動作を説明するための図。
ための図。 (b):制御信号加工回路の動作を説明するための図。
【図6】 従来技術のPCカードを説明するためのブロ
ック図。
ック図。
【図7】 従来技術のPCカードに用いられている素子
の記憶領域を説明するための図。
の記憶領域を説明するための図。
3、3'……PCカード 11……フラッシュメモリ
12……第2のRAM 13、13'……制御装置 15……システム本体
16……第1のRAM 17……レジスタ
12……第2のRAM 13、13'……制御装置 15……システム本体
16……第1のRAM 17……レジスタ
Claims (6)
- 【請求項1】 所定量のデータを1セクタとし、前記1
セクタの整数倍の量のデータを1ブロックとしたとき
に、 前記1ブロックのデータ量を単位としてデータの入出力
を行うように構成されたフラッシュメモリを有し、1セ
クタのデータ量を単位としてデータの入出力が行えるよ
うに構成されたPCカードであって、 前記1ブロックより小さいデータ量で読み出しと書き込
みが行える第1のRAMと、 前記1ブロック以上の記憶容量を有する第2のRAMと
が設けられ、 読み出し要求があったデータを含む1ブロックのデータ
が前記フラッシュメモリから読み出され、 その1ブロックのデータ中で読み出し要求があったデー
タを含む所定量のデータを前記第1のRAMに複写し、 他のデータを前記第2のRAMに複写し、 前記読み出し要求があったデータを含む1セクタのデー
タを前記第1のRAM内から前記システム本体に出力す
るように構成されたことを特徴とするPCカード。 - 【請求項2】 前記第1のRAMは前記第2のRAMよ
り高速であることを特徴とする請求項1記載のPCカー
ド。 - 【請求項3】 前記フラッシュメモリ内のデータを一部
書き換える際、 書き換え要求があったデータを含む1ブロックのデータ
を前記フラッシュメモリから読み出し、 その1ブロックのデータ中で書き換え要求があったデー
タを含む所定量のデータを前記第1のRAMに複写し、 他のデータを前記第2のRAMに複写し、 前記第1のRAM内のデータを書き換えた後、 該第1のRAM内のデータと前記第2のRAM内のデー
タとを前記フラッシュメモリの元の位置に書き込むよう
に構成されたことを特徴とする請求項1又は請求項2の
いずれか1項記載のPCカード。 - 【請求項4】 前記フラッシュメモリと前記第2のRA
Mとを制御する制御装置を有し、 前記第1のRAMは前記制御装置に内蔵されていること
を特徴とする請求項1乃至請求項3のいずれか1項記載
のPCカード。 - 【請求項5】 前記制御装置はレジスタを有し、 前記フラッシュメモリから読み出された1ブロックのデ
ータを、前記第2のRAMに全て複写する場合に、前記
第1のRAMに複写されるべきデータが前記第2のRA
M内に記憶される位置を求め、その位置の基準となる値
を前記レジスタに記憶させるように構成されたことを特
徴とする請求項4記載のPCカード。 - 【請求項6】 前記所定量のデータを前記第1のRAM
に書き込む際、 前記レジスタ内の記憶内容に従って、前記フラッシュメ
モリから読み出したデータを前記第1のRAMに複写す
るか判断する判断部を有することを特徴とする請求項5
記載のPCカード。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8267554A JPH09171486A (ja) | 1995-10-16 | 1996-10-08 | Pcカード |
US08/732,164 US5847997A (en) | 1995-10-16 | 1996-10-16 | PC card |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-267516 | 1995-10-16 | ||
JP26751695 | 1995-10-16 | ||
JP8267554A JPH09171486A (ja) | 1995-10-16 | 1996-10-08 | Pcカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09171486A true JPH09171486A (ja) | 1997-06-30 |
Family
ID=26547910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8267554A Withdrawn JPH09171486A (ja) | 1995-10-16 | 1996-10-08 | Pcカード |
Country Status (2)
Country | Link |
---|---|
US (1) | US5847997A (ja) |
JP (1) | JPH09171486A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2005069152A1 (ja) * | 2004-01-13 | 2005-07-28 | Seiko Instruments Inc. | メモリインタフェース装置、メモリインタフェース方法、およびモデム装置 |
JP2008192178A (ja) * | 2008-05-08 | 2008-08-21 | Renesas Technology Corp | フラッシュメモリを搭載する記憶装置 |
JP2020096194A (ja) * | 2020-02-26 | 2020-06-18 | キオクシア株式会社 | システム |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6112287A (en) * | 1993-03-01 | 2000-08-29 | Busless Computers Sarl | Shared memory multiprocessor system using a set of serial links as processors-memory switch |
IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US6751696B2 (en) * | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
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