KR100737913B1 - 반도체 메모리 장치의 읽기 방법 - Google Patents

반도체 메모리 장치의 읽기 방법 Download PDF

Info

Publication number
KR100737913B1
KR100737913B1 KR1020050093011A KR20050093011A KR100737913B1 KR 100737913 B1 KR100737913 B1 KR 100737913B1 KR 1020050093011 A KR1020050093011 A KR 1020050093011A KR 20050093011 A KR20050093011 A KR 20050093011A KR 100737913 B1 KR100737913 B1 KR 100737913B1
Authority
KR
South Korea
Prior art keywords
data
memory device
semiconductor memory
host
page buffer
Prior art date
Application number
KR1020050093011A
Other languages
English (en)
Other versions
KR20070037872A (ko
Inventor
조현덕
김태균
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050093011A priority Critical patent/KR100737913B1/ko
Priority to US11/542,140 priority patent/US7571276B2/en
Publication of KR20070037872A publication Critical patent/KR20070037872A/ko
Application granted granted Critical
Publication of KR100737913B1 publication Critical patent/KR100737913B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Abstract

본 발명은 반도체 메모리 장치의 읽기 방법에 관한 것이다. 상기 반도체 메모리 장치는 셀 어레이와 페이지 버퍼를 포함하는 낸드 플래시 메모리; 및 호스트의 클록 신호에 응답하여 데이터를 독출하는 데이터 램을 포함한다. 상기 반도체 메모리 장치의 읽기 방법은, 상기 셀 어레이로부터 상기 페이지 버퍼로 한 페이지의 데이터를 센싱하는 단계; 상기 페이지 버퍼에 센싱된 데이터를 복수 회에 걸쳐 상기 데이터 램으로 전송하는 단계; 및 상기 클록 신호에 응답하여 상기 데이터 램에 전송된 데이터를 상기 호스트로 독출하는 단계를 포함하되, 상기 독출 단계는 상기 전송 단계의 복수 회 중에서 어느 한 회부터 시작한다. 본 발명에 의하면, 호스트로부터 제공된 클록 신호의 주파수가 빨라지면, 반도체 메모리 장치의 읽기 속도도 빨라진다.

Description

반도체 메모리 장치의 읽기 방법 {READ METHOD OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 낸드 플래시 메모리와 데이터 램을 포함하는 반도체 메모리 장치의 읽기 동작을 보여주는 타이밍도이다.
도 2는 본 발명에 사용되는 반도체 메모리 장치 및 호스트를 보여주는 블록도이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 내부 구성을 보여주는 블록도이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 읽기 방법을 보여주는 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 반도체 메모리 장치 110: 낸드 플래시 메모리
120: 셀 어레이 130: 페이지 버퍼
140: 데이터 램 150: 스테이트 머신
200: 호스트
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 낸드 플래시 메모리와 데이터 램을 포함하는 반도체 메모리 장치의 읽기 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)을 포함한다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory) 등을 포함한다.
최근, 낸드 플래시 메모리와 데이터 램을 집적하여 낸드 플래시 메모리의 장점과 램의 장점을 동시에 만족하는 반도체 메모리 장치에 대한 연구가 활발히 진행되고 있다. 호스트에서 제공하는 데이터는 랜덤 액세스가 가능한 데이터 램에 저장되고, 데이터 램에 저장된 데이터는 다시 낸드 플래시 메모리에 프로그램된다. 그리고 호스트의 읽기 명령이 있을 때, 낸드 플래시 메모리에 저장된 데이터는 데이터 램을 거쳐 호스트로 출력된다.
낸드 플래시 메모리와 데이터 램을 포함하는 반도체 메모리 장치는 다음과 같은 과정을 통해 읽기 동작을 수행한다. 먼저, 낸드 플래시 메모리의 셀 어레이에 저장된 데이터는 페이지 단위로 페이지 버퍼로 센싱(sensing)된다. 페이지 버퍼에 센싱된 데이터는 데이터 램으로 전송(transfer)된다. 데이터 램에 전송된 데이터는 호스트의 클록 신호에 응답하여 호스트로 독출(readout)된다.
낸드 플래시 메모리와 데이터 램을 포함하는 반도체 메모리 장치는 호스트가 원하는 시간 내에 데이터를 프로그램하거나 읽어낼 수 있어야 한다. 즉, 호스트가 점점 빠른 동작을 요구함에 따라, 반도체 메모리 장치도 호스트의 요구에 맞게 빠르게 동작할 수 있는 성능을 갖추어야 한다.
그러나 종래의 낸드 플래시 메모리와 데이터 램을 포함하는 반도체 메모리 장치는 읽기 동작 시에 셀 어레이로부터 페이지 버퍼로 데이터를 센싱하는 시간에 의해 전체 읽기 속도가 제한을 받는 문제점이 있다. 즉, 호스트가 클록 신호의 주파수를 증가한다 하더라도, 반도체 메모리 장치의 전체 읽기 속도는 빨라지지 않는다.
도 1은 종래의 낸드 플래시 메모리와 데이터 램을 포함하는 반도체 메모리 장치의 읽기 동작을 보여주는 순서도이다. 도 1을 참조하면, 반도체 메모리 장치의 읽기 동작은 센싱(Sensing) 동작, 전송(Transfer) 동작, 그리고 독출(Readout) 동작을 포함한다. 여기에서, 센싱 동작은 센싱 시간(tS) 동안 진행되고, 전송 동작은 전송 시간(tT) 동안 진행되며, 독출 동작은 호스트로부터의 클록 신호(CLK)에 응답하여 독출 시간(tR) 동안 진행된다. 도 1에서, 호스트가 클록 신호(CLK)의 주파수 를 증가하면, 독출 시간(tR)은 줄어든다.
그러나 호스트가 클록 신호(CLK)의 주파수를 증가한다고 하더라도 전체 읽기 동작 속도는 빨라지지 않는다. 왜냐하면, 반도체 메모리 장치의 전체 읽기 속도는 센싱 시간(tS)에 의해 결정되기 때문이다. 즉, 독출 시간(tR)이 짧아진다고 하더라도 센싱 시간(tS)이 줄어들지 않는 이상, 반도체 메모리 장치의 전체 읽기 시간은 더 이상 줄어들지 않는다. 종래의 낸드 플래시 메모리와 데이터 램을 포함하는 반도체 메모리 장치에 의하면, 호스트가 클록 신호를 증가한다고 하더라도 반도체 메모리 장치의 읽기 속도는 더 이상 빨라지지 않는다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 호스트의 클록 신호가 증가할수록, 전체 읽기 속도가 빨라지는 반도체 메모리 장치를 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치의 읽기 방법에 관한 것이다. 상기 반도체 메모리 장치는 셀 어레이와 페이지 버퍼를 포함하는 낸드 플래시 메모리; 및 호스트의 클록 신호에 응답하여 데이터를 독출하는 데이터 램을 포함한다. 상기 반도체 메모리 장치의 읽기 방법은, 상기 셀 어레이로부터 상기 페이지 버퍼로 한 페이지의 데이터를 센싱하는 단계; 상기 페이지 버퍼에 센싱된 데이터를 복수 회에 걸쳐 상기 데이터 램으로 전송하는 단계; 및 상기 클록 신호에 응답하여 상기 데이터 램에 전송된 데이터를 상기 호스트로 독출하는 단계를 포함하되, 상기 독출 단계는 상기 전송 단계의 복수 회 중에서 어느 한 회부터 시작한다.
실시예로서, 상기 데이터 램은 제 1 및 제 2 데이터 램을 포함한다. 상기 전송 단계는, 상기 페이지 버퍼에 센싱된 데이터의 1/2에 해당하는 데이터를 상기 제 1 데이터 램으로 전송하는 제 1 전송 단계; 및 상기 1 전송 단계가 완료된 다음에, 상기 페이지 버퍼에 센싱된 나머지 1/2에 해당하는 데이터를 상기 제 2 데이터 램으로 전송하는 제 2 전송 단계를 포함한다.
여기에서, 상기 독출 단계는 상기 제 2 전송 단계와 동시에 진행된다. 상기 제 1 전송 단계가 진행되면서, 상기 셀 어레이로부터 상기 페이지 버퍼로 다른 페이지의 데이터를 센싱한다. 상기 제 1 전송 단계가 완료될 때, 상기 반도체 메모리 장치는 상기 호스트에 제 1 제어 신호를 제공한다. 상기 호스트는 상기 제 1 제어 신호에 응답하여, 상기 반도체 메모리 장치에 상기 클록 신호를 제공한다. 상기 독출 단계가 종료된 다음에, 상기 반도체 메모리 장치가 상기 호스트에 제 2 제어 신호를 제공한다. 상기 호스트는 상기 제 2 제어 신호에 응답하여 상기 클록 신호의 제공을 중단한다.
다른 실시예로서, 본 발명에 따른 반도체 메모리 장치의 읽기 방법은 상기 전송 단계가 진행되면서, 상기 셀 어레이로부터 상기 페이지 버퍼로 다른 페이지의 데이터를 센싱한다. 상기 독출 단계 다음에, 상기 페이지 버퍼에 센싱된 상기 다른 페이지의 데이터를 복수 회에 걸쳐 상기 데이터 램으로 전송하는 단계를 더 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(당업자)가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록, 본 발명에 따른 반도체 메모리 장치의 읽기 방법이 첨부된 도면을 참조하여 상세히 설명된다.
도 2는 본 발명에 사용되는 반도체 메모리 장치 및 호스트를 보여주는 블록도이다. 도 2를 참조하면, 반도체 메모리 장치(100)는 낸드 플래시 메모리(110), 데이터 램(140), 그리고 스테이트 머신(150)을 포함한다. 여기에서, 반도체 메모리 장치(100)는 원 낸드(One NAND)를 포함한다. 낸드 플래시 메모리(100)는 셀 어레이(120)와 페이지 버퍼(130)를 포함한다.
셀 어레이(120)는 복수의 메모리 블록(도시되지 않음)으로 구성된다. 각각의 메모리 블록은 복수의 페이지로 구성된다. 여기에서, 페이지(page)는 하나의 워드 라인을 공유하고 있는 복수의 메모리 셀의 집합을 의미한다. 낸드 플래시 메모리(100)의 경우, 읽기 및 쓰기 동작은 페이지 단위로 이루어지고, 소거 동작은 메모리 블록 단위로 이루어진다.
페이지 버퍼(130)는 메모리 셀에 프로그램될 데이터 또는 메모리 셀로부터 센싱한 데이터를 임시로 저장한다. 페이지 버퍼(130)는 복수의 비트 라인을 통해 셀 어레이(120)와 연결된다. 읽기 동작 시에, 페이지 버퍼(130)는 읽고자 하는 페이지의 복수의 메모리 셀에 대한 온(on) 또는 오프(off) 상태를 센싱하고, 센싱한 데이터를 저장한다. 셀 어레이(120)의 데이터를 센싱하고, 센싱한 데이터를 페이지 버퍼(130)에 저장하는 일련의 동작을 센싱(Sensing) 동작이라고 한다. 도 2를 참조하면, 셀 어레이(120)로부터 페이지 버퍼(130)로의 센싱(Sensing) 동작은 소정의 센싱 시간(Sensing Time; tS) 동안에 이루어진다.
데이터 램(140)은 낸드 플래시 메모리(110)에 저장할 데이터 또는 낸드 플래시 메모리(110)로부터 읽은 데이터를 저장한다. 낸드 플래시 메모리(110)는 전원이 꺼져도 데이터가 지워지지 않는 불휘발성 메모리임에 반하여, 데이터 램(140)은 전원이 꺼지면 데이터가 소멸하는 휘발성 메모리이다. 데이터 램(140)은 DRAM, SRAM 등을 이용하여 구현할 수 있다.
프로그램 동작 시에, 데이터 램(140)은 호스트(200)로부터 입력받은 데이터를 낸드 플래시 메모리(110)에 제공한다. 그리고 읽기 동작 시에, 데이터 램(140)은 페이지 버퍼(130)로부터 전송된 데이터를 저장하고, 호스트(200)의 클록 신호(CK)에 응답하여 저장된 데이터를 독출한다. 페이지 버퍼(130)로부터 전송된 데이터를 데이터 램(140)에 저장하는 일련의 동작을 전송(Transfer) 동작이라 한다. 도 2를 참조하면, 페이지 버퍼(130)로부터 데이터 램(140)으로의 전송(transfer) 동작은 소정의 전송 시간(Transfer Time; tT) 동안에 이루어진다.
스테이트 머신(state machine)(150)은 호스트(200)로부터 어드레스(ADDR) 및 제어신호(CTRL)를 입력받고, 반도체 메모리 장치(100)의 전반적인 동작을 제어한다. 스테이트 머신(150)은 읽기 동작 시에 낸드 플래시 메모리(110)와 데이터 램(140)의 읽기 동작을 제어한다. 또한, 스테이트 머신(150)은 읽기 동작 시에, 호스트(200)에 제어 신호(INT)를 제공한다. 스테이트 머신(150)으로부터 호스트(200)로의 제공되는 제어 신호(INT)에 대한 설명은 후술한다.
호스트(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 어드레스(ADDR) 및 제어신호(CTRL)를 제공한다. 읽기 동작 시에, 호스트(200)는 읽기 동작 을 위한 어드레스(ADDR)와 제어신호(CTRL)를 제공한다. 어드레스(ADDR)는 셀 어레이(120)의 페이지를 지정하기 위한 신호이다. 그리고 제어신호(CTRL)는 반도체 메모리 장치(100)가 읽기 동작을 수행하도록 명하는 신호이다.
호스트(200)는 읽기 동작 시에 데이터 램(140)에 클록 신호(CLK)를 제공한다. 데이터 램(140)은 클록 신호(CLK)에 응답하여 데이터를 출력한다. 데이터 램(140)으로부터 호스트(200)로의 데이터 출력은 클록 신호(CLK)의 주파수에 따라 달라진다. 즉, 클록 신호(CLK)의 주파수가 증가할수록 데이터의 출력 속도는 빨라진다. 호스트(200)가 데이터 램(140)에 저장된 데이터를 읽어내는 동작을 독출(Readout) 동작이라 한다. 도 2를 참조하면, 데이터 램(140)으로부터 호스트(200)으로의 독출(Readout) 동작은 소정의 독출 시간(Readout Time; tR) 동안에 이루어진다.
본 발명에 의하면, 호스트(200)가 클록 신호(CLK)의 주파수를 증가하면, 반도체 메모리 장치(100)의 읽기 속도는 빨라진다. 왜냐하면, 데이터 램(140)의 독출 시간(tR)이 줄어들면, 반도체 메모리 장치(100)의 읽기 시간도 줄어들기 때문이다. 이는 도 3 및 도 4를 참조하여 상세히 설명된다.
도 3은 도 2에 도시된 반도체 메모리 장치의 내부 구성을 보여주는 블록도이다. 도 3을 참조하면, 반도체 메모리 장치(100)는 낸드 플래시 메모리(110)와 데이터 램(140)을 포함한다. 낸드 플래시 메모리(110)는 셀 어레이(120)와 페이지 버퍼(130)를 포함한다. 셀 어레이(120)는 제 1 및 제 2 플레인(120a, 120b)으로 구분되고, 페이지 버퍼(130)는 제 1 및 제 2 페이지 버퍼(130a, 130b)로 구분된다. 그리 고 데이터 램(140)은 제 1 및 제 2 데이터 램(141, 142)으로 이루어진다. 도 3에서는 셀 어레이(120), 페이지 버퍼(130), 그리고 데이터 램(140)이 각각 2개의 영역 구분되고 있지만, 이것은 하나의 실시예에 불과하며 이보다 더 많은 영역으로 이루어질 수도 있다.
계속해서 도 3을 참조하면, 셀 어레이(120)는 복수의 페이지(121~12n)로 구성된다. 낸드 플래시 메모리(110)의 읽기 동작은 페이지 단위로 이루어진다. 각각의 페이지는 제 1 및 제 2 플레인(120a, 120b)에 각각 속한 2개의 페이지 영역으로 구분된다. 예를 들면, 제 1 페이지(121)는 제 1 및 제 2 플레인(120a, 120b)에 각각 속한 2개의 페이지 영역(121a, 121b)으로 구분된다. 예로서, 도 3에 도시된 것처럼 각각의 페이지에는 4KB의 데이터가 저장되고, 각각의 페이지는 2KB의 데이터를 저장하는 2개의 페이지 영역으로 구분된다.
페이지 버퍼(130)는 제 1 및 제 2 플레인(120a, 120b)과 대응되도록 제 1 및 제 2 페이지 버퍼(130a, 130b)로 구분된다. 제 1 플레인(120a)으로부터 센싱된 데이터는 제 1 페이지 버퍼(130a)에 저장되고, 제 2 플레인(120b)으로부터 센싱된 데이터는 제 2 페이지 버퍼(130b)에 저장된다. 제 1 페이지(121a, 121b)의 4KB의 데이터는 센싱 시간(tS) 동안에 페이지 버퍼(130)로 센싱된다.
데이터 램(140)은 페이지 버퍼(130)로부터 데이터를 전송받는다. 제 1 데이터 램(141)은 전송 시간(tT) 동안에 제 1 페이지 버퍼(130a)로부터 2KB의 데이터를 전송받는다. 그리고 제 1 데이터 램(141)에 대한 데이터 전송이 완료되면, 제 2 데이터 램(142)은 전송 시간(tT) 동안에 제 2 페이지 버퍼(130b)로부터 2KB의 데이터 를 전송받는다.
데이터 램(140)은 클록 신호(CLK)에 응답하여 저장된 데이터를 독출한다. 즉, 제 1 및 제 2 데이터 램(141, 142)은 독출 시간(tR) 동안에 클록 신호(CLK)에 응답하여 4KB의 데이터를 호스트(200)로 독출한다. 데이터 램(140)으로부터 호스트(200)로의 독출 시간(tR)은 클록 신호(CLK)의 주파수에 따라 결정된다. 클록 신호(CLK)의 주파수가 증가할수록 독출 시간(tR)은 짧아진다.
도 3에 도시된 반도체 메모리 장치는 독출 시간(tR)이 짧아질 때, 전체 읽기 시간도 그만큼 짧아진다. 즉, 도 3에 도시된 반도체 메모리 장치(100)는 클록 신호(CLK)의 주파수가 증가하면, 읽기 속도가 빨라진다. 이는 도 4를 참조하여 상세히 설명된다.
도 4는 도 3에 도시된 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다. 반도체 메모리 장치(100)의 읽기 동작은 센싱(Sensing) 동작, 전송(Transfer) 동작, 그리고 독출(Readout) 동작으로 이루어진다. 도 4에서는 예로서, 도 3에 도시된 제 1 내지 제 3 페이지(121~123)에 대한 읽기 동작을 보여주고 있다.
센싱 시간(tS) 동안에, 제 1 페이지(121)의 4KB 데이터가 페이지 버퍼(130)로 센싱된다. 제 1 페이지(121)에 대한 센싱 동작이 종료되면, 페이지 버퍼(130)로부터 데이터 램(140)으로 전송 동작이 수행된다(①). 페이지 버퍼(130)로부터 데이터 램(140)으로 데이터가 전송되면서, 제 2 페이지(122)에 대한 센싱 동작이 수행된다.
제 1 전송 시간(tT) 동안에, 제 1 페이지 버퍼(130a)의 2KB 데이터가 제 1 데이터 램(141)으로 전송된다. 그리고 제 2 전송 시간(tT) 동안에, 제 2 페이지 버퍼(130b)의 2KB 데이터가 제 2 데이터 램(142)으로 전송된다. 즉, 페이지 버퍼(130)로부터 데이터 램(140)으로의 전송 동작은 제 1 및 제 2 전송 시간 동안에, 2 번에 걸쳐 수행된다. 이와 같이 2KB 데이터 단위로 2 번에 걸쳐 전송 동작을 수행하는 이유는 동작 전류를 1/2로 줄이기 위함이다. 즉, 페이지 버퍼(130)로부터 데이터 램(140)으로 4KB 데이터가 한 번에 전송되는 것과 비교하여, 전류 소모가 1/2로 줄어든다.
한편, 제 1 페이지 버퍼(130a)로부터 제 1 데이터 램(141)으로 데이터 전송이 완료되면, 반도체 메모리 장치(100)는 호스트(200)에 제 1 제어 신호를 제공한다(②). 호스트(200)는 제 1 제어 신호, 즉 INT 신호의 로우-하이 천이에 응답하여 데이터 램(140)에 클록 신호(CLK)를 제공한다(③). 데이터 램(140)은 독출 시간(tR) 동안에 클록 신호(CLK)에 응답하여 4KB 데이터를 독출한다(④).
4KB 데이터에 대한 독출 동작이 완료되면, 반도체 메모리 장치(100)는 호스트(200)에 제 2 제어 신호(INT)를 제공한다(⑤). 호스트(200)는 제 2 제어 신호, 즉 INT 신호의 하이-로우 천이에 응답하여 클록 신호(CLK)의 제공을 중단한다. 위와 같은 읽기 동작에 의해, 제 1 페이지(121)에 저장된 4KB의 데이터는 호스트(200)로 출력된다.
제 1 페이지(121)에 대한 읽기 동작이 완료되면, 이어서 제 2 페이지(122)로부터 페이지 버퍼(130)로 센싱된 4KB의 데이터가 2KB 단위로 2 번에 걸쳐 데이터 램(140)으로 전송된다(⑥). 그리고 위에서 설명한 과정(③~⑤)과 동일한 방법으로 제 2 페이지(122)에 저장된 데이터에 대한 읽기 동작이 수행된다. 제 3 페이지(123)에 저장된 데이터에 대한 읽기 동작도 동일한 방법에 의해 수행된다.
도 4에서 볼 수 있듯이, 도 3에 도시된 반도체 메모리 장치(100)는 클록 신호(CLK)의 주파수가 증가하면, 4KB 데이터에 대한 독출 시간(tR)이 짧아진다. 독출 시간(tR)이 짧아지면, 이득 시간(Gain Time; tG)도 짧아진다. 즉, 도 3에 도시된 반도체 메모리 장치(100)에 의하면, 클록 신호(CLK)의 주파수가 변함에 따라 읽기 시간도 변한다. 클록 신호(CLK)의 주파수가 증가하면 읽기 시간이 짧아지고, 주파수가 느려지면 읽기 시간이 길어진다.
또한, 도 3에 도시된 반도체 메모리 장치(100)는 페이지 버퍼(130)로부터 데이터 램(140)으로의 전송 동작을 2번에 걸쳐 수행한다. 페이지 버퍼(130)로부터 제 1 데이터 램(141)으로 전송 동작이 완료되면, 제 1 데이터 램(141)으로부터 호스트(200)로의 독출 동작을 시작하기 때문에 읽기 시간이 종래에 비해 짧아진다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 읽기 방법을 보여주는 순서도이다. 도 3 및 도 4를 참조하여, 도 5에 도시된 반도체 메모리 장치의 읽기 방법이 이하에서 상세히 설명된다.
S100 단계에서는, 제 페이지(121)의 4KB 데이터가 센싱 시간(tS) 동안에 페이지 버퍼(130)로 센싱된다. S200 단계에서는, 제 1 페이지 버퍼(130a)에 센싱된 2KB 데이터가 제 1 전송 시간(tT) 동안에 제 1 데이터 램(141)으로 전송된다. 그리고 제 2 페이지(122)의 데이터가 페이지 버퍼로 센싱된다.
S300 단계에서는, 제 1 페이지 버퍼(130a)로부터 제 1 데이터 램(141)으로 데이터 전송이 완료되었는지를 확인한다. 제 1 데이터 램(141)으로 데이터 전송이 완료될 때까지 S300 단계가 반복된다. 제 1 데이터 램(141)으로의 데이터 전송이 완료되면, S400 단계가 수행된다.
S400 단계에서는, 제 2 페이지 버퍼(130b)에 센싱된 2KB 데이터가 제 2 전송 시간(tT) 동안에 제 2 데이터 램(142)으로 전송된다. 그리고 호스트(200)의 클록 신호(CLK)에 응답하여 제 1 및 제 2 데이터 램(141, 142)에 전송된 4KB의 데이터가 독출 시간(tR) 동안에 호스트(200)로 독출된다. S500 단계에서는, 제 1 및 제 2 데이터 램(141, 142)으로부터 호스트(200)로의 4KB 데이터에 대한 독출 동작이 완료되었는지를 확인한다. 호스트(200)로의 독출 동작이 완료될 때까지 S500 단계가 반복된다. 호스트(200)로의 독출 동작이 완료되면, S600 단계가 수행된다.
S600 단계에서는, 데이터 읽기 동작을 종료할 것인지를 확인한다. 다른 페이지에 대한 읽기 동작을 수행하는 경우에는 S200 단계 내지 S600 단계를 반복한다.
본 발명에 따른 낸드 플래시 메모리와 데이터 램을 포함하는 반도체 메모리 장치의 읽기 방법에 의하면, 클록 신호의 주파수 변화에 따라 읽기 시간도 변한다. 클록 신호의 주파수가 증가하면 읽기 시간이 짧아진다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 읽기 방법에 의하면, 호스트로부터 제공된 클록 신호의 주파수가 빨라지면, 반도체 메모리 장치의 읽기 속도도 빨라진다.

Claims (11)

  1. 반도체 메모리 장치의 읽기 방법에 있어서:
    상기 반도체 메모리 장치는,
    셀 어레이와 페이지 버퍼를 포함하는 낸드 플래시 메모리; 및
    호스트의 클록 신호에 응답하여 데이터를 독출하는 데이터 램을 포함하며;
    상기 반도체 메모리 장치의 읽기 방법은,
    상기 셀 어레이로부터 상기 페이지 버퍼로 한 페이지의 데이터를 센싱하는 단계;
    상기 페이지 버퍼에 센싱된 데이터를 복수 회에 걸쳐 상기 데이터 램으로 전송하는 단계; 및
    상기 클록 신호에 응답하여 상기 데이터 램에 전송된 데이터를 상기 호스트로 독출하는 단계를 포함하되,
    상기 독출 단계는 상기 전송 단계의 복수 회 중에서 어느 한 회부터 시작하며, 상기 전송 단계가 진행되면서, 상기 셀 어레이로부터 상기 페이지 버퍼로 다른 페이지의 데이터를 센싱하는 것을 특징으로 하는 읽기 방법.
  2. 제 1 항에 있어서,
    상기 데이터 램은 제 1 및 제 2 데이터 램을 포함하며;
    상기 전송 단계는,
    상기 페이지 버퍼에 센싱된 데이터의 1/2에 해당하는 데이터를 상기 제 1 데 이터 램으로 전송하는 제 1 전송 단계; 및
    상기 1 전송 단계가 완료된 다음에, 상기 페이지 버퍼에 센싱된 나머지 1/2에 해당하는 데이터를 상기 제 2 데이터 램으로 전송하는 제 2 전송 단계를 포함하는 것을 특징으로 하는 읽기 방법.
  3. 제 2 항에 있어서,
    상기 독출 단계는 상기 제 2 전송 단계와 동시에 진행되는 것을 특징으로 하는 읽기 방법.
  4. 제 2 항에 있어서,
    상기 제 1 전송 단계가 진행되면서, 상기 셀 어레이로부터 상기 페이지 버퍼로 다른 페이지의 데이터를 센싱하는 것을 특징으로 하는 읽기 방법.
  5. 제 2 항에 있어서,
    상기 제 1 전송 단계가 완료될 때, 상기 반도체 메모리 장치는 상기 호스트에 제 1 제어 신호를 제공하는 것을 특징으로 하는 읽기 방법.
  6. 제 5 항에 있어서,
    상기 호스트는 상기 제 1 제어 신호에 응답하여, 상기 반도체 메모리 장치에 상기 클록 신호를 제공하는 것을 특징으로 하는 읽기 방법.
  7. 제 5 항에 있어서,
    상기 독출 단계가 종료된 다음에, 상기 반도체 메모리 장치가 상기 호스트에 제 2 제어 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 읽기 방법.
  8. 제 7 항에 있어서,
    상기 호스트는 상기 제 2 제어 신호에 응답하여 상기 클록 신호의 제공을 중단하는 것을 특징으로 하는 읽기 방법.
  9. 삭제
  10. 제 9 항에 있어서,
    상기 독출 단계 다음에, 상기 페이지 버퍼에 센싱된 상기 다른 페이지의 데이터를 복수 회에 걸쳐 상기 데이터 램으로 전송하는 단계를 더 포함하는 것을 특징으로 하는 읽기 방법.
  11. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 원 낸드(One NAND)인 것을 특징으로 하는 읽기 방법.
KR1020050093011A 2005-10-04 2005-10-04 반도체 메모리 장치의 읽기 방법 KR100737913B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050093011A KR100737913B1 (ko) 2005-10-04 2005-10-04 반도체 메모리 장치의 읽기 방법
US11/542,140 US7571276B2 (en) 2005-10-04 2006-10-04 Read operation for semiconductor memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050093011A KR100737913B1 (ko) 2005-10-04 2005-10-04 반도체 메모리 장치의 읽기 방법

Publications (2)

Publication Number Publication Date
KR20070037872A KR20070037872A (ko) 2007-04-09
KR100737913B1 true KR100737913B1 (ko) 2007-07-10

Family

ID=37901738

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050093011A KR100737913B1 (ko) 2005-10-04 2005-10-04 반도체 메모리 장치의 읽기 방법

Country Status (2)

Country Link
US (1) US7571276B2 (ko)
KR (1) KR100737913B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7876613B2 (en) * 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
KR101306715B1 (ko) 2007-02-09 2013-09-11 엘지전자 주식회사 방송 신호 수신 장치 및 방송 신호 송수신 방법
KR101405966B1 (ko) * 2007-06-26 2014-06-20 엘지전자 주식회사 디지털 방송 시스템 및 데이터 처리 방법
US20090187701A1 (en) * 2008-01-22 2009-07-23 Jin-Ki Kim Nand flash memory access with relaxed timing constraints
US8068365B2 (en) * 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
WO2009097681A1 (en) 2008-02-04 2009-08-13 Mosaid Technologies Incorporated Flexible memory operations in nand flash devices
US20090327535A1 (en) * 2008-06-30 2009-12-31 Liu Tz-Yi Adjustable read latency for memory device in page-mode access
US8599614B2 (en) * 2009-04-30 2013-12-03 Powerchip Corporation Programming method for NAND flash memory device to reduce electrons in channels
CN101882119B (zh) * 2009-05-08 2014-05-14 上海炬力集成电路设计有限公司 与非型闪存控制器及其数据传输方法
US20100322006A1 (en) * 2009-06-22 2010-12-23 Ming Sang Kwan Nand memory cell string having a stacked select gate structure and process for for forming same
US10038004B2 (en) 2009-06-22 2018-07-31 Cypress Semiconductor Corporation NAND memory cell string having a stacked select gate structure and process for for forming same
KR101685636B1 (ko) 2010-05-19 2016-12-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP5464066B2 (ja) * 2010-06-10 2014-04-09 ソニー株式会社 通信装置、及び、通信方法
US9921954B1 (en) * 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
US9047953B2 (en) * 2013-08-22 2015-06-02 Macronix International Co., Ltd. Memory device structure with page buffers in a page-buffer level separate from the array level
US10497447B2 (en) * 2017-06-29 2019-12-03 SK Hynix Inc. Memory device capable of supporting multiple read operations

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08249894A (ja) * 1995-03-09 1996-09-27 Fujitsu Ltd 読出し専用メモリからのデータ読出し回路、読出し専用メモリへのデータ書込み回路及び読出し専用メモリへのデータ書込み方法
JP2002366429A (ja) * 2001-06-11 2002-12-20 Hitachi Ltd 半導体記憶装置
JP2004013337A (ja) * 2002-06-04 2004-01-15 Oki Electric Ind Co Ltd 不揮発性メモリ内蔵マイクロコンピュータ
JP2004102781A (ja) * 2002-09-11 2004-04-02 Hitachi Ltd メモリシステム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754469A (en) * 1996-06-14 1998-05-19 Macronix International Co., Ltd. Page mode floating gate memory device storing multiple bits per cell
JP4141581B2 (ja) * 1999-04-05 2008-08-27 株式会社ルネサステクノロジ フラッシュメモリを搭載する記憶装置
JP4082913B2 (ja) 2002-02-07 2008-04-30 株式会社ルネサステクノロジ メモリシステム
US6871257B2 (en) * 2002-02-22 2005-03-22 Sandisk Corporation Pipelined parallel programming operation in a non-volatile memory system
WO2003085677A1 (fr) 2002-04-05 2003-10-16 Renesas Technology Corp. Memoire non volatile
JP4050548B2 (ja) 2002-04-18 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
KR100606242B1 (ko) * 2004-01-30 2006-07-31 삼성전자주식회사 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08249894A (ja) * 1995-03-09 1996-09-27 Fujitsu Ltd 読出し専用メモリからのデータ読出し回路、読出し専用メモリへのデータ書込み回路及び読出し専用メモリへのデータ書込み方法
JP2002366429A (ja) * 2001-06-11 2002-12-20 Hitachi Ltd 半導体記憶装置
US6791877B2 (en) * 2001-06-11 2004-09-14 Renesas Technology Corporation Semiconductor device with non-volatile memory and random access memory
JP2004013337A (ja) * 2002-06-04 2004-01-15 Oki Electric Ind Co Ltd 不揮発性メモリ内蔵マイクロコンピュータ
JP2004102781A (ja) * 2002-09-11 2004-04-02 Hitachi Ltd メモリシステム

Also Published As

Publication number Publication date
US20070076484A1 (en) 2007-04-05
KR20070037872A (ko) 2007-04-09
US7571276B2 (en) 2009-08-04

Similar Documents

Publication Publication Date Title
KR100737913B1 (ko) 반도체 메모리 장치의 읽기 방법
TWI530956B (zh) 非揮發性半導體記憶體及其資料的讀取方法
US6798710B2 (en) Synchronous flash memory with virtual segment architecture
US6556504B2 (en) Nonvolatile semiconductor memory device and data input/output control method thereof
KR100843280B1 (ko) 메모리 시스템 및 그것의 데이터 전송 방법
JP4060442B2 (ja) メモリデバイス
US7212457B2 (en) Method and apparatus for implementing high speed memory
EP2332036B1 (en) Solid state storage device controller with expansion mode
KR100411849B1 (ko) 불휘발성 반도체 기억 장치
US7349256B2 (en) Flash memory devices and methods of programming the same by overlapping programming operations for multiple mats
KR20180035173A (ko) 반도체 기억장치 및 이를 위한 연속 판독 방법
US20070088867A1 (en) Memory controller and data processing system with the same
KR20070118533A (ko) 불휘발성 메모리
KR100754226B1 (ko) 비휘발성 데이터 저장장치의 프로그래밍 방법 및 그 장치
CN100477007C (zh) 半导体存储器设备
JP2008500678A (ja) 設定可能なレディ／ビジー制御
AU2001297851A1 (en) Novel method and structure for efficient data verification operation for non-volatile memories
US20060083096A1 (en) Semiconductor memory device and package thereof, and memory card using the same
US7562182B2 (en) Memory access
KR100598907B1 (ko) 연속적 읽기/쓰기가 가능한 플래쉬 메모리
US20080259685A1 (en) Nonvolatile semiconductor memory device
JP2006040497A (ja) 半導体記憶装置、不揮発性半導体記憶装置
JP4289026B2 (ja) 半導体記憶装置
KR20000070274A (ko) 가변 페이지 사이즈를 갖는 리프로그래머블 메모리 장치
US20100329027A1 (en) Nonvolatile memory device and method of operating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee