JP2002366429A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Abstract

(57)【要約】 【課題】大容量の不揮発性メモリのアクセス時間とラン
ダム・アクセス・メモリのアクセス時間との整合を図
り、大容量不揮発のメモリを含む半導体記憶装置を提供
する。 【解決手段】第１の読み出し時間を持つ不揮発性メモリ
ＦＬＡＳＨと、前記第１の読み出し時間よりも１００倍
以上読み出し時間の短い第２の読み出し時間を持つラン
ダム・アクセス・メモリＤＲＡＭと、ＦＬＡＳＨ及びＤ
ＲＡＭに結合され、それらに対するアクセスを制御する
ための制御回路を含む回路と、前記回路に結合された複
数の入出力端子とを含むよう半導体記憶装置を構成す
る。 【効果】ＦＬＡＳＨのデータをＤＲＡＭに転送してＤＲ
ＡＭにアクセスを行うことで、アクセス時間の整合を図
れる。ＤＲＡＭからＦＬＡＳＨへは適時書き戻し行いデ
ータの整合及び保存を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の異種メモ
リを含む複合型メモリ半導体装置に関し、その組み合わ
せや、その制御方法、更にはマルチチップモジュールと
しての実装構造などに関する。
【０００２】
【従来の技術】この明細書で参照される文献のリストは
以下の通りであり、文献の参照は文献番号をもってする
こととする。[文献１]：LRS1337 Stacked Chip 32M Fla
sh Memory and 4M SRAM Data Sheet（[平成１２年４月
２１日検索]、インターネット＜URL:http://www.sharps
ma.com/index.html＞）、[文献２]：特開平5-299616号
公報（対応欧州特許公開公報５６６，３０６号、１９９
３年１０月２０日）、[文献３]：特開平7-146820号公
報、[文献４]：特開2001-5723号公報。
【０００３】[文献１]には、フラッシュメモリ(32M bit
容量)とＳＲＡＭ(4M bit容量）とがスタックチップでＦ
ＢＧＡ型パッケージに一体封止された複合型半導体メモ
リが記載される。フラッシュメモリとＳＲＡＭとはＦＢ
ＧＡ型パッケージの入出力電極に対してアドレス入力端
子とデータ入出力端子が共通化されている。但し各々の
制御端子はそれぞれ独立とされている。
【０００４】[文献２]の図１７には、フラッシュメモリ
チップとDRAMチップとがリードフレーム型パッケージに
一体封止された複合型半導体メモリが記載される。ま
た、図１にはフラッシュメモリとＤＲＡＭとはパッケー
ジの入出力電極に対してアドレス入力端子、データ入出
力端子、及び制御端子が共通化されて入出力されるもの
が記載されている。
【０００５】［文献３］の図１には、主記憶装置として
扱われるフラッシュメモリとキャッシュメモリとコント
ローラとCPUから構成されるシステムが記載される。
【０００６】［文献４］の図２には、フラッシュメモリ
とＤＲＡＭと転送制御回路からなる半導体メモリが記載
される。
【０００７】
【０００８】
【発明が解決しようとする課題】本願発明者等は、本願
に先立って携帯電話及びそれに使用されるフラッシュメ
モリとSRAMが1パッケージに実装されたメモリモジュー
ルについて検討を行った。
【０００９】携帯電話が取り扱うアプリケーション、デ
ータ、ワークエリアは携帯電話に付加される機能（音楽
やゲーム等配信等）が増えるにつれて大きくなり、より
大きな記憶容量のフラッシュメモリやSRAMが必要と予想
される。さらに最近の携帯電話は高機能化が目覚しく、
大容量メモリのニーズが高まっている。
【００１０】現在、携帯電話に用いられているフラッシ
ュメモリはＮＯＲ方式と呼ばれるのメモリアレイ方式を
用いたNOR型フラッシュメモリである。ＮＯＲ方式は、
メモリセルアレイの寄生抵抗を小さく抑えたアレイ方式
で、並列接続したセル2個につき１個の割合でメタルビ
ット線コンタクトを設けることで低抵抗化を図ってい
る。このため読み出し時間は約80nsと大容量中速ＳＲＡ
Ｍの読み出し時間とほぼ同等にすることができる。しか
し、その反面、セル2個につき1個のコンタクトを設ける
必要があるためがコンタクト部のがチップ面積に占める
割合が高く、１ビットのメモリセル当たりの面積が大き
く、大容量化に対応は仕切れないという課題がある。
【００１１】また、代表的な大容量フラッシュメモリに
は、メモリアレイがＡＮＤ方式を用いているＡＮＤ型フ
ラッシュメモリとＮＡＮＤ方式を用いているＮＡＮＤ型
フラッシュメモリがある。これらのフラッシュメモリ
は、16〜128個のセルに対し１個のビット線コンタクト
を設けるため、高密度のメモリアレイを実現できる。し
たがって、1ビットあたりのメモリセル当たりの面積をN
OR型FLASHより小さくでき、大容量化に対応できる。し
かし、その反面、最初のデータを出力するまでの読み出
し時間が、約25μsから50μsと遅く、SRAMとの整合性を
取ることが困難であるいことが判明した。
【００１２】フラッシュメモリは電源がオフになっても
データを保持することができるが、ＳＲＡＭは、携帯電
話の電源がオフになっている場合でもデータを保持する
ための電源が接続されている。長期にわたってデータを
保持するためにはSRAMのデータ保持電流が小さい事が望
ましい。しかしながら、大容量SRAMには、記憶容量の増
大分だけデータ保持電流が増加してしまう課題と、その
他に、ゲートリーク電流の増大によってデータ保持電流
が増加するという課題がある。これは大容量SRAMを実現
するために微細加工を導入してMOSトランジスタの酸化
絶縁膜を薄膜化するとゲートから基盤へトンネル電流が
流れてしまいデータ保持電流が増えてしまうという理由
による。このように、SRAMの大容量化ではデータ保持電
流を低減することは、しだいに困難になってくることが
判明したそこで本願発明の目的の一つは、記憶容量が大
きくかつ高速読み出し、書き込みが可能なＲＯＭと、記
憶容量が大きくかつデータ保持電流の少ないＲＡＭの実
現である。
【００１３】
【課題を解決するための手段】本発明の代表的な手段の
一例を示せば以下の通りである。即ち、第１の読み出し
時間を持つ不揮発性メモリと、前記第１の読み出し時間
よりも１００倍以上読み出し時間の短い第２の読み出し
時間を持つランダム・アクセス・メモリＲＡＭと、前記
不揮発性メモリ及び前記ランダム・アクセス・メモリに
結合され、前記ランダム・アクセス・メモリ及び前記不
揮発性メモリに対するアクセスを制御するための制御回
路を含む回路と、前記回路に結合された複数の入出力端
子とを含むよう半導体記憶装置を構成する。
【００１４】この際に、制御回路は、不揮発性メモリか
らＤＲＡＭへ前もってＤＲＡＭにフラッシュメモリのデ
ータの少なくとも一部をあらかじめ転送する制御を行う
とよい。不揮発性メモリへの書きこみは、いったんＲＡ
Ｍへ書きこんだ後、半導体装置外からのアクセス要求の
合間に、ＲＡＭのデータを不揮発性メモリへ書きこむと
良い。さらに、制御回路は半導体装置外からＲＡＭがＤ
ＲＡＭである場合のリフレッシュを隠蔽するための制御
もおこなわせるようにできる。
【００１５】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。実施例の各ブロックを構成する回
路素子は、特に制限されないが、公知のＣＭＯＳ（相補
型ＭＯＳトランジスタ）等の集積回路技術によって、単
結晶シリコンのような１個の半導体基板上に形成され
る。 ＜実施例１＞図１は本発明を適用した半導体集積回路装
置の一例であるメモリモジュールの第一の実施例を示し
たものである。本メモリモジュールは3つのチップによ
って構成されている。以下に夫々のチップについて説明
する。
【００１６】まず、CHIP1(FLASH) は不揮発性メモリで
ある。不揮発性メモリにはROM(リードオンリーメモ
リ)、EEPROM(エレクトリカリイレーサブルアンドプログ
ラマブルROM)、フラッシュメモリ等を用いることが出来
る。本実施例で用いられるCHIP1の不揮発性メモリの典
型例は後述するように広義のＮＡＮＤ型フラッシュメモ
リであり典型的には約２５６Ｍｂ程度の大きな記憶容量
を持ち読み出し時間（読み出し要求からデータが出力さ
れるまでの時間）として約25μsから50μsと比較的遅
い。これに対して、CHIP3として典型的に用いられるＳ
ＤＲＡＭは、２５６Ｍｂ程度の大きな記憶容量を持ち読
み出し時間は約３５ｎｓ程度である。即ち、CHIP3の読
み出し時間は、CHIP1のそれと比べると少なくとも１０
０倍以上短い。このことはＮＯＲ型フラッシュメモリの
読み出し時間が約80nsでＤＲＡＭと同じオーダーの読み
出し時間を持つことと対照的である。本願発明は、読み
出し時間の大きな差を持つメモリの効率的なアクセスに
対する解を提供する。なお、DRAMは内部構成やインター
フェイスの違いからEDO、SDRAM、DDR-SDRAM等様々な種
類がある。本メモリモジュールにはいずれのDRAMでも用
いることが出来るが、本実施例ではクロック同期型ＤＲ
ＡＭの典型例であるSDRAMを例に説明する。CHIP2(CTL_L
OGIC)にはCHIP1及びCHIP3の制御を行う制御回路が搭載
されている。
【００１７】このメモリモジュールにはアドレス(A0〜A
15)とクロック信号(CLK)とコマンド信号(CKE, /CS, /RA
S, /CAS, /WE, DQMU/DQML )が入力される。電源はS-VC
C, S-VSS, L-VCC,L-VSS,F-VCC, F-VSS, D1-VCC, D1-VSS
を通して供給され、データの入出力にはDQ0〜DQ15が用
いられる。いわゆるSDRAMインターフェースによって、
このメモリモジュールは動作する。
【００１８】CHIP2はCHIP1，CHIP3の動作に必要となる
信号を供給する。CHIP2はCHIP1に対してシリアルクロッ
ク(F−SC)、アドレスおよびFLASH用データ(I/O0〜I/O
7)、コマンド(F-CE, F-/OE, F-/WE, F-/RES, F-CDE, F-
RDY/BUSY)を供給する。さらに、CHIP2はCHIP3に対して
クロック(D1-CLK)、アドレス(D1-A0〜D1-A14)、コマン
ド(D1-CKE, D1-/CS, D1-/RAS, D1-/CAS, D1-/WE, D1-DQ
MU/DQML)、DRAM用データ(D1-DQ0〜D1-DQ15)を供給す
る。
【００１９】ここで各コマンド信号について簡単に説明
する。 CHIP2に入力されるCLKはクロック信号、CKEはク
ロックイネーブル信号、/CSはチップセレクト信号、/RA
Sはロウアドレスストローブ信号、/CASはカラムアドレ
スストローブ信号、/WEはライトイネーブル信号、DQMU/
DQMLは入出力マスク信号である。CHIP3に入力されるD1-
CLKはクロック信号、D1-CKEはクロックイネーブル信
号、D1-/CSはチップセレクト信号、D1-/RASはロウアド
レスストローブ信号、D1-/CASはカラムアドレスストロ
ーブ信号、D1-/WEはライトイネーブル信号、D1-DQMU/DQ
MLは入出力マスク信号である。CHIP1に入力されるF-/CE
はチップイネーブル信号，F-/OEはアウトプットイネー
ブル信号，F-/WEはライトイネーブル信号，F-SCはシリ
アルクロック信号，F-/RESはリセット信号，F-CDEはコ
マンドデータイネーブル信号，F-RDY/BUSYはレディ/ビ
ジィ信号，I/O0〜I/O7は入出力信号でアドレスの入力
や、データの入出力に使用する。
【００２０】CHIP2の制御回路（CTL_LOGIC）は、外部か
ら入力されたアドレスの値によって、CHIP2の制御回路
（CTL_LOGIC）に設けられたコマンドレジスタか、CHIP3
のDRAMか、CHIP1のFLASHかを選択する。制御回路(CTL_L
OGIC)に設けられたコントロールレジスタに値を設定し
ておくことによって、外部からのアクセスがコマンドレ
ジスタへのアクセスか、DRAMへのアクセスか、FLASHへ
のアクセスかを区別することができる。いずれのアクセ
スもSDRAMインターフェイス方式によって行われる。
【００２１】DRAMは、ワーク領域とFLASHデータコピー
領域とに分かれており、ワーク用はプログラム実行時の
ワークメモリとして、FLASHデータコピー領域はFLASHか
らのデータをコピーするためのメモリとして利用され
る。
【００２２】制御回路(CTL_LOGIC)内のコマンドレジス
タにアクセスしロード命令やストア命令コードを書きこ
むことで、FLASHのデータをDRAMのFLASHデータコピー領
域にコピー（ロード）したり、DRAMのFLASHデータコピ
ー領域のデータをFLASHに書き戻したり（ストア）でき
る。
【００２３】アドレス信号(A0〜A15)からコマンドレジ
スタにアクセスするためのアドレスと、コマンド信号
（CKE,/CS,/RAS,/CAS,/WE,DQMU/DQML）からライト命
令、入出力データ信号(D1-DQ0〜D1-DQ15)から、ロード
命令コード、続いてFLASHを選択するアドレスの範囲で
ロード開始アドレス、ロード終了アドレスが入力される
と、コマンドレジスタにはロード命令コードとロード開
始アドレスとロード終了アドレスが書きこまれる。その
後、FLASHのロード開始アドレスからロード終了アドレ
スの間のデータが読み出され、DRAMのFLASHデータコピ
ー領域へ転送される。これによって、FLASHのデータはD
RAMへ保持されることになる。
【００２４】コマンドレジスタにストア命令コードとFL
ASHを選択するアドレスで、ストア開始アドレスとスト
ア終了アドレスが書きこまれると、FLASHのストア開始
アドレスからストア終了アドレスの間アドレスへ、DRAM
のFLASHデータコピー領域のデータが書きこまれる。
【００２５】FLASHの、どのアドレス範囲がDRAMのFLASH
データコピー領域の、どのアドレス範囲に対応するか
は、制御回路(CTL_LOGIC)に設けられたコントロールレ
ジスタに値を設定しておくことによって決めることがで
きる。
【００２６】FLASHは、書き換えを繰り返すことによっ
て、信頼性が低下し、書き込み時に書いたデータが、読
み出し時には異なるデータとなったり、書き換え時にデ
ータが書き込まれなかったりすることが稀にある。
【００２７】制御回路(CTL_LOGIC)はFLASHからデータを
読み出す時、CHIP2(CTL_LOGIC)は、読み出しデータのエ
ラーを検出、訂正し、DRAMへ転送する。
【００２８】FLASHへのデータの書き込み時には、CHIP2
(CTL_LOGIC)は正しく書き込まれたかをチェックし、正
しく書き込まれなかった場合は、現在のアドレスとは異
なるアドレスに書きこみを行う。いわゆる、代替え処理
を行う。不良アドレスと、不良アドレスに対して、どの
アドレスに代替え処理を行ったというアドレス管理も行
う。
【００２９】DRAMのFLASHデータコピー領域へアクセス
する場合は、アドレス信号(A0〜A15)から、FLASHを選択
するアドレスと、コマンド信号（CKE,/CS,/RAS,/CAS,/W
E,DQMU/DQML）から、読み出し命令を入力すると、CHIP2
の制御回路は、DRAMへアクセスし、FLASHのアドレスに
対応したDRAMのFLASHデータコピー領域内アドレスから
データを読み出す。これによって、DRAMに保持されてい
るFLASH領域のデータの読み出し時間は、DRAMと同等と
なる。
【００３０】DRAMのワーク領域へアクセスする場合は、
DRAMのワーク領域のアクセスに必要なアドレス信号やコ
マンド信号類を入力する。制御回路(CTL_LOGIC)はDRAM
のワーク領域へのアドレスを生成し、DRAMへのアクセス
を行う。リードアクセスの場合にはDRAMからの読み出し
データはDRAM用データI/O(D1-DQ0〜D1-DQ15)を通り、デ
ータ入出力線(I/O0〜I/O15)へ出力される。ライトアク
セスの場合は書込みデータはメモリモジュールのデータ
入出力線(I/O0〜I/O15)から入力され、その後DRAM用デ
ータI/O(D1-DQ0〜D1-DQ15)を通してDRAMへ入力される。
【００３１】以上説明した様に、本発明によるメモリモ
ジュールでは、SDRAMインターフェイス方式を踏襲しFLA
SHの一部のデータ、あるいは全データをコピーできる領
域をDRAM内に確保し、あらかじめFLASHからDRAMへデー
タを転送しておくことで、DRAMと同程度の速度でFLASH
のデータを読み出すことができる。FLASHへデータを書
く際は、いったんデータをDRAMに書き込み、必要に応じ
てFLASHへ書き戻すことができるため、データの書き込
み速度もDRAMと同等となる。メモリモジュールの内部
で、FALSHからの読み出し時は、エラー検出と訂正を行
い、書きこみ時は、書きこみが正しく行われなかった不
良アドレスに対して代替処理を行うため、処理が高速に
でき、かつ信頼性を保つことができる。さらに、大容量
のDRAMを用いるため、FLASHのデータをコピーできる領
域のほかに、大容量のワーク領域も確保でき、携帯電話
の高機能化に対応できる。
【００３２】図２はCHIP2(CTL_LOGIC)の構成図である。
CHIP2(CTL_LOGIC)は、外部からSDRAMインターフェース
で動作し、CHIP3(DRAM1)とCHIP1（FLASH）を制御する制
御回路である。以下で各回路ブロックの動作を説明す
る。
【００３３】初期化回路INTは、DRAMへの電源供給開始
時にメモリマネージメントユニットMMU内のコントロー
ルレジスタの初期化とDRAMの初期化を行う。メモリマネ
ージメントユニットMMUは内蔵するコントロールレジス
タに設定された値に従って外部より入力されたアドレス
を変換し、コマンドレジスタREGやDRAMのワーク領域お
よびFLASHデータコピー領域、FLASHを選択し、アクセス
を行う。コントロールレジスタの値は、電源供給時に初
期化回路INTにより初期設定され、その後、コマンドレ
ジスタREGに、メモリマネージメントMMU変更命令が入力
した時に変更される。データ更新アドレス管理回路CPB
は、DRAMのFLASHデータコピー領域にデータが書き込ま
れた時のアドレス情報を保持する。コマンドレジスタRE
Gには、ロード命令、ストア命令、メモリマネージメン
トユニットMMU変更命令などの命令コードや、ロード開
始アドレス、ロード終了アドレス、ストア開始アドレ
ス、ストア終了アドレスなどのアドレスが書き込まれ保
持される。
【００３４】データバッファR/WBUFFERはDRAMの読み出
しデータ、書き込みデータあるいは、FALSHの読み出し
データ、書き込みデータを一時的に保持する。クロック
バッファCLKBUFはクロック信号を、DRAMとフラッシュ制
御回路FCONへ供給する。コマンドジェネレータCOM_GEN
はDRAMへのアクセスに必要なコマンドを生成する。アク
セスコントローラA_CONTはCHIP２の全体制御とDRAMへア
クセスを行うためのアドレスを生成する。パワーモジュ
ール(PM)はDRAMへの電源供給及び電源の制御を行う。フ
ラッシュ制御信号生成回路FGENはFLASHのデータの読み
出し、書き込みの制御を行う。エラー訂正回路ECCはFLA
SHから読み出したデータにエラーがあるかどうかをチェ
ックし、エラーがあれば訂正を行う。代替処理回路REP
は、FLASHへの書き込みが正しく行われたかをチェック
し、正しく行われなかった場合は、FLASHにあらかじめ
用意されている代替用の新たなアドレスに対して書き込
みを行う。
【００３５】次に本メモリモジュールの動作を説明す
る。初期化回路INTは、DRAMへの電源供給開始時にメモ
リマネージメントユニットMMU内のコントロールレジス
タの初期化とDRAMの初期化を行う。コマンドレジスタRE
Gが選択されロード命令がコマンドレジスタREGに書き込
まれると、FLASHからDRAMへデータ転送を開始する。最
初に、フラッシュ制御信号発生回路FGENはFLASHに対し
て読み出し動作を行う。FLASHから読み出されたデータ
に誤りが無ければ、直接、データをデータバッファR/W
BUFFERに転送し、誤りがあれば、エラー訂正回路ECC
で訂正し、データバッファR/W BUFFERに転送する。そ
の次に、コマンド発生回路COM_GENからライト命令とア
クセスコントローラA_CONTからアドレス信号、データバ
ッファR/W BUFFERよりFLASHから読み出したデータがDR
AMに対して入力され、DRAMのFLASHデータコピー領域へ
書き込みが行われる。
【００３６】データ更新管理回路CPBは、DRAMのFLASHデ
ータコピー領域にデータが書き込まれた時、書き込みア
ドレスの情報を保持する。マンドレジスタREGが選択さ
れストア命令がコマンドレジスタに書き込まれると、DR
AMのFLASHデータコピー領域内データからFLASHへデータ
転送を開始する。
【００３７】最初に、コマンド発生回路COM_GENからリ
ード命令とアクセスコントローラA_CONTからアドレス信
号をDRAMに送りデータを読み出す。DRAMから読み出され
たデータはデータバッファR/W BUFFERを通ってフラッ
シュコントローラFCONに転送され、フラッシュ制御信号
発生回路FGENはFLASHに対して書き込みを行う。アドレ
ス代替処理回路REPは、書き込みが成功したかどうかを
チェックし、成功すれば処理を終了する。書き込みが失
敗した時には、FLASHにあらかじめ用意されている代替
用の新たなアドレスに対して書き込みを行う。代替え処
理を行った際は、不良アドレスと、不良アドレスに対し
て、どのアドレスに代替え処理を行ったかというアドレ
ス情報を保持し管理する。データ更新管理回路CPBは保
持しているDRAMのアドレス情報の中で、FLASHへの書き
込みが終了したアドレス情報をクリアする。このよう
に、データ更新管理回路CPBは常に、最新のデータが更
新されたアドレスを管理することができる。
【００３８】DRAMのワーク領域およびFLASHデータコピ
ー領域が選択され、リード命令の場合、コマンド発生回
路COM_GENからリード命令信号とアクセスコントローラA
_CONTからアドレス信号がDRAMへ送られ、データが読み
出される。
【００３９】DRAMのワーク領域およびFLASHデータコピ
ー領域が選択され、ライト命令の場合、コマンド発生回
路COM_GENからライト命令信号とアドレス発生回路A_CON
Tからアドレス信号、データバッファR/W BUFFERからデ
ータをDRAMへ送り、データが書き込まれる。
【００４０】信号PSよりDRAMの電源遮断命令入力する
と、データ更新管理回路CPBが保持しているアドレスに
対応するDRAMのデータをFLASHへ転送する。
【００４１】最初に、コマンド発生回路COM_GENからリ
ード命令とアクセスコントローラA_CONTからアドレス信
号をDRAMに送りデータを読み出す。DRAMから読み出され
たデータはデータバッファR/W BUFFERを通ってフラッ
シュコントローラFCONに転送され、フラッシュ制御信号
発生回路FGENによってFLASHで書き込まれる。
【００４２】データ更新管理回路CPBは保持しているDRA
Mのアドレス情報の内FLASHへの書き込みが終了したアド
レス情報をクリアしていき、保持したアドレスに対応し
たデータがすべてFLASHへ書き込まれるとデータ更新管
理回路CPBのアドレス情報はすべてクリアされる。すべ
てのデータがDRAMからFALSHへ転送された後、DRAMの電
源を遮断する。電源を遮断することによって、電力を削
減できる。
【００４３】一旦、DRAMの電源供給を停止した後に再度
DRAMを動作させるためにはPS信号より電源投入命令を入
力する。電源投入命令によってDRAMへの電源供給を再開
し、初期化回路INTが初期化手順をアクセスコントロー
ラ（A_CONT）に指示し初期化が実行される。
【００４４】図3、4はメモリマネージメントユニットMM
Uによって変換されるメモリマップの一例を示したもの
である。これらのメモリマップはいずれもMMU内部のコ
ントロールレジスタに設定された値にしたがって選択す
ることが出来る。本実施例では特に限定されないが、不
揮発メモリの記憶領域が256＋8Mb、DRAMの記憶領域が25
6Mb、コマンドレジスタが8kbあるメモリモジュールを例
に代表的なメモリマップを説明する。
【００４５】図3ではアドレス信号A0〜A15を通じて入力
したロウアドレス（A0〜A15）とカラムアドレス（A0〜A
9）を元に、メモリマネージメントユニットMMUがコマン
ドレジスタREG(8kb)、DRAMのWork領域（128Mbit）、DRA
MのFLASHコピー領域（128Mbit）、FLASH(256Mbit＋8Mb)
にアドレスを変換したメモリマップを示す。特に制限は
ないがメモリマップのアドレス空間の下部から、コマン
ドレジスタREG、DRAM、FLASHがマッピングされている。
【００４６】CHIP2(CTL_LOGIC)内部に存在するコマンド
レジスターREGには、外部より、ロード命令、ストア命
令、MMUレジスタ変更命令、電源遮断命令などの命令コ
ードやロード命令やストア命令時の開始アドレスや終了
アドレスが書きこまれる。
【００４７】DRAMは、Work領域（128Mbit）、FLASHコピ
ー領域（128Mbit）に分かれている。Work領域はプログ
ラム実行時のワークメモリとして利用され、FLASHコピ
ー領域は、FLASH領域のデータの一部をコピーし、保持
しておくために利用される。FLASH領域のデータの一部
をFLASHコピー領域へコピーするために、メモリマネジ
メントユニットMMUは内部レジスタに設定された値によ
って、FLASHの、どのアドレスのデータがFLASHコピー領
域内の、どのアドレスに対応しているかを決める。図３
では、FLASH領域内のA1領域（64Mbit）とC1領域（64Mbi
t）のデータは、それぞれDRAMのFLASHコピー領域内のA1
領域（64Mbit）と1領域（64Mbit）にコピーできるアド
レス対応である１例を示してある。メモリマネジメント
ユニットMMUの内部コントロールレジスタの値を変更す
ることによって、FLASH領域内のB1領域（64Mbit）とD1
領域（56Mbit）のデータを、それぞれDRAMのFLASHコピ
ー領域へコピーできるアドレス対応に変更することもで
きる。MMU内部レジスタの値は、外部からMMUレジスタ変
更命令コードとレジスタ値をコマンドレジスタに書きこ
むことによって変更することができる。FLASH(256M＋8M
bit)は、特に限定はしないが、メインデータ領域MD-Are
a（A1，A2,B1,B2，C1，C2,D1，D2：255.75Mbit）と代替
領域Rep-Area（E1、E2：8.25Mbit）とに分かれている。
メインデータ領域MD-Areaは、さらにデータ領域（A1,B
1,C1,D1）と冗長領域（A2，B2，C2，D2）に分かれてい
る。データ領域はプログラムやデータを格納し、冗長領
域には、エラーを検出し修正するために必要なECCパリ
ティデータなどを格納する。FLASHのデータ領域内のデ
ータがDRAMのFLASHコピー領域へ転送され、あるいは、D
RAMのFLASHコピー領域のデータがFLASHのデータ領域に
転送される。FLASHは、書き換えを繰り返すことによっ
て、信頼性が低下し、書き込み時に書いたデータが、読
み出し時には異なるデータとなったり、書き換え時にデ
ータが書き込まれなかったりすることが稀にある。代替
領域はこのように不良となった領域（Fail Area B、Fai
l Area C）のデータを、新たな領域へ置き換えるために
設けられている。代替領域の大きさは、特に限定しない
が、FLASHが保証する信頼性が確保できるように決める
と良い。
【００４８】FLASHからDRAMへのデータ転送を説明す
る。FALSHのA1領域のデータをDRAMのFLASHコピー領域A1
領域に転送するため、コマンドレジスタにロード命令と
FALSH領域内A1領域の転送開始アドレスSADと転送終了ア
ドレスEADを書き込む。そうすると、制御回路（CTL_LOG
IC）はFLASHのA1領域内の転送開始アドレスFSADと転送
終了アドレスFEADによって示されたアドレス範囲のデー
タを読み出し、メモリマネージメントユニットMMUによ
って対応づけられたDRAMのFLASHコピー領域A1領域内の
アドレスDSADとDEADのアドレス範囲に転送する。FLASH
からデータを読み出す際、FLASHのデータ領域A1にある
データと冗長領域A2にあるECCパリティデータを読み出
し、エラー訂正回路ECCによって、エラーga有れば修正
される。修正されたデータだけをDRAMへ転送する。
【００４９】DRAMからFLASHへのデータ転送を説明す
る。FALSHのA1領域へDRAMのFLASHコピー領域A1のデータ
を転送するため、コマンドレジスタにストア命令とFALS
HのA1領域の転送開始アドレスSADと転送終了アドレスEA
Dを書き込む。そうすると、制御回路（CTL_LOGIC）は、
メモリマネージメントユニットMMUによって対応づけら
れたDRAMのFLASHコピー領域A1領域内のアドレスDSADとD
EADのアドレス範囲のデータを読み出し、FLASHのA1領域
内の転送開始アドレスFSADと転送終了アドレスFEADのア
ドレス範囲データを書きこむ。FLASHへデータを書きこ
む際、エラー訂正回路ECCはECCパリティデータを生成す
る。フラッシュ制御回路FGENによって、DRAMより読み出
されたデータはFLASHのデータ領域A1へ、生成されたECC
パリティデータは冗長領域A2へ書きこまれる。アドレス
代替処理回路REPは、書き込みが成功したかどうかをチ
ェックし、成功すれば処理を終了する。書き込みが失敗
した時には、FLASHの代替領域内のアドレスを選択し、D
RAMより読み出されたデータは代替領域内の代替データE
1へ、生成されたECCパリティデータは代替冗長領域E2へ
書きこまれる。
【００５０】次にDRAMのFLASHコピー領域A1のデータの
読み出しについて説明する。外部より、FLASHのA1領域
内アドレスFAD0とリード命令を入力すると、MMUはアド
レスFAD0に対応したDRAMのFLASHコピー領域A1のアドレ
スDAD0にアドレス変換する。これによって、DRAMが選択
されDRAMにコピーされたFLASHのデータを読み出すこと
ができる。つまり、FLASHのデータをDRAMと同じ速度で
読み出すことができる。
【００５１】次にDRAMのワーク領域のデータの読み出し
について説明する。外部より、ワーク領域内アドレスWA
D0とリード命令を入力すると、MMUはアドレスWAD0をア
ドレス発生回路A_COUNTへ出力する。これによって、DRA
Mのワーク領域内アドレスWAD0のデータを読み出すこと
ができる。
【００５２】次にDRAMのFLASHコピー領域A1へのデータ
の書きこみについて説明する。外部より、FLASHのA領域
内アドレスFAD0とライト命令、書きこみデータを入力す
ると、MMUはアドレスFAD0に対応したDRAMのFLASHコピー
領域内のアドレスDAD0にアドレス変換する。これによっ
て、DRAMが選択されFLASHコピー領域A1へデータが書き
込まれる。FLASHのデータ領域A1に対応したDRAMのFLASH
コピー領域A1の書きこむことで、FLASHのデータをSRAM
と同じ速度で書きこむことができる。
【００５３】次にDRAMのワーク領域のデータの読み出し
について説明する。外部より、ワーク領域内アドレスWA
D0とリード命令を入力すると、MMUはアドレスWAD0をア
クセスコントローラA_COUNTへ出力する。これによっ
て、DRAMのワーク領域内アドレスWAD0のデータを読み出
すことができる。
【００５４】次にDRAMのワーク領域のデータの書き込み
について説明する。外部より、ワーク領域内アドレスWA
D0とライト命令、入力データを入力すると、アクセスコ
ントローラA_COUNTはアドレスWAD0をDRAMへ出力する。
これによって、DRAMのワーク領域内アドレスWAD0のデー
タを書き込むことができる。
【００５５】図４では、図３と比較して、DRAMのFLASh
コピー領域を192Mbitとより大きな領域として確保する
場合の、メモリマップを示す。アドレス信号A0〜A15を
通じて入力したロウアドレス（A0〜A15）とカラムアド
レス（A0〜A9）を元に、メモリマネージメントユニット
MMUがREGISTER領域、DRAM内Work領域（64Mbit）、DRAM
内FLASHコピー領域（192Mbit）、FLASH領域(256Mbit)に
アドレスを変換する。
【００５６】メモリマップは、MMU内部のコントロール
レジスタの値を変更することで、システムにあわせて利
用者側で自由に選択できる。MMU内部コントロールレジ
スタの値は、外部からMMUレジスタ変更命令コードと変
更したいレジスタ値をコマンドレジスタに書きこむこと
によって変更することができる。
【００５７】図5は、電源投入時に制御回路（CTL_LOGI
C）が行う初期化動作を示している。T1の期間に電源が
投入されると、T2のリセット期間で制御回路（CTL_LOGI
C）の初期化を行う。メモリマネージメントユニットMMU
内部のコントロールレジスタの値はT2の期間で初期設定
される。T3の期間では、初期化回路INTがDRAMの初期化
動作とFLASHの初期化動作を同時に行う。初期化動作が
終了すると、メモリモジュールはアイドル状態となり、
外部からのアクセスを受け付けることが可能となる。
【００５８】図6は、FLASHからDRAMへのデータ転送のフ
ローチャートを示す。メモリモジュールがアイドル状態
で外部からの命令を待っている（STEP1）時、ロード命
令およびFLASHを選択するアドレスが入力（STEP2）する
と、FLASHから入力アドレスに対応したデータとECCパリ
ティデータ読み出す（STEP3）。読み出したデータにエ
ラーがあるかをチェック（STEP4）しエラーがあれば、
エラーを訂正し（STEP5）、バッファに書きこむ（STEP
6）。エラーがなければ直接バッファR/W＿BUFFERに書き
こむ（STEP6）。バッファR/W＿BUFFERに書きこまれたデ
ータをDRAMへ書きこむ際、DRAMに対してリフレッシュ要
求が発生しているかをチェックし（STEP7）、リフレッ
シュ要求があれば、リフレッシュ動作を行い（STEP
8）、その後、データをDRAMに書きこむ（STEP9）。リフ
レッシュ要求がなければ、すぐにデータをDRAMに書きこ
む（STEP9）。
【００５９】図7は、DRAMからFLASHからへのデータ転送
のフローチャートを示す。メモリモジュールがアイドル
状態で外部からの命令を待っている（STEP1）時、スト
ア命令とFLASHを選択するアドレスが入力（STEP2）する
と、DRAMからデータの読み出しを開始する。その際、DR
AMに対してリフレッシュ要求が発生しているかをチェッ
クし（STEP3）、リフレッシュ要求があれば、リフレッ
シュ動作を行い（STEP4）、その後、DRAMからデータを
読み出す（STEP5）。リフレッシュ要求がなければ、す
ぐにDRAMからデータを読み出す（STEP5）。読み出され
たデータは、バッファR/W＿BUFFERに転送され（STEP
6）、FLASHへ書き込まれる（STEP７）。FLASHへの書き
込み（STEP7）の際は、DRAMから読み出されたデータと
エラー訂正回路ECCが生成したECCパリティデータをFLAS
Hへ書きこむ。FLASHへの書き込みが成功したかをチェッ
クし（STEP8）、成功すれば処理を終える（STEP10）。
書き込みが失敗した場合は、代替用の他のアドレスを選
択し（STEP9）、再度、FLASHへ書き込み（STEP7）、書
き込み成功チェック（STEP11）を行い、成功すれば処理
を終える（STEP10）。
【００６０】図8（A）は、メモリモジュール内のDRAMか
らデータを読み出す時の外部からの命令フローを示す。
図8（B）はメモリモジュール内DRAMへデータを書きこむ
時の外部からの命令フローを示す。外部からSDRAMイン
ターフェースで命令がメモリモジュールへ入力される。
図8（A）を説明する。メモリモジュールがアイドル状態
で外部からの命令を待っている（STEP1）。外部からACT
IVE命令とロウアドレスが入力（STEP2）し、その後、RE
AD命令とカラムアドレスが入力する（STEP3）と、ロウ
アドレスとカラムアドレスによって選択されたDRAMのメ
モリセルに保持されているデータが読み出され、入出力
データ信号（DQ0−DQ15）を通ってメモリモジュールの
外に出力される。PRICHARGE命令が入力する（STEP4）と
メモリモジュールはアイドル状態となる。
【００６１】図8（B）を説明する。メモリモジュールが
アイドル状態で外部からの命令を待っている（STEP
1）。外部からACTIVE命令とロウアドレスが入力（STEP
2）し、その後、WRITE命令とカラムアドレスが入力する
（STEP3）と、ロウアドレスとカラムアドレスによって
選択されたDRAMのメモリセルに入出力データ信号（DQ0
−DQ15）から入力されたデータが書きこまれる。PRICHA
RGE命令が入力する（STEP4）とメモリモジュールはアイ
ドル状態となる。
【００６２】図9は、データ更新管理回路CPBが行うアド
レス保持とアドレスクリアのフローを示している。外部
からのライト命令により、DRAMのFLASHデータコピー領
域にデータが書きこまれる（STEP1）と書きこみアドレ
スに対応するフラグ信号をデータ更新管理回路CPB内の
フラグレジスターに書きこむ（STEP2）。ストア命令と
アドレスが外部より入力されると、DRAMのFLASHデータ
コピー領域からFLASHへのデータ転送が開始される（STE
P３）。転送が完了したことをチェックし（STEP４）、
完了していれば、フラグレジスター内の転送完了のアド
レスのフラグをクリアする。
【００６３】図10は、DRAMの電源遮断命令がメモリモジ
ュールに入力した時の、メモリモジュールの動作フロー
を示す。電源遮断命令が、コマンドレジスタに入力する
と、DRAM内FLASHコピー領域に書き込まれたデータの
内、FLASHへ書き戻していないデータをすべてFLASHへ転
送する。電源遮断命令が入力すると（STEP1）、DRAM内F
LASHコピー領域に書き込まれたデータの内、まだFLASH
へ書き戻していないデータのアドレスを検索するため
に、先ず、検索アドレスを検索開始アドレスに設定する
（STEP2）。検索アドレスに対するデータ更新管理回路C
PB内のフラグレジスター書きこまれたフラグが見つかれ
ば（STEP3）、検索アドレスに対するDRAMのデータをFLA
SHに転送する。転送が完了すればこのフラグをクリアす
る（STEP5）。現在の検索アドレスが検索最終アドレス
かどうかを判断し（STEP6）、検索最終アドレスではな
い場合は、現在の検索アドレスに１を加えたアドレスを
次の検索アドレスとし（STEP7）、その後、STEP３、STE
P4、STEP5、STEP6を繰り返す。現在の検索アドレスが検
索最終アドレスである場合、処理を完了し、DRAMの電源
を遮断する（STEP8）。
【００６４】図１1は、コマンドレジスタへロード命令
が入力した際の、FLASHからDRAMへのデータ転送時のモ
ジュールで行うSDRAMの動作を示す。メモリモジュール
の外部よりSDRAMインターフェースで、アクテイブ命令A
とロウアドレスRが入力し、その後、ライト命令Wとカラ
ムアドレスCと入出力信号IO0〜IO15からロード命令コー
ドLdを入力する。続いて、入出力信号IO0〜IO15から、F
LASH領域内のデータでDRAMへコピーしたいデータの開始
アドレスSaと終了アドレスEaを入力する。ロウアドレス
RとカラムアドレスCによってコマンドレジスタが選択さ
れ、ロード命令コードLdと開始アドレスSaと終了アドレ
スEaがコマンドレジスタに書き込まれる。制御回路は開
始アドレスSaと終了アドレスEa の範囲に対応したデー
タをFLASHから読み出しバッファに保持し、その後、SDR
AM1へ書き込み動作をはじめる。DRAM1へ書きこむための
アドレスは、メモリマネージメントユニットMMUによっ
てデータの開始アドレスSaはFLASHコピー領域のDRAMの
ロウアドレスR0とカラムアドレスC0に変換され、同様に
終了アドレスEaはロウアドレスR0とカラムアドレスCFに
変換される。
【００６５】DRAM１へ書き込みは、D1-COMからアクテイ
ブ命令AとD1-A0〜D1-A15からロウアドレスR0を入力し、
その後、D1-COMからライト命令WとD1-A0〜D1-A15からカ
ラムアドレスC0と入出力信号D1-IO0〜D1-IO15からデー
タを入力し書きこむ。書き込み動作はカラムアドレスと
データはカラムアドレスの最終アドレスCFまで続き、プ
リチャージ命令Pによって書き込みを終了する。DRAMへ
のデータの書き込みが開始してから終了するまでの間
は、WAIT信号をHighに出力し、DRAMへデータを転送中で
あることを伝える。
【００６６】図12は、コマンドレジスタへストア命令が
入力した際の、SDRAMからFLASHへのデータ転送時のメモ
リモジュールで行うSDRAMの動作を示す。メモリモジュ
ールの外部よりSDRAMインターフェースで、アクテイブ
命令AとロウアドレスRが入力し、その後、ライト命令W
とカラムアドレスCと入出力信号IO0〜IO15からストア命
令コードStを入力する。続いて、入出力信号IO0〜IO15
から、FLASH領域内のデータでDRAMからFLASHへコピーバ
ックしたいデータの開始アドレスSaと終了アドレスEaを
入力する。ロウアドレスRとカラムアドレスCによってコ
マンドレジスタが選択され、ストア命令コードStと開始
アドレスSaと終了アドレスEaがコマンドレジスタに書き
込まれる。
【００６７】制御回路は開始アドレスSaと終了アドレス
Ea の範囲に対応したデータをSDRAMから読み出し、FLAS
Hへ書きこむす。
【００６８】SDRAM1から読み出すためのアドレスは、メ
モリマネージメントユニットMMUによってデータの開始
アドレスSaをFLASHコピー領域のSDRAMのロウアドレスR0
とカラムアドレスC0に変換され、同様に終了アドレスEa
をロウアドレスR0とカラムアドレスCFに変換される。
【００６９】SDRAM１からの読み出しは、D1-COMからア
クテイブ命令AとD1-A0〜D1-A15からロウアドレスR0を入
力し、その後、D1-COMからリード命令RとD1-A0〜D1-A15
からカラムアドレスC0を入力し読み出す。読み出し動作
はカラムアドレスの最終アドレスCFまで続き、プリチャ
ージ命令Pによって読み出しを終了する。SDRAMからデー
タの読み出しを開始してから終了するまでの間は、WAIT
信号をHighに出力し、SDRAMからデータを転送中である
ことを伝える。
【００７０】図13 (a)は、SDRAMのワーク領域にアクセ
スした場合のSDRAMの動作を示し、図13（b）はSDRAMのF
LASHコピー領域にアクセスした場合のSDRAMの動作を示
している。
【００７１】図13（a）の読み出し動作を説明する。メ
モリモジュールの外部よりSDRAMインターフェースで、
アクテイブ命令AとロウアドレスR0を入力し、その後、
リード命令RとカラムアドレスC0を入力する。制御回路
はSDRAM1へアクテイブ命令AとロウアドレスR0を入力
し、その後、リード命令RとカラムアドレスC0を入力す
ると、入出力信号D1-IO0〜D1-IO15からデータが出力さ
れ、入出力信号IO0〜IO15を通って外部へ出力される。
【００７２】図13（a）の書き込み動作を説明する。メ
モリモジュールの外部よりSDRAMインターフェースで、
アクテイブ命令AとロウアドレスR0を入力し、その後、
ライト命令WとカラムアドレスC0と、入出力信号IO0〜IO
15からデータInを入力する。制御回路はSDRAM1へアクテ
イブ命令AとロウアドレスR0を入力し、その後、ライト
命令WとカラムアドレスC0と、入出力信号D1-IO0〜D1-IO
15からデータInが入力されデータがSDRAMへ書き込まれ
る。
【００７３】図13（ｂ）の読み出し動作を説明する。メ
モリモジュールの外部よりSDRAMインターフェースで、
アクテイブ命令AとロウアドレスRD、その後、リード命
令RとカラムアドレスCDを入力する。メモリマネージメ
ントユニットMMUによってFLASH領域のロウアドレスRDは
FLASHコピー領域のロウアドレスRTに、同様にFLASH領域
のカラムアドレスCDはFLASHコピー領域のカラムアドレ
スCTに変換される。SDRAM1へはアクテイブ命令Aとロウ
アドレスRTがその後、リード命令RとカラムアドレスCT
が入力され、入出力信号D1-IO0〜D1-IO15からデータが
出力され、入出力信号IO0〜IO15を通って外部へ出力さ
れる。
【００７４】図13（ｂ）の書き込み動作を説明する。メ
モリモジュールの外部よりSDRAMインターフェースで、
アクテイブ命令AとロウアドレスRF、その後、ライト命
令WとカラムアドレスCFと、入出力信号IO0〜IO15からデ
ータInを入力する。メモリマネージメントユニットMMU
によってFLASH領域のロウアドレスRFはFLASHコピー領域
のロウアドレスRUに、同様にFLASH領域のカラムアドレ
スCFはFLASHコピー領域のカラムアドレスCUに変換され
る。SDRAM1へはアクテイブ命令AとロウアドレスRUがそ
の後、ライト命令WとカラムアドレスCTが入力され、入
出力信号D1-IO0〜D1-IO15からデータが入力され、SDRAM
へ書きこまれる。
【００７５】図14は、外部からコマンドレジスタへスト
ア命令が書きこまれたことにより、DRAMからデータの読
み出しが生じている時、外部より読み出し命令が入力し
た場合のSDRAMの動作を示す。ストア命令によりWAIT信
号がHighになり、FLASHへ転送するためのデータOsがDRA
Mから読み出されている時、外部より、アクテイブ命令A
とロウアドレスR0が入力されると、制御回路はプリチャ
ージ命令PsをDRAM1へ発行し、DRAMからのFLASHへ転送す
るためのデータOsの読み出しを一次中断する。その後、
DRAM1へアクテイブ命令AとロウアドレスR0を発行する。
次に、外部よりリード命令RとカラムアドレスC0が入力
されると、DRAM1へはリード命令Rとカラム命令C0が発行
され、データOが読み出され、IO0〜IO15から出力され
る。外部からプリチャージ命令PとバンクアドレスB0が
入力すると、DRAM1へプリチャージ命令Pとバンクアドレ
スB0が発行され、データの読み出しが終了する。その
後、制御回路は、DRAMからのFLASHへ転送するためのデ
ータOsの読み出しを再開するため、アクティブ命令ASと
ロウアドレスR4、リード命令RsとカラムコマンドC4、リ
ード命令RSとカラムコマンドC8をDRAM１へ発行する。
【００７６】図15は本実施例におけるCHIP1(FLASH)の構
成例である。コントロール信号バッファC-BUF、コマン
ドコントローラCTL、マルチプレクサMUX、データインプ
ットバッファDI-BUF、インプットデータコントローラD
C、セクタアドレスバッファSA-BUF、XデコーダX-DEC、
メモリアレイMA（FLASH）、YアドレスカウンタY-CT、Y
デコーダY-DEC、Yゲート＆センスアンプ回路YGATE/SENS
E-AMP、データレジスタDATA-REG、データアウトプット
バッファDO-BUFより構成されている。CHIP1の動作は従
来から一般的に使用されているAND型FLASHメモリと同様
である。なお、AND型FLASHメモリは大容量フラッシュメ
モリの意味で広義のＮＡＮＤ型フラッシュメモリに分類
されることもあり、本願ではＮＡＮＤ型フラッシュメモ
リといった場合にはAND型FLASHメモリも含まれるものと
する。このCHIP1(FLASH)によって本実施例であるメモリ
モジュールが構成出来る。
【００７７】図16は、CHIP1を構成できるAND型FLASHメ
モリからのデータ読み出し動作を示している。チップイ
ネーブル信号F-/CEがLOW，コマンドデータイネーブル信
号F-CDEがLOWになり、ライトイネーブル信号F-/WEが立
ち上がった時、入出力信号I/O0〜I/O7より読み出し命令
の命令コードRcodeを入力する。二番目と三番目のライ
トイネーブル信号F-/WEの立ち上がりで入出力信号I/O0
〜I/O7よりセクタアドレスを入力する。入力したセクタ
アドレスに対応する16kbitのデータはメモリアレイMAか
らデータレジスタDATA-REGに転送される。データがメモ
リアレイMAからデータレジスタDATA-REGに転送されてい
る間は、FLASHはビジーとなり、F-RDY/BUSYはレディ/ビ
ジィ信号をLowにする。データ転送が終了したら、シリ
アルクロック信号F-SCの立ち上がりに同期し、データレ
ジスタDATA−REG内のデータが8ビットづつ順に読み出さ
れ、入出力信号I/O0〜I/O7より出力される。
【００７８】図17は本メモリモジュールのCHIP1(FLASH)
を別のNAND型フラッシュメモリで構成した場合の例であ
る。CHIP1に入力されるF-/CEはチップイネーブル信号，
F-CLEはコマンドラッチイネーブル信号、F-ALEはアドレ
スラッチイネーブル信号、F-/WEはライトイネーブル信
号，F-/REはリードイネーブル信号，F-/WPはライトプロ
テクト信号、F-R/Bはレディ/ビジィ信号，I/O0〜I/O7は
入出力信号でアドレスの入力や、データの入出力に使用
する。このようにNAND型フラッシュメモリによっても、
本メモリモジュールは構成できる。
【００７９】図18は、本メモリモジュールに用いられる
NAND型メモリのブロック図を示す。動作ロジックコント
ローラL-CONT、制御回路CTL、入出力コントロール回路I
/O-CONT、ステータスレジスタSTREG、アドレスレジスタ
ADREG、コマンドレジスタCOMREG、レディ・ビジー回路R
-B、高電圧発生回路VL-GEN、ローアドレスバッファROW-
BUF、ローアドレスデコーダーROW-DEC、カラムバッファ
COL−BUF、カラムデーコーダCOL-DEC、データレジスタD
ATA−REG、センスアンプSENSE-AMP、メモリアレイMAか
ら構成されている。CHIP1の動作は従来から一般的に使
用されているNAND型FLASHメモリと同様である。このCHI
P1(FLASH)によって本実施例であるメモリモジュールが
構成出来る。
【００８０】図19は、CHIP1を構成するNAND型FLASHメモ
リからのデータ読み出し動作を示している。チップイネ
ーブル信号F-/CEがLOW，コマンドラッチイネーブル信号
F-CLEがHighになり、ライトイネーブル信号F-/WEが立ち
上がった時、入出力信号I/O0〜I/O7より読み出し命令の
命令コードRcodeを入力する。その後アドレスラッチイ
ネーブルF-ALEがHighとなり２番目と３番目と４番目の
ライトイネーブル信号F-/WEの立ち上がりで入出力信号I
/O0〜I/O7よりページアドレスを入力する。入力したペ
ージ4kbit(4224bit)アドレスに対応する4kbit(4224bit)
のデータはメモリアレイMAからデータレジスタDATA-REG
に転送される。データがメモリアレイMAからデータレジ
スタDATA-REGに転送されている間は、FLASHはビジーと
なり、F-R/Bはレディ/ビジィ信号をLowにする。データ
転送が終了したら、リードイネーブル信号F-/REの立下
りに同期し、データレジスタDATA−REG内のデータが8ビ
ットづつ順に読み出され、入出力信号I/O0〜I/O7より出
力される。
【００８１】図20は本実施例におけるDRAMの構成例を示
したものである。ＸアドレスバッファX-ADB, リフレッ
シュカウンタREF. COUNTER, ＸデコーダX-DEC, メモリ
アレイMA, ＹアドレスバッファY-ADB, Ｙアドレスカウ
ンタY-AD COUNTER, ＹデコーダY-DEC, センスアンプ回
路＆Ｙゲート（カラムスイッチ）SENS AMP.& I/O BUS,
入力データバッファ回路INPUT BUFFER, 出力データバッ
ファ回路OUTPUT BUFFER,制御回路＆タイミング発生回路
CONTROL LOGIC & TGで構成されている。DRAMは従来より
用いられている汎用SDRAMである。即ち４個の独立動作
可能なメモリバンクを含み、それらに対するアドレス入
力端子及びデータ入出力端子は共通化されバンク毎に時
分割で利用される。このDRAMによって本実施例であるメ
モリモジュールが構成出来る。
【００８２】以上説明した様に、本発明によるメモリモ
ジュールでは、SDRAMインターフェイス方式を踏襲し、F
LASHの一部のデータ、あるいは全データをコピーできる
領域をDRAM内に確保し、あらかじめFLASHからDRAMへデ
ータを転送しておくことで、DRAMと同程度の速度でFLAS
Hのデータを読み出すことができる。FLASHへデータを書
く際は、いったんデータをDRAMに書き込み、必要に応じ
てFLASHへ書き戻すことができるため、データの書き込
み速度もDRAMと同等にできる。
【００８３】メモリモジュールの内部で、FALSHからの
読み出し時は、エラー検出と訂正を行い、書きこみ時
は、書きこみが正しく行われなかった不良アドレスに対
して代替処理を行うため、処理が高速にでき、かつ信頼
性を保つことができる。
【００８４】大容量のDRAMを用いるため、FLASHのデー
タをコピーできる領域のほかに、大容量のワーク領域も
確保でき、携帯電話の高機能化に対応できる。
【００８５】DRAMに確保するワーク領域とFLASHデータ
コピー領域の大きさや、管理単位を外部よりプログラム
でき、システムにあわせて利用者側で自由に選択でき
る。
【００８６】＜実施例２＞図21は本発明のメモリモジュ
ールにおける別の実施例を示す。本メモリモジュールは
３つのチップによって構成されている。以下に夫々のチ
ップについて説明する。まず、CHIP1(FLASH) は不揮発
性メモリである。不揮発性メモリにはROM(リードオンリ
ーメモリ)、EEPROM(エレクトリカリイレーサブルアンド
プログラマブルROM)、フラッシュメモリ等を用いること
が出来る。本実施例ではフラッシュメモリを例に説明す
る。CHIP2(SRAM+CTL_LOGIC)にはスタティックランダム
アクセスメモリ(SRAM)と制御回路(CTL_LOGIC)が集積さ
れている。制御回路はCHIP2に集積されたSRAMとCHIP3の
制御を行う。CHIP3(DRAM1)はダイナミックランダムアク
セスメモリ(DRAM)である。DRAMは内部構成やインターフ
ェイスの違いからEDO、SDRAM、DDR等様々な種類があ
る。本メモリモジュールにはいずれのDRAMでも用いるこ
とが出来るが、本実施例ではSDRAMを例に説明する。
【００８７】このメモリモジュールには外部からアドレ
ス(A0〜A24)とコマンド信号(S-/CE1, S-CE2, S-/OE, S-
/WE, S-/LB, S-/UB, LS−EN, F-EN)が入力される。電源
はS-VCC, S-VSS, LF-VCC, LF-VSS, LD-VCC, LD-VSSを通
して供給され、データの入出力にはS-I/O0〜S-I/O15が
用いられる。いわゆるSRAMインターフェース方式によっ
て、このメモリモジュールは動作する。
【００８８】CHIP2はCHIP1，CHIP3の動作に必要となる
信号を供給する。CHIP2はCHIP1に対してシリアルクロッ
ク(F−SC)、アドレスおよびFLASH用データ(I/O0〜I/O
7)、コマンド(F-CE, F-/OE, F-/WE, F-/RES, F-CDE, F-
RDY/BUSY)、電源(F-VCC, F-VSS)を供給する。さらに、C
HIP2はCHIP3に対してクロック(D1-CLK)、アドレス(D1-A
0〜D1-A14)、コマンド(D1-CKE, D1-/CS, D1-/RAS, D1-/
CAS, D1-/WE, D1-DQMU/DQML)、DRAM用データ(D1-DQ0〜D
1-DQ15)、電源(D1-VCC, D1-VSS, D1-VCCQ, D1-VSSQ)を
供給する。
【００８９】ここで各コマンド信号について簡単に説明
する。 CHIP2に入力されるS-/CE1,S-CE2はチップイネー
ブル信号、 S-/OEはアウトプットイネーブル信号、 S-/
WEはライトイネーブル信号、 S-/LBはロアーバイト選択
信号、S-/UBはアッパーバイト選択信号である。
【００９０】CHIP1に入力されるF-/CEはチップイネーブ
ル信号，F-/OEはアウトプットイネーブル信号，F-/WEは
ライトイネーブル信号，F-SCはシリアルクロック信号，
F-/RESはリセット信号，F-CDEはコマンドデータイネー
ブル信号，F-RDY/BUSYはレディ/ビジィ信号，I/O0〜I/O
7は入出力信号でアドレスの入力や，データの入出力に
使用する。
【００９１】CHIP2の制御回路（CTL_LOGIC）は、アドレ
スの値によって、制御回路内（CTL_LOGIC）内に設けら
れたコマンドレジスタREG、CHIP2内のSRAM、CHIP3のDRA
M、CHIP1のFLASHのいずれかを選択する。
【００９２】制御回路(CTL_LOGIC)に設けられたコント
ロールレジスタにあらかじめ値を設定しておくことによ
って、それぞれの領域を区別することができる。いずれ
へのアクセスもいわゆるSRAMインターフェイス方式によ
って行われる。
【００９３】DRAMは、ワーク領域とFLASHデータコピー
領域とに分かれており、ワーク用はプログラム実行時の
ワークメモリとして、FLASHデータコピー領域はFLASHか
らのデータをコピーするためのメモリとして利用され
る。
【００９４】SRAMへアクセスする場合は、SRAMを選択す
るアドレス信号やコマンド信号類を制御回路(CTL_LOGI
C)に入力するとCHIP2内部のSRAMへのアクセスを行う。
リードアクセスの場合にはSRAMからデータを読み出し、
メモリモジュールのデータ入出力線(I/O0〜I/O15)へ出
力される。ライトアクセスの場合は書込みデータはメモ
リモジュールのデータ入出力線(I/O0〜I/O15)から入力
され、SRAMに書きこまれる。
【００９５】制御回路(CTL_LOGIC)内のコマンドレジス
タREGにアクセスしロード命令やストア命令コードを書
きこむことで、FLASHのデータをDRAM内のFLASHデータコ
ピー領域にコピー（ロード）したり、DRAM内のFLASHデ
ータコピー領域のデータをFLASHへ書き戻し（ストア）
たりできる。
【００９６】アドレス信号(A0〜A24)からコマンドレジ
スタREGにアクセスするためのアドレスと、コマンド信
号（S-/CE1,S-CE2,S-/OE, S-/WE,S-LB,S-/UB）からライ
ト命令、入出力データ信号(I/O0〜I/O15)から、ロード
命令コード、続いてFLASH領域内のアドレスでロード開
始アドレス、ロード終了アドレスが入力されると、コマ
ンドレジスタにはロード命令コードとロード開始アドレ
スとロード終了アドレスが書きこまれる。そうすると、
FLASHのロード開始アドレスからロード終了アドレスの
間のデータが読み出され、DRAM内のFLASHデータコピー
領域へ転送される。これによって、FLASHのデータはDRA
Mへ保持されることになる。
【００９７】コマンドレジスタにストア命令コードとFL
ASHを選択するアドレスで、ストア開始アドレスとスト
ア終了アドレスが書きこまれると、FLASHのストア開始
アドレスからストア終了アドレスの間アドレスへDRAM内
のFLASHデータコピー領域のデータが書き戻される。
【００９８】FLASHの、どのアドレス範囲がDRAMのFLASH
データコピー領域の、どのアドレス範囲に対応するか
は、制御回路(CTL_LOGIC)に設けられたコントロールレ
ジスタに値を設定しておくことによって決めることがで
きる。
【００９９】FLASHは、書き換えを繰り返すことによっ
て、信頼性が低下し、書き込み時に書いたデータが、読
み出し時には異なるデータとなったり、書き換え時にデ
ータが書き込まれなかったりすることが稀にある。
【０１００】FLASHからデータを読み出す時、CHIP2(CTL
_LOGIC)は、読み出しデータのエラーを検出、訂正し、D
RAMへ転送する。FLASHへのデータの書き込み時は、CHIP
2(CTL_LOGIC)は正しく書き込まれたかをチェックし、正
しく書き込まれなかった場合は、現在のアドレスとは異
なるアドレスに書きこみを行う。いわゆる、代替え処理
を行う。不良アドレスと、不良アドレスに対して、どの
アドレスに代替え処理を行ったというアドレス管理も行
う。
【０１０１】DRAMのFLASHデータコピー領域へアクセス
する場合は、アドレス信号(A0〜A24)から、FLASH領域の
アドレスと、コマンド信号（S-/CE1, S-CE2, S-/OE, S-
/WE,S-/LB, S-/UB）を入力する。コマンド信号がリード
命令の場合、CHIP2の制御回路は、DRAMへアクセスし、F
LASH領域内のアドレスに対応したDRAMのFLASHデータコ
ピー領域内アドレスからデータを読み出す。ライト命令
の場合は書込みデータはメモリモジュールのデータ入出
力線(I/O0〜I/O15)から入力され、その後DRAM用データI
/O(D1-DQ0〜D1-DQ15)を通してDRAMへ入力される。これ
によって、FLASHのデータの読み出しおよび書きこみ時
間はSRAMと同等となる。
【０１０２】DRAMのワーク領域へアクセスする場合は、
DRAM内ワーク領域へのアクセスに必要なアドレス信号や
コマンド信号を入力する。制御回路(CTL_LOGIC)はDRAM
内ワーク領域へのアドレスを生成し、DRAMへのアクセス
を行う。リードアクセスの場合にはDRAMからの読み出し
データはDRAM用データI/O(D1-DQ0〜D1-DQ15)を通り、デ
ータ入出力線(I/O0〜I/O15)へ出力される。ライトアク
セスの場合は書込みデータはメモリモジュールのデータ
入出力線(I/O0〜I/O15)から入力され、その後DRAM用デ
ータI/O(D1-DQ0〜D1-DQ15)を通してDRAMへ入力される。
【０１０３】CHIP3（DRAM）への電源はLD-VCC、LD-VSS
から供給され、制御回路(CTL_LOGIC)を通してD1-VCC,D1
-VSS,D1-VCCQ,D1-VSSQへ接続され、FLASHへの電源は、L
F-VCC、LF-VSSから供給され、制御回路(CTL_LOGIC)を通
してF-VCC,F-VSSへ接続される。DRAMおよびFLASHへの電
源供給はコマンド信号PSによって制御され、必要に応じ
て切断することが出来る。
【０１０４】DRAMの電源遮断時には、制御回路（CTL_LO
GIC）はDRAMからFLASHへ書き戻しが必要なデータのみを
自動的に書き戻し、データの書き戻しが終了してからDR
AMの電源を遮断する。
【０１０５】切断したDRAMの電源を再投入する場合には
DRAMの初期化を行う必要がある。DRAMおよびFLASHの初
期化に必要な信号生成やタイミング制御は制御回路(CTL
_LOGIC)が行う。
【０１０６】また、DRAMのリフレッシュを行う場合には
制御回路(CTL_LOGIC)が定期的にバンクアクティブコマ
ンドを投入して行うことが出来る。一般にDRAMのリフレ
ッシュ特性は高温時に悪化するが、制御回路(CTL_LOGI
C)に温度計を設けて高温時にバンクアクティブコマンド
の投入間隔を狭めることによってDRAMをより広い温度範
囲で使用することが出来る。
【０１０７】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながら安価な汎用SDRAMとFLASH
を用いた大容量かつアクセス速度がSRAMと同等なメモリ
モジュールが実現出来る。
【０１０８】本発明によるメモリモジュールでは、FLAS
Hの一部のデータ、あるいは全データをコピーできる領
域をDRAM内に確保し、あらかじめFLASHからDRAMへデー
タを転送しておくことで、SRAMと同等な速度でFLASHの
データを読み出すことができる。FLASHへデータを書く
際は、いったんデータをDRAMに書き込み、必要に応じて
FLASHへ書き戻すことができるため、データの書き込み
速度もSRAMと同等にできる。
【０１０９】大容量SDRAMを用いることで、SDRAMにFLAS
Hのデータをコピーできる領域のほかに大容量のワーク
領域を確保できる。
【０１１０】FALSHからの読み出し時は、エラー検出と
訂正を行い、書きこみ時は、書きこみが正しく行われな
かった不良アドレスに対して代替処理を行うため、処理
が高速にでき、信頼性を保つことができる。
【０１１１】大容量SDRAMを用いるため、SDRAMにFLASH
のデータをコピーできる領域のほかに大容量のワーク領
域を確保できる。
【０１１２】モジュール内部で実行されるリフレッシュ
の間隔を温度によって変えることによってDRAMの使用温
度範囲を広げることが可能となり、使用温度範囲の広い
大容量メモリモジュールが実現できる。
【０１１３】本発明の別の目的はデータ保持電流の少な
いメモリモジュールを実現することである。この目的の
ために、特に低温時にはモジュール内部で実行されるリ
フレッシュ間隔を伸ばす事によって、データ保持電流を
削減することが出来る。
【０１１４】さらにデータ保持電流を削減するためには
DRAMへ供給する電源を切断し、SRAMに記憶されたデータ
だけを保持すればよい。これによって、最小限のデータ
保持電流で必要なデータだけを保持することが可能であ
る。
【０１１５】図22はCHIP2(SRAM+CTL_LOGIC)を示したも
のである。CHIP2(SRAM+CTL_LOGIC)はSRAMと制御回路(CT
L_LOGIC)から構成されており、集積されるSRAMは従来よ
り一般的に使用されている非同期SRAMである。制御回路
(CTL_LOGIC)はCHIP2のSRAM以外の部分で、図18では破線
に囲まれた領域として示されており、AS、MMU、ATD、DT
D、R/W BUFFER, CPB、A_CONT、REG、INT、 TMP、RC、P
M、CLK_GEN、COM_GENによって構成される。以下で各回
路ブロックの動作を説明する。
【０１１６】初期化回路INTは、電源供給開始時にメモ
リマネージメントユニットMMU内のコントロールレジス
タの初期化とDRAMの初期化を行う。
【０１１７】メモリマネージメントユニットMMUは内蔵
するコントロールレジスタに設定された値に従って外部
より入力されたアドレスを変換し、REGISTER領域内のコ
マンドレジスタREGやDRAM内のワーク領域、DRAM内のFLA
SHデータコピー領域、FLASH領域を選択し、アクセスを
行う。コントロールレジスタの値は、電源供給時に初期
化回路INTにより初期設定される。コントロールレジス
タの値を変更したい場合は、コマンドレジスタREGに、
メモリマネージメントMMU変更命令を入力するSRAMが選
択された場合にはアクセススイッチ(AS)によってSRAMへ
アドレス信号とコマンド信号が送られ、SRAMへのアクセ
スが行われる。
【０１１８】アドレストランジションディテクタ回路(A
TD)はアドレス信号とコマンド信号の変化を検出してパ
ルスを出力する。また、コマンドトランジションディテ
クタ回路(CTD)はコマンド信号の変化を検出してパルス
を出力する。これらの検出回路が信号の変化を検出する
ことによってメモリへのアクセスが開始される。
【０１１９】データ更新アドレス管理回路CPBは、DRAM
のFLASHデータコピー領域にデータが書き込まれた時の
アドレス情報を保持する。
【０１２０】コマンドレジスタREGには、ロード命令、
ストア命令、メモリマネージメントユニットMMU変更命
令、電源遮断命令などの命令コードや、ロード開始アド
レス、ロード終了アドレス、ストア開始アドレス、スト
ア終了アドレスなどのアドレスが書き込まれ保持され
る。
【０１２１】データバッファR/WBUFFERはDRAMの読み出
しデータ、書き込みデータあるいは、FALSHの読み出し
データ、書き込みデータを一時的に保持する。
【０１２２】コマンドジェネレータCOM_GENはDRAMへの
アクセスに必要なコマンドを生成する。アクセスコント
ローラA_CONTはCHIP２の全体制御とDRAMへアクセスを行
うためのアドレスを生成する。
【０１２３】フラッシュ制御信号生成回路FGENはFLASH
のデータの読み出し、書き込みの制御を行う。
【０１２４】エラー訂正回路ECCはFLASHから読み出した
データにエラーがあるかどうかをチェックし、エラーが
あれば訂正を行う。代替処理回路REPは、FLASHへの書き
込みが正しく行われたかをチェックし、正しく行われな
かった場合は、FLASHにあらかじめ用意されている代替
用の新たなアドレスに対して書き込みを行う。
【０１２５】温度計測モジュール(TMP)は温度を測定
し、測定した温度に応じた信号をRCとA_CONTに出力す
る。RCはリフレッシュカウンタで、DRAMのリフレッシュ
間隔にあわせてリフレッシュを行うアドレスを生成す
る。また、温度計測モジュール(TMP)の出力信号によっ
て温度に応じたリフレッシュ間隔の変更を行う。
【０１２６】パワーモジュール(PM)はCHIP2の制御回路
(CTL_LOGIC)と DRAMへの電源供給及び電源の制御を行
う。クロックジェネレータ(CLK_GEN)はクロックを生成
し、DRAMと制御回路(CTL_LOGIC)へ供給する。コマンド
ジェネレータ(COM_GEN)はDRAMへのアクセスに必要なコ
マンドを生成する。アクセスコントローラ(A_CONT)はCH
IP2 (SRAM+CTL_LOGIC)全体動作の制御と、DRAMへアクセ
スを行うためのアドレスを発生する。
【０１２７】フラッシュ制御信号生成回路FGENはFLASH
のデータの読み出し、書き込みの制御を行う。
【０１２８】エラー訂正回路ECCはFLASHから読み出した
データにエラーがあるかどうかをチェックし、エラーが
あれば訂正を行う。代替処理回路REPは、FLASHへの書き
込みが正しく行われたかをチェックし、正しく行われな
かった場合は、FLASHにあらかじめ用意されている代替
用の新たなアドレスに対して書き込みを行う。
【０１２９】次に本メモリモジュールの動作を説明す
る。
【０１３０】CHIP2(SRAM+CTL_LOGIC)へメモリアクセス
を行うには従来より一般に使用されている非同期SRAM方
式でインターフェイスする。
【０１３１】アドレス信号(A0〜A24)あるいはコマンド
信号(S-/LB, S-/UB, S-/WE, S-/CE1,S-CE2, S-/OE)が変
化するとATDがこれを検知して、コマンドレジスタREG、
SRAM、DRAMあるいはFLASHへのアクセスが開始される。
【０１３２】外部から入力されたアドレス信号(A0〜A2
4)の値はまずメモリマネージメントユニットMMUによっ
て変換される。変換されたアドレスによってアクセス先
がコマンドレジスタREGかSRAMかDRAM、あるいはFLASHな
のかを決定する。
【０１３３】アドレスの変換パタンはメモリマネージメ
ントユニットMMU内部のコントロールレジスタの値によ
って決められる。
【０１３４】コマンドレジスタREGが選択されロード命
令コードがコマンドレジスタREGに書き込まれると、FLA
SHからDRAMへデータ転送を開始する。最初に、フラッシ
ュコントローラFCON内部のフラッシュ制御信号発生回路
FGENはFLASHに対して読み出し動作を行う。FLASHから読
み出されたデータに誤りが無ければ、直接、データをデ
ータバッファR/W BUFFERに転送し、誤りがあれば、エ
ラー訂正回路ECCで訂正し、データバッファR/W BUFFER
に転送する。その次に、コマンド発生回路COM_GENから
ライト命令とアクセスコントローラA_CONTからアドレス
信号、データバッファR/W BUFFERよりFLASHから読み出
したデータがDRAMに対して入力され、DRAMのFLASHデー
タコピー領域へ書き込みが行われる。
【０１３５】データ更新管理回路CPBは、DRAMのFLASHデ
ータコピー領域にデータが書き込まれた時、書き込みア
ドレスの情報を保持する。
【０１３６】コマンドレジスタREGが選択されストア命
令がコマンドレジスタに書き込まれると、DRAMのFLASH
データコピー領域内データからFLASHへデータ転送を開
始する。
【０１３７】最初に、コマンド発生回路COM_GENからリ
ード命令とアクセスコントローラA_CONTからアドレス信
号をDRAMに送りデータを読み出す。DRAMから読み出され
たデータはデータバッファR/W BUFFERを通ってフラッ
シュコントローラFCONに転送され、フラッシュ制御信号
発生回路FGENはFLASHに対して書き込みを行う。アドレ
ス代替処理回路REPは、書き込みが成功したかどうかを
チェックし、成功すれば処理を終了する。書き込みが失
敗した時には、FLASHにあらかじめ用意されている代替
用の新たなアドレスに対して書き込みを行う。代替え処
理を行った際は、不良アドレスと、不良アドレスに対し
て、どのアドレスに代替え処理を行ったかというアドレ
ス情報を保持し管理する。データ更新管理回路CPBは保
持しているDRAMのアドレス情報の中で、FLASHへの書き
込みが終了したアドレス情報をクリアする。このよう
に、データ更新管理回路CPBは常に、最新のデータが更
新されたアドレスを管理することができる。
【０１３８】DRAMのワーク領域およびFLASHデータコピ
ー領域が選択され、リード命令の場合、コマンド発生回
路COM_GENからリード命令信号とアクセスコントローラA
_CONTからアドレス信号がDRAMへ送られ、データが読み
出される。
【０１３９】DRAMのワーク領域およびFLASHデータコピ
ー領域が選択され、ライト命令の場合、コマンド発生回
路COM_GENからライト命令信号とアドレス発生回路A_CON
Tからアドレス信号、データバッファR/W BUFFERからデ
ータをDRAMへ送り、データが書き込まれる。
【０１４０】コマンドレジスタREGが選択され、電源遮
断命令がコマンドレジスタに書き込まれると、データ更
新管理回路CPBが保持しているアドレスに対応するDRAM
のデータをFLASHへ転送する。最初に、コマンド発生回
路COM_GENからリード命令とアクセスコントローラA_CON
Tからアドレス信号をDRAMに送りデータを読み出す。DRA
Mから読み出されたデータはデータバッファR/W BUFFER
を通ってフラッシュコントローラFCONに転送され、フラ
ッシュ制御信号発生回路FGENによってFLASHで書き込ま
れる。
【０１４１】データ更新管理回路CPBは保持しているDRA
Mのアドレス情報の内FLASHへの書き込みが終了したアド
レス情報をクリアしていき、保持したアドレスに対応し
たデータがすべてFLASHへ書き込まれるとデータ更新管
理回路CPBのアドレス情報はすべてクリアされる。
【０１４２】メモリモジュールを高温で使用する場合に
はDRAMのリフレッシュ間隔を短くして頻繁にリフレッシ
ュを行えばよい。そこで本メモリモジュールでは温度計
測モジュール(TMP)が温度を測定してリフレッシュカウ
ンタとアクセスコントローラに通知する。高温になれば
リフレッシュカウンタはリフレッシュ間隔を短く変更し
てリフレッシュ用アドレスを出力する。また、逆に低温
時にはＤＲＡＭのリフレッシュ間隔を長く変更すればデ
ータ保持電流を削減する事も出来る。この様な場合にも
温度計測モジュール(TMP)が温度を測定してリフレッシ
ュカウンタとアクセスコントローラに通知する。低温に
なればリフレッシュカウンタはリフレッシュ間隔を長く
変更してリフレッシュ用アドレスを出力する。
【０１４３】メモリモジュールが実装された機器は動作
状態に応じて消費電流を削減したい場合がある。そこ
で、パワーモジュールによってメモリの動作状態を変え
て消費電力を削減する方法について説明する。
【０１４４】まず、最も簡単なものはパワーモジュール
がコマンド信号PSに従ってリフレッシュカウンタが行う
リフレッシュを停止させるものである。これによって、
DRAMに記憶されたデータは破壊されるが、リフレッシュ
に必要な電力を削減することが出来る。
【０１４５】さらに消費電力を削減したい場合にはメモ
リモジュール内部においてDRAMへ供給する電源を切断す
る。この場合にはパワーモジュールが機器が出力するコ
マンド信号PSにしたがってDRAMへ供給されるD1-VCCへの
電力供給を停止する。
【０１４６】この上、一段と消費電力を削減したい場合
はパワーモジュールがコマンド信号PSにしたがってCHIP
2(SRAM+CTL_LOGIC)のうちDRAMへのメモリアクセスに関
与する部分への電源供給も停止すれば良い。この状態で
は例えばCHIP2(SRAM+CTL_LOGIC)のうちSRAMの他にはMMU
とASだけに電源を接続して動作状態とし、SRAMへのアク
セスだけを実行するモードとすることが可能である。
【０１４７】さらにコマンドPSによってSRAMのデータ保
持だけを行う動作状態とすることも可能である。この場
合にはSRAMへ接続される電源(S-VCC, S-VSS)以外を切断
し、メモリへのアクセスは禁止される。この状態ではメ
モリモジュールはSRAMに記憶されたデータの保持を行
う。
【０１４８】一旦ＤＲＡＭへの電源供給を停止して動作
を停止した後にDRAMを再び動作させるためには電源供給
の再開の他、DRAMの初期化を行う必要がある。初期化方
法は一般的なものだが本メモリモジュールではイニシャ
ル回路(INT)が初期化の手順をアクセスコントローラ(A_
CONT)に指示して初期化が実行される。
【０１４９】なお、DRAMのリフレッシュを停止した場合
にもDRAMを再び動作させるためにはDRAMの初期化が必要
であるが、やはりイニシャル回路(INT)が初期化の手順
をアクセスコントローラ(A_CONT)に指示して初期化が実
行される。
【０１５０】図23,24,25,26はメモリマネージメントユ
ニットMMUによって変換されるメモリマップの一例を示
したものである。これらのメモリマップはいずれもMMU
内部のコントロールレジスタに設定された値にしたがっ
て選択することが出来る。本実施例では特に限定されな
いが、FLASHの記憶容量が256＋８Mb、データ保持をする
SRAMが2Mb、DRAMが256Mb であるメモリモジュールを例
に代表的なメモリマップを説明する。
【０１５１】図23ではアドレス信号A0〜A24を通じて入
力したアドレスを元に、メモリマネージメントユニット
MMUがコマンドレジスタREG（16kbit）、SRAMによるデー
タ保持領域(2Mbit)、DRAM内Work領域（128Mbit）、DRAM
内FLASHコピー領域（128Mbit）、FLASH(256+8 Mbit)に
アドレスを変換したメモリマップを示す。
【０１５２】特に制限はないがメモリマップのアドレス
空間の下部から、コマンドレジスタREG,SRAM、DRAM、FL
ASHがマッピングされている。
【０１５３】コマンドレジスターREGは外部より、ロー
ド命令、ストア命令、MMUレジスタ変更命令などの命令
コードやロード命令やストア命令時の開始アドレスや終
了アドレスが書きこまれる。
【０１５４】DRAMは、Work領域（128Mbit）、FLASHコピ
ー領域（128Mbit）に分かれている。Work領域はプログ
ラム実行時のワークメモリとして利用され、FLASHコピ
ー領域は、FLASH領域のデータの一部をコピーし、保持
しておくために利用される。
【０１５５】SRAMによる2Mbitのデータ保持領域は、ア
ドレス空間の下部に集中して設定されている。この領域
はDRAMと重複してメモリ空間にマッピングされている
が、DRAMへのアクセスは行われず、SRAMへのみアクセス
が行われる。
【０１５６】メモリモジュールの電源を制御してSRAMの
データだけを保持して使用するような場合にはSRAMの領
域を集中して管理することが出来る。
【０１５７】アクセスされないDRAMの領域(SHADOW)はDR
AMのメモリセルを救済する為に使用する事が出来る。本
メモリモジュールには低温時にリフレッシュ間隔を延長
して消費電力を下げる為の工夫がなされているが、その
場合にはデータ保持が困難なメモリセル(Fail bit)も生
じる。そこで、このSHADOWとなるDRAMを使用してFailbi
tの代替を行うことができる。図23では、DRAMにFail bi
t A, Fail bit Bが有り、これらのアドレスは前もって
登録されており、アクセスがFail bitに行われる場合に
はその代わりにそれぞれのSHADOWが代わりにアクセスさ
れる。SHADOWによる代替によってFail bitが救済され低
温時にリフレッシュ間隔を延長することによって消費電
力の少ないメモリモジュールが実現できる。
【０１５８】FLASH領域のデータの一部をFLASHコピー領
域へコピーするために、メモリマネジメントユニットMM
Uは内部レジスタに設定された値によって、FLASH領域内
の、どのアドレスのデータがFLASHコピー領域内の、ど
のアドレスに対応しているかを決める。図23では、FLAS
H領域内のA1領域（64Mbit）とC1領域（64Mbit）のデー
タは、それぞれDRAMのFLASHコピー領域内のA1領域（64M
bit）と1領域（64Mbit）にコピーできるアドレス対応で
ある１例を示してある。メモリマネジメントユニットMM
Uの内部コントロールレジスタの値を変更することによ
って、FLASH領域内のB1領域（64Mbit）とD1領域（56Mbi
t）のデータを、それぞれDRAMのFLASHコピー領域へコピ
ーできるアドレス対応に変更することもできる。
【０１５９】FLASH(256M＋8Mbit)は、特に限定はしない
が、メインデータ領域MD-Area（A1，A2,B1,B2，C1，C2,
D1，D2：255.75Mbit）と代替領域Rep-Area（E1、E2：8.
25Mbit）とに分かれている。メインデータ領域は、さら
にデータ領域（A1,B1,C1,D1）と冗長領域（A2，B2，C
2，D2）に分かれている。データ領域はプログラムやデ
ータを格納し、冗長領域には、エラーを検出し修正する
ためのECCパリティデータなどを格納する。FLASHのデー
タ領域内のデータがDRAMのFLASHコピー領域へ転送さ
れ、あるいは、DRAMのFLASHコピー領域のデータがFLASH
のデータ領域に転送される。FLASHは、書き換えを繰り
返すことによって、信頼性が低下し、書き込み時に書い
たデータが、読み出し時には異なるデータとなったり、
書き換え時にデータが書き込まれなかったりすることが
稀にある。代替領域はこのように不良となった領域（Fa
il Area C、Fail Area D）のデータを、新たな領域へ置
き換えるために設けられている。代替領域の大きさは、
特に限定しないが、FLASHが保証する信頼性が確保でき
るように決めると良い。
【０１６０】FLASHからDRAMへのデータ転送を説明す
る。FALSHのA1領域のデータをDRAMのFLASHコピー領域A1
領域に転送するため、コマンドレジスタにロード命令と
FALSH領域内A1領域の転送開始アドレスSADと転送終了ア
ドレスEADを書き込む。そうすると、制御回路（CTL_LOG
IC）はFLASHのA1領域内の転送開始アドレスFSADと転送
終了アドレスFEADによって示されたアドレス範囲のデー
タを読み出し、メモリマネージメントユニットMMUによ
って対応づけられたDRAMのFLASHコピー領域A1領域内の
アドレスDSADとDEADのアドレス範囲に転送する。FLASH
からデータを読み出す際、データの管理単位（ここでは
8ｋbit）でFLASHのデータ領域A1にあるデータと冗長領
域A2にあるECCパリティデータを読み出し、エラー訂正
回路ECCによって、エラー有れば修正される。修正され
たデータだけをDRAMへ転送する。
【０１６１】DRAMからFLASHへのデータ転送を説明す
る。FALSHのA1領域へDRAMのFLASHコピー領域A1のデータ
を転送するため、コマンドレジスタにストア命令とFALS
HのA1領域の転送開始アドレスSADと転送終了アドレスEA
Dを書き込む。そうすると、制御回路（CTL_LOGIC）は、
メモリマネージメントユニットMMUによって対応づけら
れたDRAMのFLASHコピー領域A1領域内のアドレスDSADとD
EADのアドレス範囲のデータを読み出し、FLASHのA1領域
内の転送開始アドレスFSADと転送終了アドレスFEADのア
ドレス範囲データを書きこむ。FLASHへデータを書きこ
む際、エラー訂正回路ECCはデータの管理単位(ここでは
8kbit)でECCパリティデータを生成する。フラッシュ制
御回路FGENによって、DRAMより読み出されたデータはFL
ASHのデータ領域A1へ、生成されたECCパリティデータは
冗長領域A2へ書きこまれる。アドレス代替処理回路REP
は、書き込みが成功したかどうかをチェックし、成功す
れば処理を終了する。書き込みが失敗した時には、FLAS
Hの代替領域内のアドレスを選択し、DRAMより読み出さ
れたデータは代替領域内の代替データE1へ、生成された
ECCパリティデータは代替冗長領域E2へ書きこまれる。
【０１６２】次にDRAMのFLASHコピー領域A1のデータの
読み出しについて説明する。外部より、FLASHのA1領域
内アドレスFAD0とリード命令を入力すると、MMUはアド
レスFAD0に対応したDRAMのFLASHコピー領域A1のアドレ
スDAD0にアドレス変換する。これによって、DRAMが選択
されDRAMにコピーされたFLASHのデータを読み出すこと
ができる。つまり、FLASHのデータをDRAMと同じ速度で
読み出すことができる。
【０１６３】次にDRAMのワーク領域のデータの読み出し
について説明する。外部より、ワーク領域内アドレスWA
D0とリード命令を入力すると、MMUはアドレスWAD0をア
ドレス発生回路A_COUNTへ出力する。これによって、DRA
Mのワーク領域内アドレスWAD0のデータを読み出すこと
ができる。
【０１６４】次にDRAMのFLASHコピー領域A1へのデータ
の書きこみについて説明する。外部より、FLASHのA1領
域内アドレスFAD0とライト命令、書きこみデータを入力
すると、MMUはアドレスFAD0に対応したDRAMのFLASHコピ
ー領域内のアドレスDAD0にアドレス変換する。これによ
って、DRAMが選択されFLASHコピー領域A1へデータが書
き込まれる。FLASHのデータ領域A1に対応したDRAMのFLA
SHコピー領域A1の書きこむことで、FLASHのデータをSRA
Mと同じ速度で書きこむことができる。
【０１６５】次にDRAMのワーク領域のデータの読み出し
について説明する。外部より、ワーク領域内アドレスWA
D0とリード命令を入力すると、MMUはアドレスWAD0をア
クセスコントローラA_COUNTへ出力する。これによっ
て、DRAMのワーク領域内アドレスWAD0のデータを読み出
すことができる。
【０１６６】次にDRAMのワーク領域のデータの書き込み
について説明する。外部より、ワーク領域内アドレスWA
D0とライト命令、入力データを入力すると、アドレス発
生回路A_COUNTはアドレスWAD0をDRAMへ出力する。これ
によって、DRAMのワーク領域内アドレスWAD0のデータを
書き込むことができる。
【０１６７】図24に示したメモリマップの例では複数の
アドレス空間に分散してSRAM領域が設定されている。や
はりSRAMのアドレス空間はDRAMのアドレス空間に重なっ
ており、重なったアドレス空間へのアクセスはSRAMに対
して行われる。複数のSHADOWが複数のFail bitの救済に
使用されている。この例ではSRAM領域が2Kbyte単位で設
定してあるが、これはFLASHメモリの書込み消去単位に
合わせており、アドレス空間の管理単位をFLASHメモリ
とそろえておくことによってOSやプログラムによるメモ
リ空間の扱いを簡単にするための工夫である。
【０１６８】また、メモリモジュールの電源を制御して
SRAMのデータだけを保持して使用するような場合にはSR
AMの領域をメモリ空間内に分散して配置することが出来
る。
【０１６９】図25に示したメモリマップの例ではSRAMと
DRAMは別のアドレス空間にマッピングされており、重複
によって生じるSHADOWはない。したがって、アドレス空
間はDRAMの256MbとSRAMの2Mbを足しあわせた258Mbにな
り、より広いアドレス空間を得る事が出来る。
【０１７０】図26に示したメモリマップでは図22のSRAM
領域を128分割して配置した例である。図25に示した例
と同様により広いアドレス空間を持つ事が出来る。ま
た、図22に示した例と同様にメモリモジュールの電源を
制御してSRAMのデータだけを保持して使用するような場
合にはSRAMの領域をメモリ空間内に分散して配置するこ
とが出来る。
【０１７１】このようにMMUは指定したアドレス空間にS
RAM領域やDRAM領域をわりあてることが出来る。その割
り当て方法はMMUに設定したレジスタの値を変更する事
によって容易に変更することが出来る。
【０１７２】また、特にデータ保持電流を少なくしたい
場合には保持したいデータを格納するアドレス空間をSR
AM領域に割り当て、DRAMへの電源供給を停止すればよ
い。この方法によってデータ保持電流の少ないメモリモ
ジュールを実現することができる。
【０１７３】図27（A）は外部アクセスとリフレッシュ
アクセスとロード命令やストア命令時のDRAMへのアクセ
スの優先順位を示している。リフレッシュアクセスが第
１優先、外部アクセスが第２優先、ロードあるいはスト
ア命令におけるアクセスが第３優先となる。
【０１７４】図27（B）は外部から読み出しアクセス(RE
AD)とリフレッシュアクセス（REF）がDRAMへ生じた際の
動作を示している。
【０１７５】図27（C）はおよび書き込みアクセス（WRI
TEとリフレッシュアクセス（REF）がDRAMへ生じた際の
動作を示している。
【０１７６】リフレッシュアクセス（REF）が生じてお
らず、外部アクセス（READ、WRITE）が生じた場合は、
外部アクセスは、そのままDRAMへ行われ、データの読み
出しや、書き込みが行われる。
【０１７７】リフレッシュアクセス（REF）と外部アク
セスが生じた場合、先ず、優先順位の高いリフレッシュ
アクセスによってリフレッシュ動作を行い、その次に、
外部アクセスによる動作が実行される。リフレッシュ動
作中は、WAIT信号はHighになり、DRAMへの動作がすでに
行われていることを示す。
【０１７８】図28（A）はコマンドレジスタへ、ロード
命令が書き込まれた際の、FLASHからDRAMへデータが転
送される際の、DRAMへの動作を示す。FLASHからデータ
を読み出し、いったん、データバッファR/W BUFFERに
保持しておく、その後、DRAMへアクセスしデータを書き
こむ。DRAMへの書き込みアクセスが開始され、書き込み
が終了するまでの間は、WAIT信号をHighにし、DRAMへの
アクセスがすでに行われていることを示す。
【０１７９】図28（B）はコマンドレジスタへ、ストア
命令が書き込まれた際の、DRAMからFLASHへデータが転
送される際の、DRAMへの動作を示す。DRAMからデータを
読み出し、いったん、データバッファに保持しておく、
その後、FLASHへアクセスしデータを書きこむ。DRAMへ
の読み出しアクセスが開始され、書き込みが終了するま
での間は、WAIT信号をHighにし、DRAMへのアクセスがす
でに行われていることを示す。
【０１８０】図29（A）はロード命令時のDRAMへ書き込
みアクセス中に、外部より読み出しアクセスが生じた場
合のDRAMの動作を示す。外部アクセスの種類は特に限定
されないが、ここでは、読み出しアクセスを１例とし
た。外部アクセスが生じた場合は、ロード命令時のDRAM
の書き込みアクセスをいったん停止し、外部アクセスを
優先して処理する。外部アクセスの処理が終了したら、
ロード命令時のDRAMの書き込みアクセスを再開する。
【０１８１】図29は（B）はストア命令時のDRAMへの読
み出しアクセス中に、外部より書き込み読み出しアクセ
スが生じた場合のDRAMの動作を示す。外部アクセスの種
類は特に限定されないが、ここでは、書き込みアクセス
を１例とした。外部アクセスが生じた場合は、ストア命
令時のDRAMの読み出しアクセスをいったん停止し、外部
アクセスを優先して処理する。外部アクセスの処理が終
了したら、ストア命令時のDRAMの読み出しアクセスを再
開する。
【０１８２】図30は本発明であるメモリモジュールの動
作波形の一例を示したものである。A0〜A20, S-/CE1, S
-CE2, S-/LB, S-/UB, S-/OE, S-/WEはメモリモジュール
へ入力される信号で、いわゆる非同期SRAMのインターフ
ェイス信号である。データ入出力信号I/O0〜I/O15はデ
ータの入力と出力を分けて夫々DIN、DOUTとして表し
た。MMU, ATD, CTDは夫々MMU回路、ATD回路、CTD回路の
出力信号を表している。D1-CLKはDRAMへ供給されるクロ
ック、D1-COMはDRAMへ供給されるコマンド信号の総称、
D1-A0〜D1-A15はDRAMのアドレス線、D1-DQ0〜D1-DQ15
はDRAMのI/O線である。
【０１８３】まず、最初に行われているリードアクセス
について説明する。アドレスA0〜A24が入力されるとMMU
回路は変換したアドレスを出力する。 ATD回路はアドレ
スA0〜A24とコマンド類(S-/CE1, S-CE2, S-/LB, S-/UB,
S-/OE, S-/WE)の変化を検知し、アドレスとコマンドが
確定するとパルスを出力する。このパルスをきっかけに
DRAM1へバンクアクティブコマンドAとロウアドレスRa、
つづいてがリードコマンドRとカラムアドレスCoが発行
される。DRAM１から読み出されたデータはD-DQ0〜D-DQ1
5に出力され、一旦R/W BUFFERを通してからI/O0〜I/O15
へ出力される。次のサイクルではライトアクセスの実行
例を示した。ライトアクセスの場合もリードアクセスと
同様にATD信号の立ち下がりをきっかけにバンクアクテ
ィブコマンドAとロウアドレスRaが発行される。その
後、CTD回路がコマンド類(S-/CE1, S-CE2, S-/LB, S-/U
B, S-/OE, S-/WE)の変化を検知して、ライト動作である
ことを認識し、パルスを出力する。このパルスをきっか
けにライトコマンドWとカラムコマンドCoが発行されて
ライトが実行される。
【０１８４】図31は本発明であるメモリモジュールの動
作波形の一例で、リフレッシュ動作が行われている時
に、外部より読み出しアクセスが生じた際の動作波形を
示している。
【０１８５】リフレッシュを行うため、DRAM1へバンク
アクティブコマンドAとロウアドレスRaを発行し、その
後プリチャ-じコマンドPとバンクアドレスBaを発行す
る。このリフレッシュ動作の期間中は、リフレッシュカ
ウンタはRCはリフレッシュ期間中であることを示す信号
RCを出力する。リフレッシュ期間中に生じた外部からの
リードアクセスについて説明する。アドレスA0〜A24が
入力されるとMMU回路は変換したアドレスを出力する。
ATD回路はアドレスA0〜A24とコマンド類(S-/CE1, S-CE
2, S-/LB, S-/UB, S-/OE, S-/WE)の変化を検知し、アド
レスとコマンドが確定するとパルスを出力する。このパ
ルスによって、アドレスとコマンドをラッチする。リフ
レッシュ期間が終了したことをきっかけにDRAM1へバン
クアクティブコマンドAとロウアドレスRa、つづいてが
リードコマンドRとカラムアドレスCoが発行される。DRA
M１から読み出されたデータはD-DQ0〜D-DQ15に出力さ
れ、一旦R/WBUFFERを通してからI/O0〜I/O15へ出力され
る。
【０１８６】図32は本実施例におけるSRAMの構成例を示
したものである。Ｘデコーダ X-DEC, メモリアレイMA(S
RAM), ＹゲートY-GATE, ＹデコーダY-DEC, 入力データ
制御回路D_CTL, 制御回路CONTROL LOGICと各信号線の入
出力バッファから構成されている。このSRAMは一般的な
いわゆる非同期SRAMである。このSRAMによって本実施例
であるメモリモジュールが構成出来る。
【０１８７】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながら安価な汎用DRAMを用いた
大容量メモリモジュールが実現出来る。本発明によるメ
モリモジュールでは、FLASHの一部のデータ、あるいは
全データをコピーできる領域をDRAM内に確保し、あらか
じめFLASHからDRAMへデータを転送しておくことで、SRA
Mと同程度の速度でFLASHのデータを読み出すことができ
る。FLASHへデータを書く際は、いったんデータをDRAM
に書き込み、必要に応じてFLASHへ書き戻すことができ
るため、データの書き込み速度もSRAMと同等となる。FA
LSHからの読み出し時は、エラー検出と訂正を行い、書
きこみ時は、書きこみが正しく行われなかった不良アド
レスに対して代替処理を行うため、処理が高速にでき、
信頼性を保つことができる。
【０１８８】メモリマネージメントユニットMMUによっ
てSRAMによるデータ保持領域、DRAMのFLASHコピー領
域、ワーク領域を自在に設定出来るため、様々な機器に
対応して幅広く用いることが可能である。
【０１８９】本発明による制御回路(CTL_LOGIC)ではDRA
Mが使用されているがDRAMに必要なリフレッシュは制御
回路(CTL_LOGIC)によって実行されるためSRAMと同様に
リフレッシュを考慮せずに使用することが出来る。さら
にDRAMのリフレッシュ間隔を狭めることによって高温時
にもDRAMを動作させることが可能となり、使用温度範囲
の広いメモリモジュールを実現できる。一方、低温時に
はDRAMのリフレッシュ間隔を広げることによって、デー
タ保持に必要な電力を削減し、データ保持電力の少ない
メモリモジュールを実現することが出来る。パワーモジ
ュールPMの働きによってはDRAMの一部、あるいは全部の
電源供給を停止して記憶領域を限定してデータ保持に必
要な電力を削減する事もできる。さらに、制御回路の電
源供給も停止してよりデータ保持電力の少ないメモリモ
ジュールを実現することも出来る。
【０１９０】＜実施例３＞図33は本発明におけるメモリ
モジュールの第3の実施例を示したものである。図33(A)
には上面図、図33(B)には断面図を示した。本メモリモ
ジュールはボールグリッドアレイ(BGA)によって装置に
実装する基盤(例えばガラスエポキシ基板でできたプリ
ント回路ボードPCB)上に実施例１で示したCHIP1(FLAS
H)、CHIP2(CTL_LOGIC)、 CHIP3(DRAM)が搭載された
り、あるいは 実施例2で示したCHIP1(FLASH)、CHIP2(S
RAM+CTL_LOGIC)、CHIP3(DRAM)が搭載されたりする。と
くに制限されないが、CHIP1にはいわゆるチップの一端
に信号および電源パッド列が１列に並ぶ汎用DRAMのベア
チップが使用されており、CHIP3にはいわゆるチップの
中央に信号及び電源パッド列が１列に並ぶ汎用DRAMのベ
アチップが使用されている。CHIP1と基盤上のボンディ
ングパットはボンディングワイヤ(PATH2)で接続され、C
HIP2と基盤上のボンディングパットはボンディングワイ
ヤ(PATH3)で接続されている。CHIP3とCHIP2とボンディ
ングワイヤ(PATH1)で接続される。CHIP1とCHIP2とボン
ディングワイヤ(PATH4)で接続される。チップの搭載さ
れた基盤上面は樹脂モールドが行われて各チップと接続
配線を保護する。なお、さらにその上から金属、セラミ
ック、あるいは樹脂のカバー(COVER)を使用しても良
い。
【０１９１】本発明による実施例ではプリント回路ボー
ドPCB上にベアチップを直接搭載する為、実装面積の小
さなメモリモジュールを構成することが出来る。また、
各チップを近接して配置することが出来るため、チップ
間配線長を短くすることが出来る。チップ間の配線及び
各チップと基盤間の配線をボンディングワイヤ方式で統
一することによって少ない工程数でメモリモジュールを
製造することが出来る。さらにチップ間をボンディング
ワイヤで直接配線することによって基盤上のボンディン
グパット数とボンディングワイヤの本数を削減して少な
い工程数でメモリモジュールを製造することが出来る。
大量に量産される汎用DRAMのベアチップを用いることが
できるため、メモリモジュールを安価に安定供給するこ
とが出来る。樹脂のカバーを使用した場合にはより強靭
なメモリモジュールを構成することが出来る。セラミッ
クや金属のカバーを使用した場合には強度のほか、放熱
性やシールド効果に優れたメモリモジュールを構成する
ことが出来る。
【０１９２】図34は本発明におけるメモリモジュールの
図34の変形例である。図34(A)には上面図34(B)には断面
図を示した。この例では、CHIP3（DRAM）、CHIP2(CTL_L
OGIC あるいは SRAM+CTL_LOGIC)の実装および配線にボ
ールグリッドアレイ（BGA）が用いられている。CHIP1と
基盤上のボンディングパットはボンディングワイヤ(PAT
H2)で接続されている。この実装方法によってCHIP2(CTL
_LOGIC あるいは SRAM+CTL_LOGIC)とCHIP3（DRAM）およ
び、CHIP2(CTL_LOGIC)と基盤間とのボンディングが不要
となりボンディング配線の本数を削減することができる
ため組み立て工数を削減できる上、より信頼性の高いメ
モリモジュールが実現できる。
【０１９３】＜実施例4＞図35は本発明のメモリモジュ
ールにおける別の実施例を示す。本メモリモジュールは
4つのチップによって構成されている。以下に夫々のチ
ップについて説明する。まず、CHIP1(FLASH) は不揮発
性メモリである。不揮発性メモリにはROM(リードオンリ
ーメモリ)、EEPROM(エレクトリカリイレーサブルアンド
プログラマブルROM)、フラッシュメモリ等を用いること
が出来る。本実施例ではフラッシュメモリを例に説明す
る。CHIP2(SRAM+CTL_LOGIC)にはスタティックランダム
アクセスメモリ(SRAM)と制御回路(CTL_LOGIC)が集積さ
れている。制御回路はCHIP2に集積されたSRAMとCHIP3お
よびCHIP4の制御を行う。CHIP3(DRAM1)、CHIP4（DRAM
2）はダイナミックランダムアクセスメモリ(DRAM)であ
る。DRAMは内部構成やインターフェイスの違いからED
O、SDRAM、DDR等様々な種類がある。本メモリモジュー
ルにはいずれのDRAMでも用いることが出来るが、本実施
例ではSDRAMを例に説明する。
【０１９４】このメモリモジュールには外部からアドレ
ス(A0〜A24)とコマンド信号(S-/CE1, S-CE2, S-/OE, S-
/WE, S-/LB, S-/UB, LS−EN, F-EN)が入力される。電源
はS-VCC, S-VSS, F-VCC, F-VSS, L-VCC, L-VSSを通して
供給され、データの入出力にはS-I/O0〜S-I/O15が用い
られる。いわゆるSRAMインターフェースによって、この
メモリモジュールは動作する。
【０１９５】CHIP2はCHIP1，CHIP3およびCHIP4の動作に
必要となる信号を供給する。CHIP2はCHIP1に対してシリ
アルクロック(F−SC)、アドレスおよびFLASH用データ(I
/O0〜I/O7)、コマンド(F-CE, F-/OE, F-/WE, F-/RES, F
-CDE, F-RDY/BUSY)、DRAM用データ(D1-DQ0〜D1-DQ15, D
2-DQ0〜D2-DQ15)を供給する。さらに、CHIP2はCHIP3及
びCHIP4に対してロック(D1-CLK, D2-CLK)、アドレス(D1
-A0〜D1-A14, D2-A0〜D2-A14)、コマンド(D1-CKE, D2-C
KE, D1-/CS, D2-/CS, D1-/RAS, D2-/RAS, D1-/CAS, D2-
/CAS, D1-/WE, D2-/WE, D1-DQMU/DQML, D2-DQMU/DQM
L)、DRAM用データ(D1-DQ0〜D1-DQ15, D2-DQ0〜D2-DQ1
5)、電源(D1-VCC, D2-VCC, D1-VSS, D2-VSS,D1-VCCQ, D
2-VCCQ, D1-VSSQ, D2-VSSQ)を供給する。
【０１９６】ここで各コマンド信号について簡単に説明
する。 CHIP2に入力されるS-/CE1,S-CE2はチップイネー
ブル信号、 S-/OEはアウトプットイネーブル信号、 S-/
WEはライトイネーブル信号、 S-/LBはロアーバイト選択
信号、S-/UBはアッパーバイト選択信号である。
【０１９７】CHIP1に入力されるF-/CEはチップイネーブ
ル信号，F-/OEはアウトプットイネーブル信号，F-/WEは
ライトイネーブル信号，F-SCはシリアルクロック信号，
F-/RESはリセット信号，F-CDEはコマンドデータイネー
ブル信号，F-RDY/BUSYはレディ/ビジィ信号，I/O0〜I/O
7はデータ入出力信号でフラッシュメモリの制御に用い
られる。
【０１９８】CHIP2の制御回路（CTL_LOGIC）は、外部か
ら入力されたアドレスの値によって、CHIP2の制御回路
（CTL_LOGIC）に設けられたコマンドレジスタか、CHIP2
内部のSRAMか、CHIP3およびCHIP4のDRAMか、CHIP1のFLA
SHかを選択する。
【０１９９】制御回路(CTL_LOGIC)に設けられたコント
ロールレジスタにあらかじめ値を設定しておくことによ
って、それぞれを区別することができる。いずれへのア
クセスもいわゆるSRAMインターフェイス方式によって行
われる。
【０２００】SRAM領域へアクセスする場合は、SRAM領域
内のアドレス信号やコマンド信号類を制御回路(CTL_LOG
IC)に入力するとCHIP2内部のSRAMへのアクセスを行う。
リードアクセスの場合にはSRAMからデータを読み出し、
メモリモジュールのデータ入出力線(S-I/O0〜S-I/O15)
へ出力される。ライトアクセスの場合は書込みデータは
メモリモジュールのデータ入出力線(S-I/O0〜S-I/O15)
から入力され、SRAMに書きこまれる。
【０２０１】制御回路(CTL_LOGIC)内のコマンドレジス
タにアクセスしロード命令やストア命令コードを書きこ
むことで、FLASH領域のデータをDRAM内のFLASHデータコ
ピー領域にコピー（ロード）したり、DRAM内のFLASHデ
ータコピー領域のデータをFLASH領域に書き戻し（スト
ア）たりできる。
【０２０２】アドレス信号(A0〜A24)からコマンドレジ
スタにアクセスするためのアドレスと、コマンド信号
（S-/CE1,S-CE2,S-/OE, S-/WE,S-LB,S-/UB）からライト
命令、入出力データ信号(I/O0〜I/O15)から、ロード命
令コード、続いてFLASH領域内のアドレスでロード開始
アドレス、ロード終了アドレスが入力されると、コマン
ドレジスタにはロード命令コードとロード開始アドレス
とロード終了アドレスが書きこまれる。そうすると、FL
ASH領域内のロード開始アドレスからロード終了アドレ
スの間のデータが読み出され、DRAM1およびDRAM2のFLAS
Hデータコピー領域へ転送される。これによって、FLASH
のデータはDRAMへ保持されることになる。
【０２０３】コマンドレジスタにストア命令コードとFL
ASH領域内のアドレスで、ストア開始アドレスとストア
終了アドレスが書きこまれると、FLASH領域内のストア
開始アドレスからストア終了アドレスの間アドレスへDR
AM1あるいはDRAM2のFLASHデータコピー領域のデータが
書き戻される。
【０２０４】FLASH領域のどのアドレス範囲がDRAM1およ
びDRAM2のFLASHデータコピー領域のどのアドレス範囲に
対応するかは、制御回路(CTL_LOGIC)に設けられたコン
トロールレジスタに値を設定しておくことによって決め
ることができる。
【０２０５】FLASHは、書き換えを繰り返すことによっ
て、信頼性が低下し、書き込み時に書いたデータが、読
み出し時には異なるデータとなったり、書き換え時にデ
ータが書き込まれなかったりすることが稀にある。
【０２０６】FLASHからデータを読み出す時、CHIP2(CTL
_LOGIC)は、読み出しデータのエラーを検出、訂正し、D
RAM1およびDRAM2へ転送する。FLASHへのデータの書き込
み時は、CHIP2(CTL_LOGIC)は正しく書き込まれたかをチ
ェックし、正しく書き込まれなかった場合は、現在のア
ドレスとは異なるアドレスに書きこみを行う。いわゆ
る、代替え処理を行う。不良アドレスと、不良アドレス
に対して、どのアドレスに代替え処理を行ったというア
ドレス管理も行う。
【０２０７】DRAMへのFLASHデータコピー領域へアクセ
スする場合は、アドレス信号(A0〜A24)から、FLASH領域
のアドレスと、コマンド信号（S-/CE1, S-CE2, S-/OE,
S-/WE, S-/LB, S-/UB）を入力する。コマンド信号がリ
ード命令の場合、CHIP2の制御回路は、DRAMへアクセス
し、FLASH領域内のアドレスに対応したDRAMのFLASHデー
タコピー領域内アドレスからDRAM用データI/O（D1-DQ0
〜D1-DQ15又はD2-DQ0〜D2-DQ15）を通して、データを読
み出す。ライト命令の場合は書込みデータはメモリモジ
ュールのデータ入出力線(S-I/O0〜S-I/O15)から入力さ
れ、その後DRAM用データI/O(D1-DQ0〜D1-DQ15およびD2-
DQ0〜D2-DQ15)を通してDRAMへ入力される。これによっ
て、FLASH領域のデータの読み出しおよび書きこみ時間
はSRAMと同等となる。
【０２０８】DRAMのワーク領域へアクセスする場合は、
DRAM内ワーク領域へのアクセスに必要なアドレス信号や
コマンド信号を入力する。制御回路(CTL_LOGIC)はDRAM
内ワーク領域へのアドレスを生成し、DRAMへのアクセス
を行う。リードアクセスの場合にはDRAMからの読み出し
データはDRAM用データI/O(D1-DQ0〜D1-DQ15あるいはD2-
DQ0〜D2-DQ15)を通り、データ入出力線(S-I/O0〜S-I/O1
5)へ出力される。ライトアクセスの場合は書込みデータ
はメモリモジュールのデータ入出力線(S-I/O0〜S-I/O1
5)から入力され、その後DRAM用データI/O(D1-DQ0〜D1-D
Q15および D2-DQ0〜D2-DQ15 )を通してDRAMへ入力され
る。
【０２０９】DRAM1への電源はLD-VCC、LD-VSSから供給
され、制御回路(CTL_LOGIC)を通してD1-VCC,D1-VSS,D1-
VCCQおよびD1-VSSQへ接続される。DRAMへの電源供給は
コマンド信号PSによって制御され、必要に応じて切断す
ることが出来る。
【０２１０】DRAMの電源遮断時には、制御回路（CTL_LO
GIC）はDRAMからFLASHへ書き戻しが必要なデータのみを
自動的に書き戻し、データの書き戻しが終了してからDR
AMの電源を遮断する。
【０２１１】切断したDRAMの電源を再投入する場合には
DRAMおよびFLASHの初期化を行う必要がある。DRAMの初
期化に必要な信号生成やタイミング制御は制御回路(CTL
_LOGIC)が行う。
【０２１２】また、DRAMのリフレッシュを行う場合には
制御回路(CTL_LOGIC)が定期的にバンクアクティブコマ
ンドを投入して行うことが出来る。一般にDRAMのリフレ
ッシュ特性は高温時に悪化するが、制御回路(CTL_LOGI
C)に温度計を設けて高温時にバンクアクティブコマンド
の投入間隔を狭めることによってDRAMをより広い温度範
囲で使用することが出来る。
【０２１３】さらに、２つのDRAMによってワーク領域、
およびFLASH領域を二重化させており、１つのデータは
２つのDRAMに保持させた上で、リフレッシュを行うタイ
ミングを調整することによってメモリモジュール外部か
らはリフレッシュ動作によってアクセスに制限が生じな
いようリフレッシュを隠蔽する。
【０２１４】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながら安価な汎用SDRAMとFLASH
を用いた大容量かつアクセス速度がSRAMと同等なメモリ
モジュールが実現出来る。本発明によるメモリモジュー
ルでは、FLASHの一部のデータ、あるいは全データをコ
ピーできる領域をDRAM内に確保し、あらかじめFLASHか
らDRAMへデータを転送しておくことで、SRAMと同等な速
度でFLASHのデータを読み出すことができる。FLASHへデ
ータを書く際は、いったんデータをDRAMに書き込み、必
要に応じてFLASHへ書き戻すことができるため、データ
の書き込み速度もSRAMと同等にできる。
【０２１５】大容量SDRAMを用いることで、SDRAMにFLAS
Hのデータをコピーできる領域のほかに大容量のワーク
領域を確保できる。
【０２１６】FALSHからの読み出し時は、エラー検出と
訂正を行い、書きこみ時は、書きこみが正しく行われな
かった不良アドレスに対して代替処理を行うため、処理
が高速にでき、信頼性を保つことができる。大容量SDRA
Mを用いるため、SDRAMにFLASHのデータをコピーできる
領域のほかに大容量のワーク領域を確保できる。
【０２１７】本発明によるメモリモジュールではDRAMが
使用されているがDRAMに必要なリフレッシュはモジュー
ル内部で実行されるためSRAMと同様にリフレッシュを考
慮せずに使用することが出来る。また、モジュール内部
で実行されるリフレッシュの間隔を温度によって変える
ことによってDRAMの使用温度範囲を広げることが可能と
なり、使用温度範囲の広い大容量メモリモジュールが実
現できる。
【０２１８】さらに、DRAMにおけるデータ保持の二重化
とリフレッシュを行うタイミングを調整することにより
DRAMのリフレッシュをメモリモジュール外部から隠蔽す
ることが出来るため、本メモリモジュールにアクセスす
る場合にリフレッシュを考慮してタイミングを調整する
必要は無い。従って従来のSRAMだけを用いたメモリモジ
ュールと同様に使用することが出来るため、従来システ
ムを変更せずに大容量メモリモジュールを使用すること
が出来る。本発明の別の目的はデータ保持電流の少ない
メモリモジュールを実現することである。この目的のた
めに、特に低温時にはモジュール内部で実行されるリフ
レッシュ間隔を伸ばす事によって、データ保持電流を削
減することが出来る。さらにデータ保持電流を削減する
ためにはDRAMへ供給する電源を切断し、SRAMに記憶され
たデータだけを保持すればよい。保持すべきデータだけ
をSRAMに記憶して、保持する必要の無いデータが記憶さ
れたメモリへの電源供給を停止することによって最小限
のデータ保持電流で必要なデータだけを保持することが
可能である。
【０２１９】図36はCHIP2(SRAM+CTL_LOGIC)の回路ブロ
ック図を示したものである。CHIP2(SRAM+CTL_LOGIC)はS
RAMと制御回路(CTL_LOGIC)から構成されており、集積さ
れるSRAMは従来より一般的に使用されている非同期SRAM
である。制御回路(CTL_LOGIC)はCHIP2のSRAM以外の部分
で、図36では破線に囲まれた領域として示されており、
AS、MMU、ATD、CTD、FIFO、R/W BUFFER, CACHE、A_CON
T、INT、 TMP、RC、PM、CLK_GEN、COM_GENによって構成
される。
【０２２０】以下で各回路ブロックの動作を説明する。
初期化回路INTは、電源供給時にメモリマネージメント
ユニットMMU内のコントロールレジスタの初期化とDRAM
の初期化を行う。コマンドレジスタREGは、外部から入
力したロード命令、ストア命令、MMU変更命令などの命
令を保持する。
【０２２１】メモリマネージメントユニットMMUは内蔵
するコントロールレジスタに設定された値に従って、外
部より入力されたアドレスを変換し、コマンドレジスタ
REGやSRAM、DRAM内のワーク領域、DRAM内のFLASHデータ
コピー領域、FLASHを選択しアクセスを行う。コントロ
ールレジスタの値は、電源供給時に初期化回路INTによ
り初期設定される。コントロールレジスタの値はコマン
ドレジスタREGに、MMU変更命令が入力した時に変更され
る。
【０２２２】SRAMが選択された場合にはアクセススイッ
チ(AS)によってSRAMへアドレス信号とコマンド信号が送
られ、SRAMへのアクセスが行われる。
【０２２３】アドレストランジションディテクタ回路(A
TD)はアドレス信号とコマンド信号の変化を検出してパ
ルスを出力する。また、コマンドトランジションディテ
クタ回路(CTD)はコマンド信号の変化を検出してパルス
を出力する。これらの検出回路が信号の変化を検出する
ことによってメモリへのアクセスが開始される。
【０２２４】R/W BUFFERはDRAMの読み出し、書込みの為
にデータを一時的に保持する。ファーストインファース
トアウトメモリ（FIFO）は先入れ先出しのバッファ回路
でDRAMへの書込みデータとそのアドレスを一時的に保持
する。CACHEはリフレッシュを行うDRAMの切り替えや一
回のアクセスが長期間にわたって行われた場合にDRAMへ
の書き込みデータ及びDRAMからの読み出しデータを一時
的に記憶する。さらに、CACHEは、ロード命令による、D
RAMへの書きこみデータも一次的に記憶する。
【０２２５】データ更新管理回路CPBは、DRAMに割り当
てているFLASHデータコピー領域内のアドレスで、デー
タが更新されたアドレスにあるいはアドレス範囲、つま
り、書き込みが行われたアドレスあるいはアドレス範囲
の情報を保持する。
【０２２６】コマンドレジスタREGには、ロード命令、
ストア命令、メモリマネージメントユニットMMU変更命
令、電源遮断命令などの命令コードや、ロード開始アド
レス、ロード終了アドレス、ストア開始アドレス、スト
ア終了アドレスなどのアドレスが書き込まれ保持され
る。
【０２２７】コマンドジェネレータCOM_GENはDRAMへの
アクセスに必要なコマンドを生成する。アクセスコント
ローラA_CONTはCHIP２の全体制御とDRAMへアクセスを行
うためのアドレスを生成する。
【０２２８】フラッシュ制御信号生成回路FGENはFLASH
のデータの読み出し、書き込みの制御を行う。
【０２２９】エラー訂正回路ECCはFLASHから読み出した
データにエラーがあるかどうかをチェックし、エラーが
あれば訂正を行う。代替処理回路REPは、FLASHへの書き
込みが正しく行われたかをチェックし、正しく行われな
かった場合は、FLASHにあらかじめ用意されている代替
用の新たなアドレスに対して書き込みを行う。
【０２３０】温度計測モジュール(TMP)は温度を測定
し、測定した温度に応じた信号をRCとA_CONTに出力す
る。RCはリフレッシュカウンタで、DRAMのリフレッシュ
間隔にあわせてリフレッシュを行うアドレスを生成す
る。また、温度計測モジュール(TMP)の出力信号によっ
て温度に応じたリフレッシュ間隔の変更を行う。
【０２３１】パワーモジュール(PM)はCHIP2の制御回路
(CTL_LOGIC)と DRAMへの電源供給及び電源の制御を行
う。クロックジェネレータ(CLK_GEN)はクロックを生成
し、DRAMと制御回路(CTL_LOGIC)へ供給する。コマンド
ジェネレータ(COM_GEN)はDRAMへのアクセスに必要なコ
マンドを生成する。アクセスコントローラ(A_CONT)はCH
IP2 (SRAM+CTL_LOGIC)全体動作の制御と、DRAMへアクセ
スを行うためのアドレスを発生する。
【０２３２】次に本メモリモジュールの動作を説明す
る。
【０２３３】CHIP2(SRAM+CTL_LOGIC)へメモリアクセス
を行うには、従来より一般に使用されている非同期SRAM
方式でインターフェイスする。
【０２３４】アドレス信号(A0〜A24)あるいはコマンド
信号(S-/LB, S-/UB, S-/WE, S-/CE1,S-CE2, S-/OE)が変
化するとATDがこれを検知してコマンドレジスタREG、SR
AM、DRAMへのアクセスが開始される。
【０２３５】外部から入力されたアドレス信号(A0〜A2
4)の値はまずMMUによって変換される。変換のパターン
はあらかじめMMU内部のレジスタに入力した値によって
決められる。変換されたアドレスによってアクセス先が
コマンドレジスタREGかSRAMかDRAMかが決定する。
【０２３６】SRAMへアクセスが行われる場合にはMMUは
変換したアドレスをSRAMへ送ると同時に、アクセススイ
ッチ(AS)にコマンド転送を指示する。アクセススイッチ
(AS)はコマンドをSRAMへ転送し、SRAMへのアクセスが開
始される。これ以降の動作はいわゆる非同期SRAMへのア
クセスが行われる。
【０２３７】DRAMへリードアクセスを行う場合には、外
部から入力されてMMUによって変換されたアドレスとATD
で検知されたコマンドがA_CONTに送られる。A_CONTは送
られたアドレスとコマンドからアクセスがDRAMに対して
実行される事を判断し、COM_GENにDRAMへのコマンド発
行を指示する。また、A_CONTはMMUから受け取ったアド
レスをDRAMのロウアドレスとカラムアドレスに変換し
て、2つのＤＲＡＭのうちアクセスを担当しているＤＲ
ＡＭに出力する。COM_GENはCLK_GENが生成したクロック
に同期してアドレスと同様にアクセスを担当しているDR
AMにコマンドを発行する。コマンドとアドレスを受け取
ったDRAMはデータを出力し、出力されたデータはR/W BU
FFERを介してI/O0〜I/O15へ転送されてリードアクセス
が終了する。DRAMへライトアクセスを行う場合は、外部
から入力されMMUによって変換されたアドレスとATDで検
知されたコマンド及びDTDで検知されたコマンドとデー
タがA_CONTに送られる。A_CONTは送られたアドレスとコ
マンドからアクセスがDRAMへ実行される事を判断し、CO
M_GENにDRAMへのコマンド発行を指示する。また、A_CON
TはMMUから受け取ったアドレスをDRAM用に変換して、2
つのＤＲＡＭのうちアクセスを担当しているDRAMへ出力
する。COM_GENはCLK_GENが生成したクロックに同期して
アドレスと同様にアクセスを担当しているDRAMにコマン
ドを発行する。書込まれるデータはI/O0〜I/O15から入
力されR/W BUFFERに一旦保持された後、アクセスを担当
しているDRAMに送られて書込みが行われる。また、書込
まれるデータとそのアドレスは一旦FIFOにも保持され、
もう一方のDRAMにもリフレッシュが終了した後に書込ま
れる。メモリモジュールを高温で使用する場合にはDRAM
のリフレッシュ間隔を短くして頻繁にリフレッシュを行
えばよい。そこで本メモリモジュールでは温度計測モジ
ュール(TMP)が温度を測定してリフレッシュカウンタと
アクセスコントローラに通知する。高温になればリフレ
ッシュカウンタはリフレッシュ間隔を短く変更してリフ
レッシュ用アドレスを出力する。また、逆に低温時には
ＤＲＡＭのリフレッシュ間隔を長く変更すればデータ保
持電流を削減する事も出来る。この様な場合にも温度計
測モジュール(TMP)が温度を測定してリフレッシュカウ
ンタとアクセスコントローラに通知する。低温になれば
リフレッシュカウンタはリフレッシュ間隔を長く変更し
てリフレッシュ用アドレスを出力する。
【０２３８】メモリモジュールが実装された機器は動作
状態に応じて消費電流を削減したい場合がある。そこ
で、パワーモジュールによってメモリの動作状態を変え
て消費電力を削減する方法について説明する電源制御の
説明。
【０２３９】まず、最も簡単なものはパワーモジュール
がコマンド信号PSに従ってリフレッシュカウンタが行う
リフレッシュを停止させるものである。これによって、
DRAMに記憶されたデータは破壊されるが、リフレッシュ
に必要な電力を削減することが出来る。
【０２４０】さらに消費電力を削減したい場合にはメモ
リモジュール内部においてDRAMへ供給する電源を切断す
る。この場合にはパワーモジュールが機器が出力するコ
マンド信号PSにしたがってDRAMへ供給されるD1-VCC, D2
-VCCへの電力供給を停止する。電源の切断は2個のDRAM
に対して行っても良いし、片方のDRAMの電源を切断する
にとどめても良い。
【０２４１】この上、一段と消費電力を削減したい場合
はパワーモジュールがコマンド信号PSにしたがってCHIP
2(SRAM+CTL_LOGIC)のうちDRAMへのメモリアクセスに関
与する部分への電源供給も停止すれば良い。この状態で
は例えばCHIP2(SRAM+CTL_LOGIC)のうちSRAMの他にはMMU
とASだけに電源を接続して動作状態とし、SRAMへのアク
セスだけを実行するモードとすることが可能である。
【０２４２】さらにコマンドPSによってSRAMのデータ保
持だけを行う動作状態とすることも可能である。この場
合にはSRAMへ接続される電源(S-VCC, S-VSS)以外を切断
し、メモリへのアクセスは禁止される。この状態ではメ
モリモジュールはSRAMに記憶されたデータの保持を行
う。
【０２４３】一旦ＤＲＡＭへの電源供給を停止して動作
を停止した後にDRAMを再び動作させるためには電源供給
の再開の他、DRAMの初期化を行う必要がある。初期化方
法は一般的なものだが本メモリモジュールではイニシャ
ル回路(INT)が初期化の手順をアクセスコントローラ(A_
CONT)に指示して初期化が実行される。
【０２４４】なお、DRAMのリフレッシュを停止した場合
にもDRAMを再び動作させるためにはDRAMの初期化が必要
であるが、やはりイニシャル回路(INT)が初期化の手順
をアクセスコントローラ(A_CONT)に指示して初期化が実
行される。
【０２４５】図37はMMUによって変換されるメモリマッ
プの一例を示したものである。これらのメモリマップは
いずれもMMU内部のレジスタに設定された値にしたがっ
て選択することが出来る。本実施例では特に限定されな
いが、FLASHの記憶領域が256+8Mb、SRAMによるデータ保
持領域が2Mb、DRAMの記憶領域が256Mbあるメモリモジュ
ールを例に代表的なメモリマップを説明する。
【０２４６】図37では外部から入力されたアドレスA0〜
A24を元に、メモリマネージメントユニットMMUが、コマ
ンドレジスタREG、SRAM、DRAM内Work領域、DRAM内FLASH
コピー領域、FLASHにアドレス変換したメモリマップを
示す。アドレスによってそれぞれが選択され、アクセス
される。
【０２４７】制御回路(CTL_LOGIC)内部に存在するコマ
ンドレジスターREGには外部より、ロード命令、ストア
命令、MMUレジスタ変更命令、電源遮断命令などの命令
コードやロード命令やストア命令時の開始アドレスや終
了アドレスが書きこまれる。
【０２４８】コマンドレジスタREGにロード命令が書き
込まれると、制御回路はFLASHからDRAMへデータ転送を
おこなう。つまりDRAMに対しては、書き込みを行う。ス
トア命令が書き込まれると、制御回路はDRAMからFLASH
へデータ転送を行う。つまりDRAMに対しては読み出しを
行う。
【０２４９】２個のDRAM(CHIP3とCHIP4)は同一のアドレ
ス空間にマッピングされて同一のデータを保持してい
る。それぞれのDRAMはアクセスを担当する期間(WORK期
間)とリフレッシュを優先して実行する期間(REF.期間)
を交互に繰り返す。外部からのメモリアクセスはWORK期
間中のDRAMに対して実行される。
【０２５０】また、この例では2MbのSRAM領域はアドレ
ス空間の下部に集中して設定されている。この領域はDR
AMと重複してメモリ空間にマッピングされているが、DR
AMへのアクセスは行われず、SRAMへのみアクセスが行わ
れる。
【０２５１】メモリモジュールの電源を制御してSRAMの
データだけを保持して使用するような場合にはSRAMの領
域を集中して管理することが出来る。
【０２５２】アクセスされないDRAMの領域(SHADOW)はDR
AMのメモリセルを救済する為に使用する事が出来る。本
メモリモジュールには低温時にリフレッシュ間隔を延長
して消費電力を下げる為の工夫がなされているが、その
場合にはデータ保持が困難なメモリセル(Fail bit)も生
じる。そこで、このSHADOWとなるDRAMを使用してFailbi
tの代替を行うことができる。図37ではWORK期間中のDRA
MにFail bit Aが有り、REF.期間中のDRAMにFail bit B
があるが、これらのアドレスは前もって登録されてお
り、アクセスがFail bitに行われる場合にはその代わり
にそれぞれのSHADOWが代わりにアクセスされる。SHADOW
による代替によってFail bitが救済され低温時にリフレ
ッシュ間隔を延長することによって消費電力の少ないメ
モリモジュールが実現できる。
【０２５３】図38はDRAMのリフレッシュを隠蔽する為の
アクセス制御方式の原理を示したものである。本発明に
おけるDRAMの動作はREF期間中のバンクへのアクセスに
優先順位を付けて実行するという考え方で説明出来る。
【０２５４】図35(A)はアクセスの優先順位を模式的に
表したものである。この図では、DRAM１がWORK期間中
で、DRAM２がREF.期間中であることが表されている。ま
た、一時的にアクセスを肩代わりするCACHE、書き込み
データを一時的に保管するFIFO、RCから発生したリフレ
ッシュ要求、ロードおよびストア命令時のDRAMアクセス
が表されている。
【０２５５】WORK期間中のDRAM1では外部からのアクセ
スだけが行われる。一方、REF期間中のDRAM２ではま
ずリフレッシュが最優先で行われる。次に、FIFOに保
持されたデータの書込みが実行される。次に、CACHE
が保持しているロード命令によるDRAMへの書きこみデー
タの書き戻し、最後に、ロード命令やストア命令によ
るDRAMアクセスが実行される。これらの動作はアクセ
ス制御回路(A_CONT)によって優先順位が判定されて実行
される。
【０２５６】また、外部アクセスは一回のアクセスが
80nsで実行されるが、リフレッシュとFIFOからの書き
戻し、CACHEからのライトアクセス、ロード、スト
ア命令時のアクセスは70nsで実行される。本メモリモ
ジュールではこの時間差を利用して外部からリフレッシ
ュを隠蔽している。
【０２５７】図38(B)はリードアクセスが実行される様
子を示したものである。DRAM1がWORK期間中にリードア
クセスが連続して行われた場合を示した。DRAM1では外
部アクセスだけが80nsで実行され、データが読み出さ
れてアクセスは完了する。一方、DRAM2ではリフレッシ
ュが70nsで実行されるだけである。
【０２５８】ライトアクセスが行われる場合を図38(C)
に示した。外部からのライトアクセスはまずWORK期間
中であるDRAM1で実行される。同時に書き込みデータ
は、一旦FIFOに保持される。REF期間中のDRAM２では、
まずリフレッシュが最優先で行われる。次に、FIFOに
保持されていたデータの書き戻しが実行される。
【０２５９】ここで、WORK期間中のDRAM１は一回の動作
に80nsを要しているのに対してREF期間中のDRAM2では一
回の動作が70nsで終了している。したがって、DRAM２が
リフレッシュ動作を行っても、書き込み動作をDRAM1よ
り高速に行うのでいずれFIFOにある全てのデータ書き込
みを終了してDRAM１に追いつくことが出来る。
【０２６０】図39はロードおよびストア命令によりDRAM
への書き込みや読み出しアクセスの隠蔽動作を示してい
る。
【０２６１】図39(A)はストア命令よるDRAMへのリード
アクセスが実行されている時、外部よりリードアクセス
とライトアクセスが発生した場合のＤＲＡＭへのアクセ
スの様子を示したものである。DRAM1がWORK期間中で、D
RAM2がREFRESH期間中である場合の例を示した。DRAM1で
は外部からのリードアクセスだけが80nsで実行され
る。一方、DRAM2ではストア命令よるDRAMへのリードア
クセスが70nsで実行されているだけである。
【０２６２】図39(B)には、ロード命令よるDRAMへのラ
イトアクセスが実行されている時、外部よりライトアク
セスが発生した場合のDRAMへのアクセスの様子を示した
ものである。DRAM1では外部からのライトアクセスが8
0nsで実行され、同時に書き込みデータは一旦FIFOに保
持される。REF期間中のDRAM２では、ロード命令よるDRA
Mへのライトアクセスが行われており、同時に、書き
込みデータはCACHEへ保持される。次に、FIFOに保持さ
れているデータの書き込みが実行される。また、CACH
Eに保持されたデータは、DRAM1がREFRESH期間となった
時にDRAM1へ書き戻す。ここで、WORK期間中のDRAM１は
一回の動作に80nsを要しているのに対してREF期間中のD
RAM2では一回の動作が70nsで終了している。したがっ
て、DRAM２がロード命令による書き込み動作を行って
も、書き込み動作をDRAM1より高速に行うのでいずれFIF
Oにある全てのデータ書き込みを終了してDRAM１に追い
つくことが出来る。
【０２６３】図39(C)には、DRAM1がREFRESH期間、DRAM2
がWORK期間に交代した際のCACHEからのDRAMへのライト
アクセスが実行されている時、外部よりライトアクセス
が発生した場合のDRAMへのアクセスの様子を示したもの
である。DRAM2では外部からのライトアクセスが80ns
で実行され、同時に書き込みデータは一旦FIFOに保持さ
れる。REF期間中のDRAM1では、CACHEからのDRAMへのラ
イトアクセスが実行され、次に、FIFOに保持されてい
るデータの書き込みが実行される。ここで、WORK期間
中のDRAM2は一回の動作に80nsを要しているのに対してR
EF期間中のDRAM1では一回の動作が70nsで終了してい
る。したがって、DRAM1がCACHEからの書き込み動作を行
っても、書き込み動作をDRAM2より高速に行うのでいず
れFIFOにある全てのデータ書き込みを終了してDRAM２に
追いつくことが出来る。このように、ロード命令やスト
ア命令によるDRAMへの内部アクセスを隠蔽し、外部から
アクセスを実行できる。
【０２６４】図40にはDRAMのリフレッシュやロード命令
やストア命令によるDRAMへの内部アクセスを隠蔽するた
め、2個のDRAMを時分割で動作させる様子を示した。図4
0(A)は通常使用温度範囲である75℃以下でのDRAMの動作
例である。2個のDRAM(DRAM1とDRAM2)がWORK期間とREF.
期間を交互に繰り返している。WORKと表示されたWORK期
間中のDRAMが外部アクセスに対して動作する。最初のDR
AM1がWORK期間となり外部からのアクセスに対応してい
る。一方でREF.期間中のDRAMはリフレッシュ動作を優先
して行い、外部アクセスが書き込みの場合にはりフレッ
シュ終了後にデータの書き込みを行う。
【０２６５】DRAMのメモリセルは通常64ms以内にリフレ
ッシュを行う必要があるが、図示した例ではこの時間内
に8回WORK期間とREF.期間を切り替えており、DRAM１とD
RAM2がそれぞれ交互にWORK期間とREF.期間を4回ずつ繰
り返している。
【０２６６】ここで、一回のREF.期間である8msの間に
行われるリフレッシュに必要な時間をT1、同じくその間
に行われるライトアクセスの結果FIFOに溜まったデータ
をライトバックするのに必要な時間をT2、ロード命令時
のライトアクセスが可能な時間T3としてREF.期間中にリ
フレッシュとロード時ライトアクセスとライトバックが
行える事を説明する。
【０２６７】256MbitのSDRAMを例に取ると、そのメモリ
構成は8192ロウx512カラムx16ビットx4バンクとなって
おり、64msの間に32768回(8192ロウx4バンク分)のリフ
レッシュを行えば良い。したがって、図40(A)の例では1
個のDRAMに対して64msの間にREF.期間が4回有るので、
一回のREF.期間(8ms)の間に8192回のリフレッシュを行
う事になる。
【０２６８】一回のリフレッシュに必要な時間は70nsな
のでT1＝70ns x 8192回 = 0.574msとなる。一方で、8ms
の間に外部から行われるライトアクセスの最大値を求め
ると、毎回のアクセスがすべてライトだったとして1000
00回(8ms / 80ns)になる。これをREF.期間中のDRAMにラ
イトバックする為に必要な時間T1は7ms(70ns x 100000
回) である。ロード時ライトアクセスを4096回行うとす
ると、ロード時ライトアクセスに必要な時間T3=70ns x
4096回 = 0.287msとなる。
【０２６９】したがって、T1 + T2 + T3 = 7.861ms < 8
msとなり、REF.期間中にリフレッシュとロード命令によ
るライトアクセスとライトバックを十分実行できる事が
わかる。また、リフレッシュはREF期間中のDRAM内の複
数のバンクで同時に実行することも出来る。この場合に
はT1期間に実行するリフレッシュの回数を減らす事が出
来るので、T1期間を短縮する事が出来る。T1期間が短縮
されればFIFOの記憶容量を減らすことが出来るほか、外
部からアクセスされる間隔をより短くして高速なメモリ
が実現できる。
【０２７０】図40(B)はDRAMのリフレッシュ間隔を変更
した場合について示した。一般にDRAMのリフレッシュ特
性は高温時に悪化する。従って例えば75℃以上の高温時
にはリフレッシュ間隔を短くすればデータを保持が可能
となり、より広い温度範囲で動作させることが可能であ
る。この例では高温時にリフレッシュ間隔を48msに短縮
している。T1は変わらないが、T2は5.25ms、T3を0.144m
s とすると、T1 + T2+ T3 = 597ms < 6msとなり、REF.
期間中にリフレッシュとロード時ライトアクセスとライ
トバックを十分実行できる事がわかる。
【０２７１】一方、低温時にはリフレッシュ間隔を短縮
してデータ保持電流を削減する事が出来る。図示した例
では低温時にリフレッシュ間隔を倍の128msに延長して
いる。この場合はREF期間は16msとなる。T1は変わらな
いが、T2は14msとなり、T3を1.15msとすると、T1 + T2
+T3 = 15.8ms < 16msとなり、REF.期間中にリフレッシ
ュとロード時ライトアクセスとライトバックを十分実行
できる事がわかる。
【０２７２】本実施例ではDRAMの動作単位をチップ毎と
して説明したが、メモリモジュールの性能やメモリチッ
プの構成に応じてたとえばバンクを動作単位としても良
い。また、リフレッシュ間隔である64msを8つの期間に
分割してWORK期間とREF期間にしたが、さらに細かく分
割すればデータとアドレスを保持するFIFOの記憶容量を
少なくすることが出来る。逆に大きく分割すればWORK期
間とREF期間の切り換え回数を減らせるため、切り換え
に伴う制御回路が簡略化出来る。
【０２７３】図41はCACHEの働きを説明する図面であ
る。図41（A）ではWORK期間とREF.期間の切り替わり直
前に外部からライトアクセスが行われた場合について示
した。ここではDRAM１のWORK期間終了間際に外部アクセ
スAが行われている。このような場合にはDRAM1のWORK期
間はライトアクセスの終了までdTだけ延長される。一方
で、DRAM2は予定どおりWORK期間となり、ライトデータ
を書き込まずにライトアクセスの終了まで待機する。DR
AM2に書き込まれなかったデータは一旦CACHEに保持され
る。WORK期間中にCACHEに保持されているのと同一のア
ドレスにアクセスが生じた場合はDRAM２ではなくCACHE
に対して読み書きを行う。なお、アクセスが書き込みの
場合はREF.期間中のDRAM1には通常どおりFIFOを経由し
て書き込みが行われる。CACHEに保持されたデータはDRA
M2のWORK期間が終了した次のREF.期間に書き戻される。
この書き戻しが終了すればCACHEの内容はクリアされ
る。アクセスがリードの場合はアクセスの終了までDRAM
1のWORK期間がdTだけ延長されるだけである。
【０２７４】図41（B）は一回のアクセスがWORK期間及
びREF.期間よりも長く行われた場合や、延長期間dTでは
カバーし切れない場合について示した。DRAM1がWORK期
間中に開始された外部アクセスBは延長時間dTを超過し
てそのまま次のREF.期間中も継続してアクセスが続いて
いる。この場合にはアクセスをCACHEに引き継ぎ、DRAM
１はREF.期間に入る。DRAM2は予定どおりWORK期間に入
り待機状態となる。リードアクセスの場合はデータがDR
AM1からCACHEに引き継がれる。ライトアクセスの場合は
継続していたアクセスが終了したら、CACHEに書き込ま
れたデータをDRAM１とDRAM2に書き戻す。書き戻しはそ
れぞれのDRAMがREF.期間に入ったときに行う。両方の書
き戻しが終了すればCACHEの内容はクリアされる。この
ようにCACHEを使用してWORK期間とREF.期間にまたがる
アクセスや、一回または複数回のWORK期間を超えるアク
セスを処理することができる。
【０２７５】図42は本発明であるメモリモジュールの動
作波形の一例を示したものである。A0〜A20, S-/CE1, S
-CE2, S-/LB, S-/UB, S-/OE, S-/WEはメモリモジュール
へ入力される信号で、いわゆる非同期SRAMのインターフ
ェイス信号である。データ入出力信号I/O0〜I/O15はデ
ータの入力と出力を分けて夫々DIN、DOUTとして表し
た。MMU, ATD, DTDは夫々MMU回路、ATD回路、CTD回路の
出力信号を表している。D1-CLKはDRAM1へ供給されるク
ロック、D1-COMはDRAM1へ供給されるコマンド信号の総
称、 D1-A0〜D1-A15はDRAMのDRAM1へ供給されるアドレ
ス信号、D1-DQ0〜D1-DQ15はDRAMのI/O線はDRAM1の入出
力データ信号である。D2-CLKはDRAM2へ供給されるクロ
ック、D2-COMはDRAM2へ供給されるコマンド信号の総
称、 D2-A0〜D2-A15はDRAMのDRAM2へ供給されるアドレ
ス信号、D2-DQ0〜D2-DQ15はDRAMのI/O線はDRAM2の入出
力データ信号である。
【０２７６】まず、最初に行われているリードアクセス
について説明する。アドレスA0〜A24が入力されるとMMU
回路は変換したアドレスを出力する。 ATD回路はアドレ
スA0〜A24とコマンド類(S-/CE1, S-CE2, S-/LB, S-/UB,
S-/OE, S-/WE)の変化を検知し、アドレスとコマンドが
確定するとパルスを出力する。このパルスをきっかけに
WORK期間中のDRAM1へバンクアクティブコマンドAとロウ
アドレスRa、続いてリードコマンドRとカラムアドレスC
oが発行される。DRAM１から読み出されたデータはD-DQ0
〜D-DQ15に出力され、一旦R/W BUFFERを通してからI/O0
〜I/O15へ出力される。また、REF.期間中のDRAM２には
バンクアクティブコマンドAとプリチャージコマンドPに
よって、リフレッシュが行われる。次のサイクルではラ
イトアクセスの実行例を示した。ライトアクセスの場合
もリードアクセスと同様にATD信号の立ち下がりをきっ
かけにバンクアクティブコマンドAとロウアドレスRaがD
RAM1およびDRAM2へ発行される。ライトアクセス時にリ
フレッシュ動作が行われていないので、コマンドおよび
アドレスはDRAM1およびDRAM2双方に発行される。その
後、CTD回路がコマンド類(S-/CE1, S-CE2, S-/LB, S-/U
B, S-/OE, S-/WE)の変化を検知してライト動作であるこ
と認識し、パルスを出力する。このパルスをきっかけに
ライトコマンドWとカラムコマンドCoがDRAM1およびDRAM
2双方へ発行されてライトが実行される。
【０２７７】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながら安価な汎用DRAMを用いた
大容量メモリモジュールが実現出来る。本発明による制
御回路(CTL_LOGIC)ではDRAMが使用されているがDRAMに
必要なリフレッシュは制御回路(CTL_LOGIC)によって実
行されるためSRAMと同様にリフレッシュを考慮せずに使
用することが出来る。さらに、DRAMにおけるデータ保持
の二重化とリフレッシュを行うタイミングおよびロード
やストア命令によるDRAMへの内部アクセスを調整するこ
とによりDRAMのリフレッシュや内部アクセスをメモリモ
ジュール外部から隠蔽することが出来るため、本メモリ
モジュールにアクセスする場合にリフレッシュやDRAMの
内部アクセスを考慮してタイミングを調整する必要は無
い。従って従来のSRAMだけを用いたメモリモジュールと
同様に使用することが出来るため、従来システムを変更
せずに大容量メモリモジュールを使用することが出来
る。また、DRAMのリフレッシュ間隔を狭めることによっ
て高温時にもDRAMを動作させることが可能となり、使用
温度範囲の広いメモリモジュールを実現できる。一方、
低温時にはDRAMのリフレッシュ間隔を広げることによっ
て、データ保持に必要な電力を削減し、データ保持電力
の少ないメモリモジュールを実現することが出来る。パ
ワーモジュールPMの働きによってはDRAMの一部、あるい
は全部の電源供給を停止して記憶領域を限定してデータ
保持に必要な電力を削減する事もできる。さらに、制御
回路の電源供給も停止してよりデータ保持電力の少ない
メモリモジュールを実現することも出来る。また、この
ような場合にはMMUによってデータ保持を行う記憶領域
が自在に設定出来るため、様々な機器に対応して幅広く
用いることが可能である。
【０２７８】＜実施例５＞図43は本発明におけるメモリ
モジュールの第四の実施例を示したものである。図43
(A)には上面図、図43(B)には断面図を示した。本メモリ
モジュールはボールグリッドアレイ(BGA)によって装置
に実装する基盤(例えばガラスエポキシ基板でできたプ
リント回路ボードPCB)上にCHIP1(FLASH)、CHIP2(SRAM+C
TL_LOGIC)、CHIP3(DRAM1)及びCHIP4(DRAM2)が搭載され
ている。とくに制限されないが、CHIP3及びCHIP4にはい
わゆるチップの中央に信号及び電源パッド列が１列に並
ぶ汎用DRAMのベアチップが使用されている。また、とく
に制限されないが、CHIP1にはいわゆるチップの一端に
信号及び電源パッド列が１列に並ぶFLASHの汎用ベアチ
ップが使用されている。
【０２７９】CHIP1と基盤上のボンディングパットはボ
ンディングワイヤ(PATH2)で接続され、CHIP2と基盤上の
ボンディングパットはボンディングワイヤ(PATH3)で接
続されている。CHIP3及びCHIP4はCHIP2とボンディング
ワイヤ(PATH1)で接続される。CHIP1とCHIP2とボンディ
ングワイヤ(PATH４)で接続される。チップの搭載された
基盤上面は樹脂モールドが行われて各チップと接続配線
を保護する。なお、さらにその上から金属、セラミッ
ク、あるいは樹脂のカバー(COVER)を使用しても良い。
【０２８０】本発明による実施例ではプリント回路ボー
ドPCB上にベアチップを直接搭載する為、実装面積の小
さなメモリモジュールを構成することが出来る。また、
各チップを近接して配置することが出来るため、チップ
間配線長を短くすることが出来る。チップ間の配線及び
各チップと基盤間の配線をボンディングワイヤ方式で統
一することによって少ない工程数でメモリモジュールを
製造することが出来る。さらにチップ間をボンディング
ワイヤで直接配線することによって基盤上のボンディン
グパット数とボンディングワイヤの本数を削減して少な
い工程数でメモリモジュールを製造することが出来る。
大量に量産される汎用DRAMのベアチップを用いることが
できるため、メモリモジュールを安価に安定供給するこ
とが出来る。樹脂のカバーを使用した場合にはより強靭
なメモリモジュールを構成することが出来る。セラミッ
クや金属のカバーを使用した場合には強度のほか、放熱
性やシールド効果に優れたメモリモジュールを構成する
ことが出来る。
【０２８１】図44は本発明におけるメモリモジュールの
図43の変形例である。図44(A)には上面図、図44(B)には
断面図を示した。この例ではCHIP2(SRAM+CTL_LOGIC)がC
HIP3及びCHIP4上に搭載されている。CHIP2とCHIP3又はC
HIP4への配線にはPATH5が用いられている。CHIP1と基盤
上のボンディングパットはボンディングワイヤ(PATH2)
で接続され、CHIP2と基盤上のボンディングパットはボ
ンディングワイヤ(PATH3)で接続されている。CHIP1とCH
IP2とボンディングワイヤ(PATH４)で接続される。
【０２８２】この実装方法によってプリント回路ボード
PCBの面積を削減する事が出来る。また、積層したチッ
プ間の配線PATH1によって、配線長を短くする事が出来
る為、配線の信頼性を向上できるほか、外部へのノイズ
輻射を低減することが出来る。
【０２８３】＜実施例６＞図45は本発明におけるメモリ
モジュールを利用した携帯電話機の実施例を示したもの
である。携帯電話は、アンテナANT、無線ブロックRF、
ベースバンドブロックBB、音声コーデックブロックSP、
スピーカーSK、マイクMK、プロセッサCPU、液晶表示部L
CD、キーボードKEY、本発明のメモリモジュールMEMで構
成される。
【０２８４】通話時の動作を説明する。アンテナANTを
通って受信された音声は無線ブロックで増幅され、ベー
スバンドブロックBBへ入力される。ベースバンドブロッ
クBBでは、音声のアナログ信号をデジタル信号に変換
し、エラー訂正と復号処理おこない、音声コーデックブ
ロックSPへ出力する。音声コーデックブロックがデジタ
ル信号をアナログ信号に変換しスピーカーSKに出力する
と、スピーカーから相手の声が聞こえる。
【０２８５】携帯電話機から、インターネットのホーム
ページにアクセスし、音楽データをダウンロードし、再
生して聞き、最後にダウンロードした音楽データを保存
するという一連の作業を行うときの動作を説明する。メ
モリモジュールMEMには、基本プログラム、アプリケー
ションプログラム（メール、Webブラウザ、音楽再生、
ゲームなど）が格納されている。キーボードより、Web
ブラウザの起動を指示すると、メモリモジュールMEM内
のFLASHに格納されているWebブラウザのプログラムが、
同じメモリモジュール内のDRAMへと転送される。DRAMへ
の転送が終了するとプロセッサCPUはDRAM内のWebブラウ
ザのプログラムを実行し、液晶表示LCDにWebブラウザが
表示される。所望のホームページにアクセスし、気に入
った音楽データのダウンロードをキーボードより指示す
ると、音楽データは、アンテナANTを通って受信され、
無線ブロックで増幅され、ベースバンドブロックBBへ入
力される。ベースバンドブロックBBでは、アナログ信号
である音楽データをデジタル信号に変換し、エラー訂正
と復号処理おこなう。最終的に、デジタル信号化された
音楽デーたはメモリモジュールMEMのDRAMへ一旦、格納
され、FLASHへと転送される。次にキーボードKEYより、
音楽再生プログラムの起動を指示するとメモリモジュー
ルMEM内のFLASHに格納されている音楽再生プログラム
が、同じメモリモジュール内のDRAMへと転送される。DR
AMへの転送が終了するとプロセッサCPUはDRAM内の音声
再生プログラムを実行し、液晶表示LCDに音楽再生プロ
グラムが表示される。キーボードより、DRAMへダウンロ
ードした音楽データを聞くための指示を行うと、プロセ
ッサCPUは音楽再生プログラムを実行し、DRAMへ保持し
ている音楽データ処理し、最終的にスピーカーSKから音
楽が聞こてくる。このとき、本発明のメモリモジュール
は大容量のDRAMを用いているため、Webブラウザと音楽
再生プログラムはDRAMに保持されており、どちらのプロ
グラムもCPUによって同時に実行されている。さらに、
電子メールプログラムを起動し、電子メールプログラ
ム、メールの送受信も同時にできる。Webのブラウザを
停止した場合でも、メモリモジュール内のDRAMには保持
しているため、再起動時はすぐに起動することができ
る。キーボードより電源遮断の指示が入力されると、メ
モリモジュールは、SRAMのみ動作させ、最低限のデータ
時保持を行い、消費電力を極端に小さくできる。
【０２８６】このように、本発明のメモリモジュールを
用いることにより、大量のメール、音楽再生、アプリケ
-ションプログラムや音楽データ、静止画像データ、動
画データなどを格納でき、さらに複数のプログラムを同
時に実行できる。
【０２８７】
【発明の効果】以上説明したように本発明の好ましい実
施例によって得られる効果は以下の通りである。FLASH
のデータをDRAMにコピーすることで、FLASHデータの読
み出しおよび書き込み速度をSDRAMやSRAMと同等にする
ことができる。
【図面の簡単な説明】
【図１】本発明を適用したメモリモジュールの構成図で
ある。
【図２】図1のCHIP2の一例を示すブロック図である。
【図３】本発明を適用したメモリモジュールのアドレス
マップの一例を示す説明図である。
【図４】本発明を適用したメモリモジュールのアドレス
マップの一例を示す説明図である。
【図５】本発明を適用したメモリモジュールの電源投入
時の動作の一例を示す図である。
【図６】本発明のメモリモジュール内のFLASHからDRAM
へのデータ転送動作の流れを示すフローチャートであ
る。
【図７】本発明のメモリモジュール内のDRAMからFLASH
へのデータ転送動作の流れを示すフローチャートであ
る。
【図８】本発明のメモリモジュール内のDRAMへの読み出
し動作と書きこみ動作の流れを示すフローチャートであ
る。
【図９】図２に示したデータ更新管理回路CPBの動作の
一例を示す図である。
【図１０】本発明のメモリモジュールでの電源遮断時の
動作の流れを示すフローチャートである。
【図１１】メモリモジュール外部からのロード命令によ
るDRAMの動作の一例を示した図である。
【図１２】メモリモジュール外部からのストア命令によ
るDRAMの動作の一例を示した図である。
【図１３】本発明のメモリモジュール内のDRAMへの読み
出し動作と書きこみ動作の一例を示す図である。
【図１４】ストア命令によるDRAMへの読み出し動作が行
われているときに、外部からDRAMへの読み出し動作が生
じた際のDRAMからの読み出し動作の一例を示す図であ
る。
【図１５】図１で示されるFLASHの一構成例を示すブロ
ック図である。
【図１６】図15で示されるFLAHからのデータ読み出しの
タイミングチャートの一例である。
【図１７】本発明を適用したメモリモジュールの一構成
例を示した図である。
【図１８】図17で示されるFLASHの一構成例を示すブロ
ック図である。
【図１９】図18で示されるFLAHからのデータ読み出しの
タイミングチャートの一例である。
【図２０】DRAMの一構成例を示すブロック図である。
【図２１】本発明を適用したメモリモジュールの構成図
である。
【図２２】図22のCHIP2の一例を示すブロック図であ
る。
【図２３】本発明を適用したメモリモジュールのアドレ
スマップの一例を示す説明図である。
【図2４】本発明を適用したメモリモジュールのアドレ
スマップの一例を示す説明図である。
【図２５】本発明を適用したメモリモジュールの電源投
入時の動作の一例を示す図である。
【図２６】本発明を適用したメモリモジュールの電源投
入時の動作の一例を示す図である。
【図２７】本発明のメモリモジュールへのアクセスの優
先順位と動作の一例を示した図である。
【図２８】メモリモジュール外部からのロード命令およ
びストア命令によるDRAMの動作の一例を示した図であ
る。
【図２９】ロード命令およびストア命令によるDRAMへの
アクセスが行われているときに、外部からDRAMへのアク
セスが生じた際のDRAMの動作の一例を示す図である。
【図３０】本発明を適用したメモリモジュールのタイミ
ングチャートの一例である。
【図３１】本発明を適用したメモリモジュールのタイミ
ングチャートの一例である。
【図３２】SRAMの一構成例を示すブロック図である。
【図３３】本発明によるメモリモジュールの実装形態の
一例である。
【図３４】本発明によるメモリモジュールの実装形態の
一例である。
【図３５】本発明を適用したメモリモジュールの構成図
である。
【図３６】図35のCHIP2の一例を示すブロック図であ
る。
【図３７】本発明を適用したメモリモジュールのアドレ
スマップの一例を示す説明図である。
【図３８】外部からのDRAMのアクセスとリフレッシュを
両立して行う様子を説明する図である。
【図３９】外部からのDRAMのアクセスと内部のDRAMアク
セスを両立して行う様子を説明する図である。
【図４０】DRAMのリフレッシュ方式の一例を示す図であ
る。
【図４１】WORK期間、REF.期間の切り替え時にアクセス
を引き継ぐ様子を説明する図である。
【図４２】本発明を適用したメモリモジュールのタイミ
ングチャートの一例である。
【図４３】本発明によるメモリモジュールの実装形態の
一例である。
【図４４】本発明によるメモリモジュールの実装形態の
一例である。
【図４５】本発明によるメモリモジュールを利用した携
帯電話の構成例を示す図である。
【符号の説明】
CHIP1…不揮発性メモリ、 CHIP2…制御回路(CTL_LOGI
C)またはスタティックランダムアクセスメモリ(SRAM)と
制御回路(CTL_LOGIC)が集積された半導体チップ、 CHI
P3…ダイナミックランダムアクセスメモリ(DRAM)あるい
はダイナミックランダムアクセスメモリ(DRAM1)、CHIP4
…ダイナミックランダムアクセスメモリ(DRAM2)、 S
-VCC…CHIP2の電源、S-VSS…CHIP2のグラウンド、PS…
パワー制御信号、L-VCC…CHIP2の電源、 L-VSS…CHIP2
グラウンド、CLK…CHIP2のクロック信号、CKE…CHIP2の
クロックイネーブル信号、/CS…CHIP2のチップセレクト
信号、/RAS…CHIP2のロウアドレスストローブ信号、/CA
S…CHIP2のカラムアドレスストローブ信号、/WE…CHIP2
のライトイネーブル信号、DQMU/DQML…CHIP2のインプッ
ト/アウトプットマスク信号、WAIT…CHIPのウエィト信
号、A0〜A15…CHIP2のアドレス信号、D1-CLK…CHIP3の
クロック信号、D1-CKE…CHIP3のクロックイネーブル信
号、 D1-/CS…CHIP3のチップセレクト信号、 D1-/RAS
…CHIP3のロウアドレスストローブ信号、 D1-/CAS…CH
IP3のカラムアドレスストローブ信号、 D1-/WE…CHIP3
のライトイネーブル信号、 D1-A0〜D1-A15…CHIP3のア
ドレス信号、 D1-DQMU/DQML…CHIP3のインプット/アウ
トプットマスク信号、 D1-DQ0〜D2-DQ15…CHIP3のデー
タ入出力、 D1-VCC…CHIP3の電源、 D1-VSS…CHIP3の
グラウンド、 D1-VCCQ…CHIP3のI/O用電源、 D1-VSSQ
…CHIP3のI/O用グラウンド、F-/CE…CHIP1のチップイネ
ーブル信号、 F-/OE…CHIP1のアウトプットイネーブル
信号、 F-/WE…CHIP1のライトイネーブル信号、 F-SC
…CHIP1のシリアルクロック信号、F-/RES…CHIP1のリセ
ット信号、F-CDE…CHIP1のコマンドデータイネーブル信
号、F-RDY/BUSY…CHIP1のレディ/ビジィ信号、I/O0〜I/
O7…CHIP1の入出力信号、COM_GEN…コマンドジェネレー
タ、INT…初期化回路、MMU…メモリマネージメントユニ
ット、CPB…データ更新アドレス管理回路、REG…コマン
ドレジスタ、A_CONTアクセスコントローラ、 PM…パワ
ーマネージメントモジュール、 R/W BUFFER…リード/
ライトバッファ、CLKBUF…クロックバッファ、FGEN…フ
ラッシュ制御信号生成回路、ECC…エラー訂正回路、REP
…代替処理回路、FLASH Copy Area…フラッシュデー
タコピー領域、Work Area…ワーク領域、MD-Area…メ
インデータ領域、REP−Area…代替領域、Fail Area B…
不良領域B、Fail Area C…不良領域C、A、As…アクティ
ブ命令、R、Rs…リード命令、W…ライト命令、RR、R0、
R1、RD、RT、RU…ロウアドレス、RC、C0、C1、CD、CF、
CT、CU、CR…カラムアドレス、Ld…ロード命令コード、
Sa…開始アドレス、Ea…終了アドレス、P、Ps…プリチ
ャージ命令、In…入力データ、Ｏ、Ｏｓ…出力データ、
St…ストア命令コード、B、BOs…バンクアドレス、C-BU
F…コントロール信号バッファ、CTL…コマンドコントロ
ーラ、MUX…マルチプレクサ、DI-BUF…データインプッ
トバッファ、インプットデータコントローラIDC…イン
プットデータコントローラ、SA-BUF…セクタアドレスバ
ッファ、X-DEC…Xデコーダ、MA…メモリアレイ、Y-CT…
Yアドレスカウンタ、Y-DEC…Yデコーダ、YGATE/SENSE-A
MP…Yゲート＆センスアンプ回路、DATA-REG…データレ
ジスタ、DO-BUF…データアウトプットバッファ、Rcode
…リード命令コード、AD1、AD2、AD3…アドレス、F-/CE
…チップイネーブル信号、F-CLE…コマンドラッチイネ
ーブル信号、F-ALE…アドレスラッチイネーブル信号、F
-/WE…ライトイネーブル信号，F-/RE…リードイネーブ
ル信号、F-/WP…ライトプロテクト信号、F-R/B…レディ
/ビジィ信号，I/O0〜I/O7…入出力信号でアドレスの入
力や、データの入出力に使用する。 L-CONT…動作ロジックコントローラ、CTL…制御回路、I
/O-CONT…入出力コントロール回路、STREG…ステータス
レジスタ、ADREG…アドレスレジスタ、COMREG…コマン
ドレジスタ、R-B…レディ・ビジー回路、VL-GEN…高電
圧発生回路、ROW-BUF…ローアドレスバッファ、ROW-DEC
…ローアドレスデコーダー、COL−BUF…カラムバッフ
ァ、ダCOL-DEC…カラムデーコー、DATA−REG…データレ
ジスタ、SENSE-AMP…センスアンプ、MA…メモリアレ
イ、X-ADB…Ｘアドレスバッファ、REF.COUNTER…リフレ
ッシュカウンタ, X-DEC…Ｘデコーダ、MA…メモリアレ
イ, Y-ADB…Ｙアドレスバッファ、Y-AD COUNTER…Ｙア
ドレスカウンタ、Y-DEC…Ｙデコーダ,SENS AMP.& I/O B
US…センスアンプ回路＆Ｙゲート、INPUT BUFFER…入力
データバッファ回路、OUTPUT BUFFER…出力データバッ
ファ回路、 CONTROL LOGIC& TG…制御回路＆タイミング
発生回路、S-/CE1,、S-CE2…チップイネーブル信号、 S
-/OE…アウトプットイネーブル信号、 S-/WE…ライトイ
ネーブル信号、 S-/LB…ロアーバイト選択信号、S-/UB
…アッパーバイト選択信号、AS…アクセススイッチ回
路、 SRAM…スタティックランダムアクセスメモリ、
ATD…アドレストランジションディテクタ、 CTD…コマ
ンドトランジションディテクタ、TMP…温度測定モジュ
ール、 RC…リフレッシュカウンタ、X-DEC…Ｘデコー
ダ、MA(SRAM)…メモリアレイ、Y-GATE…Ｙゲート、Y-DE
C…Ｙデコーダ、D_CTL…入力データ制御回路、CONTROL
LOGIC…制御回路、PCB…プリント回路基板、 COVER…
モジュールの封止カバー、 PATH1…CHIP1とCHIP3又はC
HIP4を接続するボンディング配線、 PATH2…PCBとCHIP
1を接続するボンディング配線、 PATH3…PCBとCHIP2と
を接続するボンディング配線、PATH4…CHIP1とCHIP2を
接続するボンディング配線、PATH5…CHIP3又はCHIP4とC
HIP3及びCHIP4上に搭載されたCHIP2とを接続するボンデ
ィング FIFO…ファーストインファーストアウト(メモリ)、 CA
CHE…kキャッシュメモリ、SHADOW…シャドウ領域、WORK
…ワーク期間、 REF…リフレッシュ期間 ANT…アンテナ、RF…無線ブロック、BB…ベースバンド
ブロック、SP…音声コーデックブロック、SK…スピーカ
ー、MK…マイク、CPU…プロセッサ、LCD…液晶表示部、
KEY…キーボード、MEM…本発明のメモリモジュール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ｚ 11/406 ３６２Ｓ 11/407 ３６３Ｇ 16/02 17/00 ６０１Ｕ 16/04 ６２２Ｅ Ｆターム(参考） 5B018 GA04 HA03 MA23 NA02 NA06 5B025 AD00 AE05 5B060 MM02 MM03 5B065 BA05 CE11 CH01 5M024 AA41 BB30 BB40 EE05 EE09 EE15 EE22 EE26 EE29 JJ02 KK22 PP01 PP03 PP07 PP10

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】第１の読み出し時間を持つ不揮発性メモリ
    と、 前記第１の読み出し時間よりも少なくとも１００倍以上
    読み出し時間の短い第２の読み出し時間を持つランダム
    ・アクセス・メモリと、 前記不揮発性メモリ及び前記ランダム・アクセス・メモ
    リに結合され、前記ランダム・アクセス・メモリ及び前
    記不揮発性メモリに対するアクセスを制御するための制
    御回路を含む回路と、 前記回路に結合された複数の入出力端子とを含む半導体
    記憶装置。
  2. 【請求項２】請求項１において、前記入出力端子を介し
    た前記不揮発性メモリに対するアクセスは、前記ランダ
    ム・アクセス・メモリを経由して行う半導体記憶装置。
  3. 【請求項３】請求項１において、前記半導体記憶装置に
    対して動作電源が投入された初期において、前記不揮発
    性メモリの一部の記憶データは、前記ランダム・アクセ
    ス・メモリの第１領域に転送されて当該第１領域に記憶
    される半導体記憶装置。
  4. 【請求項４】請求項３において、前記入出力端子を介し
    た前記不揮発性メモリに対するアクセスは、前記ランダ
    ム・アクセス・メモリの前記第１領域に対して行う半導
    体記憶装置。
  5. 【請求項５】請求項４において、前記制御回路は、前記
    ランダム・アクセス・メモリの前記第１領域に対するア
    クセスによってデータの書き換えの生じたアドレスを記
    憶する回路を有し、 所定のタイミングで、前記第１領域の書き換え生じたア
    ドレスのデータを前記不揮発性メモリに書き戻すことが
    可能とされる半導体記憶装置。
  6. 【請求項６】請求項１において、前記ランダム・アクセ
    ス・メモリは、前記不揮発性メモリの一部の記憶データ
    が転送複写され前記不揮発性メモリのアクセスのバッフ
    ァ領域となる第１領域と、前記半導体記憶装置の外部か
    らのアクセスに対するワーク領域となる第２領域とを有
    する半導体記憶装置。
  7. 【請求項７】請求項１において、前記ランダム・アクセ
    ス・メモリはクロック同期型ＤＲＡＭでり、前記入出力
    端子を介した前記半導体記憶装置の外部から前記不揮発
    性メモリ及び前記ランダム・アクセス・メモリへのアク
    セスは前記クロック同期型ＤＲＡＭのインタフェースで
    行われる半導体記憶装置。
  8. 【請求項８】請求項１において、前記不揮発性メモリは
    ＮＡＮＤ型フラッシュメモリであり、前記ランダム・ア
    クセス・メモリはクロック同期型ＤＲＡＭである半導体
    記憶装置。
  9. 【請求項９】請求項１において、前記半導体記憶装置
    は、第１半導体チップ、第２半導体チップ、及び第３半
    導体チップが含まれるマルチップメモリモジュールであ
    り、第１半導体チップは前記不揮発性メモリを含み、前
    記第２半導体チップは前記回路を含み、前記第３半導体
    チップは前記ランダム・アクセス・メモリを含む半導体
    記憶装置。
  10. 【請求項１０】請求項１において、前記回路はスタティ
    ック・ランダム・アクセス・メモリを含み、 前記入出力端子を介した前記不揮発性メモリ及び前記ラ
    ンダム・アクセス・メモリへのアクセスは前記スタティ
    ック・ランダム・アクセス・メモリのインタフェースで
    行われる半導体記憶装置。
  11. 【請求項１１】請求項１において、前記ランダム・アク
    セス・メモリはダイナミック・ランダム・アクセス・メ
    モリであり、 前記入出力端子を介した前記ダイナミック・ランダム・
    アクセス・メモリにたいするアクセスにおいて、前記ダ
    イナミック・ランダム・アクセス・メモリに対するリフ
    レッシュは隠蔽される半導体記憶装置。
  12. 【請求項１２】請求項１０において、前記半導体記憶装
    置は、第１半導体チップ、第２半導体チップ、第３半導
    体チップ、及び第４チップが基板上に搭載されて封止さ
    れたマルチップメモリモジュールであり、 第１半導体チップは前記不揮発性メモリを含み、前記第
    ２半導体チップは前記回路を含み、前記第３半導体チッ
    プは前記ランダム・アクセス・メモリの一部を含み、前
    記第４チップは前記ランダム・アクセス・メモリの他の
    一部を含む半導体記憶装置。
  13. 【請求項１３】フラッシュメモリと、 ＤＲＡＭと、 前記フラッシュメモリ及び前記ＤＲＡＭに結合され、前
    記ＤＲＡＭ及び前記不揮発性メモリに対するアクセスを
    制御するための制御回路と、 前記回路に結合された複数の入出力端子とを含み、 前記入出力端子を介した前記フラッシュメモリに対する
    アクセスは、前記ＤＲＡＭを経由して行う半導体記憶装
    置。
  14. 【請求項１４】請求項１３において、前記半導体記憶装
    置に対して外部から動作電源が投入された初期におい
    て、前記フラッシュメモリの一部の記憶データは、前記
    ＤＲＡＭの第１領域に転送されて当該第１領域に記憶さ
    れる半導体記憶装置。
  15. 【請求項１５】請求項１４において、前記制御回路は、
    前記第１領域に対して外部からのアクセスによってデー
    タの書き換えの生じたアドレスを記憶する回路を有し、 所定のタイミングで、前記第１領域の書き換え生じたア
    ドレスのデータを前記不揮発性メモリに書き戻すことが
    可能とされる半導体記憶装置。
  16. 【請求項１６】第１領域と第２領域とを含む不揮発性メ
    モリと、 第３領域と第４領域とを含むランダム・アクセス・メモ
    リと、 前記不揮発性メモリ及び前記ランダム・アクセス・メモ
    リに結合されてたメモリコントローラとを備え、 前記第１領域と前記第３領域には同じデータが保持され
    る半導体記憶装置
  17. 【請求項１７】請求項１６において、前記メモリコント
    ローラは、前記不揮発性メモリから読み出したデータの
    エラー検出と訂正を行うためのエラー訂正回路を有し、
    前記不揮発性メモリの前記第１領域から前記ランダム・
    アクセス・メモリの前記第３領域へデータを転送する際
    は、前期エラー訂正回路によって訂正されたデータを前
    記第３領域へ転送する半導体記憶装置。
  18. 【請求項１８】請求項１６において、前記メモリコント
    ローラは、前記第３領域のデータの更新された更新アド
    レスを記憶し、電源遮断時に、前記更新アドレスに対応
    する更新データを、第３領域から第１メモリへ転送し、
    当該転送の終了後に前記ランダム・アクセス・メモリの
    電源を遮断する半導体記憶装置。
  19. 【請求項１９】請求項１６において、 前記メモリコントローラは、アクセス優先判定回路を有
    し、前記ランダム・アクセス・メモリに対するリフレッ
    シュ要求を第１優先とし、外部から前記ランダム・アク
    セス・メモリへのアクセス要求を第２優先とし、前記不
    揮発性メモリと前記ランダム・アクセス・メモリ間のデ
    ータ転送に関わるアクセス要求を第３優先とする半導体
    記憶装置。
  20. 【請求項２０】請求項１６において、 前記メモリコントローラは第１半導体チップに形成さ
    れ、前記ランダム・アクセス・メモリは第２半導体チッ
    プに形成され、前記不揮発性メモリは第３半導体チップ
    に形成され、 前記半導体記憶装置は、前記第１、第２および第３半導
    体チップが内部に含まれる封止体をさらに有し、 前記封止体は、前記第１半導体チップおよび前記第２半
    導体チップと電気的接続をするための複数の第１電極
    と、前記第１半導体チップおよび前記第３半導体チップ
    と電気的接続をするための複数の第２電極と、前記第１
    半導体チップと封止体の外部に対して電気的接続をする
    ための複数の第３電極と、前記第３半導体チップと封止
    体の外部に対して電気的接続をするための複数の第４電
    極とを有する半導体装置。
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