JP2006065533A - 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム - Google Patents

Abstract

【課題】ブロックアクセスの安価な半導体メモリを記憶媒体に用いても、それをランダムアクセスが可能な通常のシステムメモリのように扱える半導体記憶装置およびそのアクセス方法、並びにメモリ制御システムを提供する。
【解決手段】半導体記憶装置１９ａは、第１の半導体メモリとしてのＮＡＮＤ型フラッシュメモリ１７ａと、第２の半導体メモリとしてのＳＲＡＭ１８ａと、含み、ＳＲＡＭ１８ａはフラッシュメモリ１７ａのキャッシュであり、フラッシュメモリ１７ａはＳＲＡＭ１８ａを介してアクセスされ、外部からアクセスされる論理メモリアドレス上には第１アドレス領域と第２アドレス領域を有し、第１アドレス領域にはＳＲＡＭ１８ａの一部がマッピングされており、第２アドレス領域をメモリアクセスすることにより、フラッシュメモリ１７ａとＳＲＡＭ１８ａ間のデータ転送を制御する制御回路１６ａを有する。
【選択図】 図４

Description

本発明は、半導体記憶装置に関するものであり、特にキャッシュメモリを内蔵した半導体記憶装置に関するものである。

近年ＮＡＮＤ型フラッシュメモリに代表されるブロックアクセス型の半導体メモリの需要が急進している。

図１は、ブロックアクセス型メモリの一例として、ＮＡＮＤ型フラッシュメモリの内部構成例を示す図である。
図１のＮＡＮＤ型フラッシュメモリは、ビット線ＢＬ１〜ＢＬｎに接続された複数のメモリユニット１−１〜１−ｎがアレイ状に（縦横に）配列されている。
メモリユニット１（−１〜−ｎ）は、選択用トランジスタ２および３に挟まれて、たとえば１６個のメモリセルＮ０〜Ｎ１５が直列接続された構成となっている。
たとえば奇数列の選択用トランジスタ２，３のゲートが選択ゲート線ＳＬ１，ＳＬ２に接続され、偶数列の選択用トランジスタ２，３のゲートが選択ゲート線ＳＬ３，ＳＬ４に接続されている。また、各メモリセルＮ０〜Ｎ１５のゲートがワード線ＷＬ０〜ＷＬ１５に接続されている。

各メモリセルＮ０〜Ｎ１５は積層ゲート構造を持ち、浮遊ゲートへの電荷蓄積量に従ってデータを記憶する。すなわち、浮遊ゲートに多くの電子が蓄積されていると、トランジスタの閾値が上昇するので、チャージされたビット線ＢＬ１〜ＢＬｎからのメモリユニット１（−１〜−ｎ）への電流貫通の有無を、センスアンプ等を含むアクセス回路４で検出してデータ判定を行う。

このようなＮＡＮＤ型フラッシュメモリは、メモリセル毎のビット線へのコンタクトが不要なので、実効セルサイズを小さくでき、コスト低減に有利である。しかしセルトランジスタを多数直列接続しているため、各ユニットの読み出し電流が非常に小さい。また、周辺回路を削減するためアレイが非常に大きくなっており、ワード線やビット線の負荷容量が大きく、その駆動には長い時間を要する。
したがって、バイトまたはワード単位のランダムアクセスには適さず、そのような仕様自体を持たないか、もしくは数十μｓのアクセス時間を要する。すなわち、メモリを安価に製造するために、セルレベルのアクセス性能は犠牲になっている。

ところが、アレイ内の選択ワード線上に接続された多数セルのデータは、センスアンプに同時並列に読み出されるので、数ｋＢといったブロック単位であれば高速化が可能である。すなわち、一旦先頭データが読み出された後は、連続したデータを高速に読み出すことができる。

また、書き込みについても同様の並列処理で高速化でき、たとえばＮＡＮＤ型フラッシュメモリではＦ−Ｎ(Fowler-Nordheim) 注入による低電流書き込みが可能なので、ブロック単位での転送速度はＮＯＲ型フラッシュメモリより二桁近く速い。

このようなメモリは現在主として携帯電話やデジタルカメラ等のためのユーザ用のファイルストレージとして使用されている。

図２は、フラッシュメモリをユーザ用のファイルストレージとして使用する場合のシステム構成を概念的に示す図である。

このシステム１０において、ＣＰＵ１１にはシステムバス１２を介してＮＯＲ型フラッシュメモリ１３と、ＤＲＡＭ（１４）が接続されている。両メモリはシステムメモリ中にその領域がマッピングされており、ＮＯＲ型フラッシュメモリ１３にはブートコードやＯＳ、アプリケーションが格納されている。またＤＲＡＭ１４にはアプリケーションの一部がロードされて実行されたり、ＯＳのワークエリアが構築される。

システムバス１２には、さらに外部記憶装置にアクセスするためのインターフェース回路（ＩＦ）１５が接続されており、その先にはＮＡＮＤ型フラッシュの制御回路１６とＮＡＮＤ型フラッシュメモリ１７が接続されている。
制御回路１６は、ＡＴＡ規格等で定められたインターフェース回路１５の仕様にあわせてＮＡＮＤ型フラッシュメモリ１７のデータを入出力転送するものであり、さらに外部から指定された論理アドレスをメモリ１７の物理アドレスに変換する機能や、ＥＣＣ回路でメモリ１７から読み出したデータに符号化エラー訂正を施す機能等を有している。

図３は、図２のシステムのメモリマップの例を示す図である。
図３において、２１がＮＯＲ型フラッシュメモリ１３のメモリ領域を、２２がＤＲＡＭ１４のメモリ領域をそれぞれ示している。

システムが起動すると、ＣＰＵ１１はまずＮＯＲ型フラッシュメモリ領域２１にアクセスし、そのブートコード２３を実行する。その過程でＤＲＡＭ領域２２内にはＮＯＲ型フラッシュメモリ領域２１から各種のプログラムがロードされて、実行される。
たとえば、インターフェース回路１５を操作するためのドライバーソフト２４がロード、実行され、その時点でＮＡＮＤ型フラッシュメモリ１７のアクセスが可能になる。フラッシュメモリ１７はシステムメモリ内にはマッピングされない。別途ＩＯマップ空間が設けられ、そこにマッピングされたレジスタを介して、インターフェース回路１５とドライバーソフト２４が規定する特定のプロトコルを用いて、データの受け渡しが行われる。

さらに、ブロック型データは所望箇所の取り出しに時間がかかるので、ブロックデバイス用管理ソフト２５がロード、実行されて、ブロックデータのキャッシュ領域２６が確保され、管理される。

このようにしてＮＡＮＤ型フラッシュメモリ１７が使用可能になると、それは主としてユーザーデータをファイルとして保存するために使用される。
また、アプリケーションの一部がファイルとして保存され、それがＤＲＡＭ１４内の空き領域にロード、展開されて、実行される場合もある。

上述したように、従来のシステム構成は、２種類のフラッシュメモリを、役割を分担して使い分けている。しかし、各々のメモリに関して以下の問題がある。

まず、前述の如く、ＮＡＮＤ型フラッシュメモリは安価な不揮発性メモリながらランダムアクセスには適さず、さらに最初のデータ取得には長時間が必要である。
したがって、通常のシステムメモリのようにはアクセスできず、ハードディスクと同様な、ブロックアクセスの外部記憶装置として扱わざるを得ない。
その結果、外部記憶装置向けのインターフェース回路１５が必要になり、記憶装置の実装やシステムの回路構成はより複雑になる。
さらに上述のようなインターフェース回路１５の操作にはドライバソフト２４が必要であり、メモリの転送性能もそのプロトコルで制限される。

さらに、ホストはシステムメモリ内に別途キャッシュ領域２６を設け、管理ソフト２５によってその管理を行わねば、効率的なデータのやり取りができない。その際、管理ソフトはデータ更新を監視したり、さらに場合によっては電源瞬断対策のためのバックアップ機構を備える等、さまざまな処理を必要とする。
したがって、ホストにとって、ブロックデータを扱う際には多くの付帯作業が伴うことになり、処理性能も出しにくい。

一方、ＮＯＲ型フラッシュメモリ１３はワード単位のランダムな読み出しが可能でシステムメモリとして扱えるが、高価である。さらに、通常はＲＯＭとしてのアクセスしかできず、ＲＡＭとしては扱えない。書き換えには通常アクセスとは異なる例外的操作が必要で、しかも非常に時間がかかる。

近年家電機器も多機能化されるとともに通信機能を持ち、プログラムをオンラインで頻繁にアップデートするケースが増えている。上記ＮＯＲ型フラッシュの欠点は、このようなケースでは特に顕著である。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、ＮＡＮＤ型フラッシュメモリのようなブロックアクセスの安価な半導体メモリを記憶媒体に用いても、それをランダムアクセスが可能な通常のシステムメモリのように扱える半導体記憶装置およびそのアクセス方法、並びにメモリ制御システムを提供することにある。

上記目的を達成するため、本発明の第１の観点の半導体記憶装置は、第１の半導体メモリと、第２の半導体メモリと、含み、上記第２の半導体メモリは上記第１の半導体メモリのキャッシュであり、上記第１の半導体メモリは上記第２の半導体メモリを介してアクセスされ、外部からアクセスされる論理メモリアドレス上には第１アドレス領域と第２アドレス領域を有し、上記第１アドレス領域には上記第２の半導体メモリの少なくとも一部がマッピングされており、上記第２アドレス領域をメモリアクセスすることにより、上記第１の半導体メモリと上記第２の半導体メモリ間のデータ転送を制御する機能を有する。

好適には、外部からの上記第２アドレス領域への所定の情報の書き込みに応じて、上記第１の半導体メモリ内の所望のブロック領域を上記第２の半導体メモリ内に転送する機能を有する。

好適には、上記第２アドレス領域から所定データを読み出すことで、上記第１の半導体メモリ内の所望のブロック領域が上記第２の半導体メモリ内に転送されているか否かを判定する機能を有する。

好適には、上記第１の半導体メモリはブロックアクセス型の大容量メモリであり、上記第２の半導体メモリはランダムアクセス型の小容量メモリであって、上記第１の半導体メモリと上記第２の半導体メモリ間のデータ転送はブロック単位で行われる。

好適には、外部からの上記第２アドレス領域への所定の情報の書き込みに応じて、上記第１の半導体メモリ内の所望のブロック領域を上記第２の半導体メモリのキャッシュ領域内に転送し、転送が完了すると外部に通知する機能を有する。

好適には、上記第１の半導体メモリは不揮発性メモリであり、電源投入もしくはリセット入力を検知して、上記第１の半導体メモリの所定の領域を自動的に上記第２の半導体メモリに転送格納する機能を有する。

好適には、上記第１のアドレス領域は、上記第１の半導体メモリの論理アドレス領域に一対一で対応しており、第１のアドレス領域にアクセスすると、第１の半導体メモリの対応領域が第２の半導体メモリを介してアクセスされる。

好適には、上記第１の半導体メモリのどの領域が上記第２の半導体メモリのどの領域に格納されているかを示す照応情報が格納されており、外部から上記第１のアドレス領域にアクセスがあると、入力アドレスと上記照応情報から変換生成された内部アドレスに従って上記第２の半導体メモリがアクセスされる。

本発明の第２の観点のメモリ制御システムは、半導体記憶装置と、少なくとも管理プログラムを実行して上記半導体記憶装置にアクセスするホスト装置と、を有し、上記半導体記憶装置は、第１の半導体メモリと、第２の半導体メモリと、含み、上記第２の半導体メモリは上記第１の半導体メモリのキャッシュであり、上記第１の半導体メモリは上記第２の半導体メモリを介してアクセスされ、上記ホスト装置からアクセスされる論理メモリアドレス上には第１アドレス領域と第２アドレス領域を有し、上記第１アドレス領域には上記第２の半導体メモリの少なくとも一部がマッピングされており、上記第２アドレス領域をメモリアクセスすることにより、上記第１の半導体メモリと上記第２の半導体メモリ間のデータ転送を制御し、上記ホスト装置からの上記第２アドレス領域への所定の情報の書き込みに応じて、上記第１の半導体メモリ内の所望のブロック領域を上記第２の半導体メモリ内に転送する機能を有し、上記ホスト装置は、上記半導体記憶装置にアクセスする際、ホストが必要に応じて、上記半導体記憶装置の第２アドレス領域に所定の情報を書き込み、上記半導体記憶をして所望のブロック領域をキャッシュ領域に転送せしめ、転送が完了すると、転送が完了した旨をホストに通知させる管理プログラムを実行する。

本発明の第３の観点は、第１の半導体メモリと、第２の半導体メモリと、含む半導体記憶装置のアクセス方法であって、上記第２の半導体メモリを上記第１の半導体メモリのキャッシュとして、上記第１の半導体メモリに上記第２の半導体メモリを介してアクセスし、外部からアクセスされる論理メモリアドレス上には第１アドレス領域と第２アドレス領域を有し、上記第１アドレス領域には上記第２の半導体メモリの少なくとも一部がマッピングされており、上記第２アドレス領域をメモリアクセスすることにより、上記第１の半導体メモリと上記第２の半導体メモリ間でデータを転送する。

本発明によれば、第１の半導体メモリと第２の半導体メモリを含んで構成され、第２の半導体メモリは第１の半導体メモリのキャッシュであり、第１の半導体メモリは第２の半導体メモリを介してアクセスされる。
その論理メモリアドレス上にはランダムアクセスが可能なキャッシュ領域と、キャッシュ制御領域を有し、このキャッシュ領域には第２の半導体メモリの少なくとも一部がマッピングされている。
そして、キャッシュ制御領域を外部からメモリアクセスすることで、第１の半導体メモリと第２の半導体メモリ間のデータ転送を制御する。
また、望ましくはミスヒット時の処理として、外部からキャッシュ制御領域への所定情報の書き込みに応じて、第１の半導体メモリ内の所望のブロック領域をキャッシュ領域内に転送する。

また、メモリ制御システムにおいては、ホスト装置は半導体記憶装置にアクセスする際、必要に応じて以下の管理プログラムを実行する。
すなわち、管理プログラムは、半導体記憶装置のキャッシュ制御領域に所望領域のアドレス情報を書き込み、該記憶装置をして該当領域をキャッシュ領域に転送せしめる、転送が完了するとその旨をホストに通知する。

本発明によれば、本来外部記憶装置向けのブロックアクセスしかできないＮＡＮＤ型フラッシュメモリのような安価で大容量な媒体を使用しつつ、ＤＲＡＭやＳＲＡＭ、ＮＯＲ型フラッシュ等の汎用半導体メモリと同等の扱いができ、ピン構成も互換にできる。
したがって、システム構成が単純かつ安価になるばかりではなく、高性能なシステムバスに直接接続できるので、インターフェース回路に伴う制約も殆どなく、メモリの転送性能を最小のオーバーヘッドで活用することが可能になる。
さらに、ホスト側からは、煩雑で高度な管理を要するブロックデバイス用のドライバが不要となり、ほぼ直接的に記憶装置にアクセスできる。
さらに、簡単な管理プログラムを適時実行するだけで、アプリケーションは本メモリを、ランダムアクセスが可能なシステムメモリの一部として扱うことができる。これによりアプリケーション側の負担を軽減できる。
さらに、本メモリはシステムブートにも採用でき、従来２種類が必要とされたフラッシュメモリ部分を１種類の記憶装置に統合できる。さらにはＣＰＵと本半導体記憶装置のみでシステムを構成することも可能である。

以下、本発明の実施形態を図面に関連付けて説明する。

図４は、本発明に係る半導体記憶装置を採用したメモリ制御システムの一実施形態を示すブロック構成図である。

本システム１０Ａは、図４に示すように、たとえばホスト装置としてのＣＰＵ（ホストＣＰＵという場合もある）１１ａ、システムバス１２ａ、ＤＲＡＭ１４ａ、および第１の半導体メモリおよび第２の半導体メモリを含む半導体記憶装置（以下、記憶装置という）１９ａを主構成要素として有している。

システム１０Ａにおいて、ＣＰＵ１１ａにはシステムバス１２ａを介してＤＲＡＭ１４ａと記憶装置１９ａが接続されている。記憶装置１９）はＮＯＲ型フラッシュとピン互換であり、従来のボードにそのまま装着することも可能である。

記憶装置１９ａは容量が２Ｍｂの第２の半導体メモリとしてのＳＲＡＭ１８ａ、制御回路１６ａ、および容量が１Ｇｂの第１の半導体メモリとしてのＮＡＮＤ型フラッシュメモリ１７ａを同一パッケージ内に含んで構成されている。
ＳＲＡＭ１８ａは、ＮＡＮＤ型フラッシュメモリ１７ａのキャッシュとして使用される。したがって、以下では、ＳＲＡＭをＳＲＡＭキャッシュという場合もある。
ＮＡＮＤ型フラッシュメモリ１７ａは、内部が複数バンクに分割されており、それらを並列動作させることで、ブロックデータの高速な転送が可能である。

制御回路１６ａは、後述するように、ＳＲＡＭ１８ａとＮＡＮＤ型フラッシュメモリ１７ａの間の転送を実行、制御し、本実施形態においては、ＳＲＡＭ１８ａと同一チップ内に混載されている。
制御回路１６ａは、ＮＡＮＤ型フラッシュメモリ１７ａの論理アドレスを物理アドレスに変換してエラーブロックのアクセスを禁止する機能や、ＥＣＣ回路でＮＡＮＤ型フラッシュメモリ１７ａから読み出したデータに符号化エラー訂正を施す機能等を有している。

なお、このように記憶装置１９ａ側にキャッシュメモリ１８ａを設ける構成を採用すれば、本体メモリとしてのＮＡＮＤ型フラッシュメモリ１７ａとキャッシュメモリとしてのＳＲＡＭ１８ａとの間のバス幅や転送周波数は記憶装置１９ａ内で独自に設定できる。
特に、近年パッケージ技術は著しく向上しているので、両メモリ１７ａと１８ａを近接させて配置することで両者間のバスの負荷を低減し、それらをシステムバス１２ａより広く、または高周波して、転送性能の大幅な向上を達成することが可能である。

図５は、本実施形態における記憶装置１９ａの論理アドレスと、その内部を構成するＳＲＡＭキャッシュ１８ａおよびＮＡＮＤ型フラッシュメモリ１７ａの論理アドレスとの第１のマッピング例を示す図である。
図５において、３１が記憶装置１９ａの論理アドレスを、３２がＳＲＡＭキャッシュ１８ａの論理アドレスを、３３がＮＡＮＤ型フラッシュメモリ１７ａの論理アドレスをそれぞれ示している。また、３４〜３６が記憶装置１９ａのアドレス領域を、３７，３８はＳＲＡＭキャッシュ１８ａのアドレス領域をそれぞれ示している。

本実施形態においては、記憶装置１９ａとＳＲＡＭキャッシュ１８ａの論理アドレス３１および３２は、記憶装置の入出力幅に合わせた３２ビットのワード単位で割り付けられており、ＮＡＮＤ型フラッシュメモリ１７ａのアドレス３３は１Ｍビットの消去ブロック単位で割り付けられている。

記憶装置１９ａのアドレス領域３４はＳＲＡＭ１８ａのアドレス領域３７が直接マッピングされており、外部からこのアドレス領域にアクセスした場合は、直ちにＳＲＡＭ１８ａがアクセスされる。
一方、記憶装置１９ａのアドレス領域３５は、ここでは使用禁止であり、どこにもマッピングされていない。
さらに、記憶装置１９ａのアドレス領域３６には制御回路１６ａ内のレジスタ３９がマッピングされており、この部分をアクセスすることで、ＳＲＡＭ１８ａの内部状態判定やＳＲＡＭ１８ａとＮＡＮＤ型フラッシュメモリ１７ａ間のデータ転送制御が可能である。

さらに、ＳＲＡＭ１８ａのアドレス領域３７は、ＮＡＮＤ型フラッシュメモリ１７ａの論理アドレス３３全体に対応したキャッシュとなっている。
すなわち、論理アドレス３３の領域から１ブロックが選択され、そのデータ群は記憶装置１９ａ内部で高速に転送されて、ＳＲＡＭ１８ａ内のアドレス領域３７に格納される。たとえば、外部よりブロックアドレス”００１”をレジスタ３９内のＴＡＧ部４２に書き込むことで、制御回路１６ａはそれを検知して、アドレス領域３７内にブロック（４０＿００１）を転送し、格納する。

ＳＲＡＭ１８ａの残り半分のアドレス領域３８は、通常は記憶装置１９ａのアドレス領域にマッピングされず、ユーザーからは見えないが、以下のようなケースに対処してデータ書き込み時のバッファ、もしくは予備領域として使用される。

すなわち、ＳＲＡＭ１８ａのアドレス領域３７に格納されたブロックに外部から更新が施されていた場合、それはＮＡＮＤ型フラッシュメモリ１７ａ内の論理アドレス領域３３の元ブロックに書き戻されねばならない。
ＮＡＮＤ型フラッシュメモリ１７ａのデータ書き込み時間は、読み出しに比較して二桁近く遅いので、外部から新たなブロックを読み出そうとして旧ブロックが更新されていた場合、旧ブロックの書き込みが完了し、アドレス領域３７が開放されるのを待っていると、非常に時間がかかり、その間ホストの動作が停止してしまう。

したがって、たとえば新規にＮＡＮＤ型フラッシュメモリ１７ａのブロック（４０＿００２）の読み出しが要求され、かつＳＲＡＭ１８ａのアドレス領域３７に格納されている旧ブロック（４０＿００１）のデータが更新されているときは、以下のような処理が行われる。
まず、ＳＲＡＭ１８ａのアドレス領域３７の更新後ブロックデータがバッファとしてのアドレス領域３８に高速に転送され、次に新規読み出しブロックのデータがＮＡＮＤ型フラッシュメモリ１７ａのブロック（４０＿００２）からＳＲＡＭ１８ａのアドレス領域（３７へ直ちにロードされる。
しかる後に、ＮＡＮＤ型フラッシュメモリ１７ａの論理アドレス３３内の旧ブロック（４０＿００１）のデータが消去されて、さらにＳＲＡＭ１８ａのバッファ３８から更新後データが転送される。
これによって、消去や書き込みを待たずとも、ユーザーはいわゆるキャッシュ領域３７の新規読み出しブロックのデータに自由にアクセスできるようになる。

または、記憶装置１９ａのキャッシュ領域（アドレス領域）３４にマッピングする領域を、ＳＲＡＭ１８ａの領域３７から領域３８に差し替え、領域３８の側に、ＮＡＮＤ型フラッシュメモリ１７ａの新規読み出しブロック（４０＿００２）のデータをロードしても良い。
しかる後にＮＡＮＤ型フラッシュメモリ１７ａの論理アドレス３３内の旧ブロック（４０＿００１）のデータが消去されて、さらにＳＲＡＭ１８ａのアドレス領域３７から更新データが転送される。
その後は、ＳＲＡＭ１８ａのアドレス領域３７が予備領域となる。

本記憶装置１９ａは、外部からアドレス領域３６にメモリアクセスすることで、キャッシュへのヒットの有無の確認や、所望ブロックの内部転送等、各種制御を行わせることが可能であり、それとキャッシュ領域３４へのアクセスを組み合わせることで、汎用のメモリインターフェースを持ちながら、ＮＡＮＤ型フラッシュメモリ１７ａの論理アドレス領域３３に自由にアクセスすることが可能である。

たとえば、記憶装置１９ａのアドレス領域３６にマッピングされた内部レジスタ３９内のＴＡＧ部４２のデータを参照することで、所望のブロックがキャッシュに格納されているか否かを確認することができる。
もし無い場合は、たとえばＴＡＧ部４２を所望のブロックアドレスに書き換える。
記憶装置１９ａ内の制御回路１６ａは、これを検知して所望のブロックのデータ群をＮＡＮＤ型フラッシュメモリ１７ａ内の領域３３からＳＲＡＭ１８ａ内の領域３７に転送して格納する。
転送が完了したら、内部レジスタ３９の一部に設けたステータス表示部４３に、外部からのアクセスが可能である旨が通知される。

ホストとしてのＣＰＵ（以下、ホストＣＰＵ）１１ａはこのようなメモリにアクセスする際、たとえば図６のような管理プログラムを、必要に応じて実行する。

このプログラムは、まずＴＡＧ部４２を読み出し（ＳＴ１）、所望のブロックアドレスと一致していれば（ＳＴ２）、ホストＣＰＵ１１ａにアクセス許可を通知する（ＳＴ３）。
逆に不一致であれば（ＳＴ２）、ブロックアドレスをＴＡＧ部４２に書き込んで（ＳＴ４）、その後周期的にステータス表示部４３をチェックする（ＳＴ５〜ＳＴ７）。
ステータス表示部４３に内部転送の完了が表示されたら、ホストにアクセス許可を通知する（ＳＴ３）。
このように、管理プログラムからの記憶装置１９ａへの制御は、全て記憶装置１９ａのアドレス領域３６への通常のメモリアクセスによって実行され、外部記憶装置用の特殊なインターフェースは不要である。

ホストＣＰＵ１１ａは、管理プログラムからのアクセス許可の通知を待って、記憶装置１９ａのキャッシュ領域３４へアクセスを開始する。この部分は通常の汎用メモリと同様に、高速なランダムアクセスが可能である。
なお、ホスト側でも既にキャッシュに転送済のブロックを把握している場合は、管理プログラムはホストの要請に応じて転送と完了通知の部分のみを実行すればよい。

図７は、本実施形態における記憶装置１９ａの論理アドレスと、その内部を構成するＳＲＡＭキャッシュ１８ａおよびＮＡＮＤ型フラッシュメモリ１７ａの論理アドレスとの第２のマッピング例を示す図である。

第２のマッピング例においては、記憶装置１９ａの論理アドレス領域（３４ｂ＿０００）〜（３４ｂ＿３ＦＦ）には、ＳＲＡＭ１８ａの領域３７ｂが多重にマッピングされている。
すなわち、記憶装置１９ａの上記領域にアクセスした場合、実際には同じＳＲＡＭ１８ａの領域３７ｂにアクセスされることになる。

一方、記憶装置１９ａのアドレス領域３６ｂには制御回路１６ａ内のレジスタ３９ｂがマッピングされており、この部分をアクセスすることで、ＳＲＡＭ１８ａの内部状態判定やＳＲＡＭ１８ａとＮＡＮＤ型フラッシュメモリ１７ａ間のデータ転送制御が可能である。

この構成では、記憶装置１９ａの論理アドレス領域が、ＳＲＡＭ１８ａの領域３７ｂを介して、そのままＮＡＮＤ型フラッシュメモリ１７ａの各ブロック領域に一対一で対応する形になり、フラッシュメモリ内のデータをあたかもシステムメモリにマッピングされているかのように扱うことができる。
たとえば、ＮＡＮＤ型フラッシュメモリ１７ａのブロック（４０ｂ＿００１）に格納されたプログラムやデータは、記憶装置１９ａの領域（３４ｂ＿００１）に対応した固有の論理アドレスを用いてアクセスできる。

このような記憶装置１９ａにアクセスする際は、ホストＣＰＵ１１ａは図６の管理プログラムに、アクセスしたいシステムメモリマップ上の論理アドレスをそのまま渡して、アクセス許可を得ることができる。
たとえばそれが記憶装置１９ａ上の固有の論理アドレス”０７ＦＦＦ”に対応するとすれば、その上位ビットから対応するブロックアドレス”１”が抽出され、ＴＡＧ部４２ｂに格納された値との一致がチェックされる。異なっていればＴＡＧが書き換えられ、所望ブロックがＳＲＡＭ１８ａにロードされる。

アクセス許可が確認されると、ホストは記憶装置の論理アドレス”０７ＦＦＦ”にそのままアクセスし、所望のデータを自由に読み書きできる。

極端な例では、記憶装置１９ａにアクセスするごとに上記管理プログラムを実行すれば、ホストＣＰＵ１１ａはそれを全くランダムアクセスが可能な通常の汎用メモリとして使用できる。但しその場合はキャッシュのヒット検出が毎回オーバーヘッドとなるので、望ましくはキャッシュ内への転送済ブロックをホスト側でもある程度把握、もしくは予測し、上記管理プログラムの実行は必要最小限に留めるのが望ましい。

ところで当然のことながら、キャッシュメモリへのヒット率は高い方が良い。上述のメモリ構成例は最も単純なものであるが、キャッシュのラインに相当するブロックの転送単位や、内部のキャッシュとメモリ間のマッピング方法、ＴＡＧの構成方法には、通常のキャッシュメモリと同様に多くのバリエーションが存在し得る。また、用途に応じてその最適仕様は変わりえる。

図８は、本実施形態における記憶装置１９ａの論理アドレスと、その内部を構成するＳＲＡＭキャッシュ１８ａおよびＮＡＮＤ型フラッシュメモリ１７ａの論理アドレスとの第３のマッピング例を示す図である。
図８においては、第３のマッピング例として、転送ブロックのサイズを１／４にして、４つのＳＲＡＭキャッシュ領域を設け、それらをフラッシュメモリ内の領域にダイレクトマッピングで対応させた例を示す。

図８の例においては、ＮＡＮＤ型フラッシュメモリ１７ａの論理アドレス３３ｃについては、１Ｍビット（６４ページ）よりなる各消去ブロックを４分割し、２５６ビット（１６ページ）を内部転送ブロック単位とした。
たとえば、アドレス０の消去ブロックは（４０ｃ＿０００）〜（４０ｃ＿００３）の４内部転送ブロックに分割されている。

ＳＲＡＭ１８ａの全アドレス領域３２ｃは５つの領域に分割されており、（３７ｃ＿０）〜（３７ｃ＿３）にはフラッシュメモリ１７ａから転送された４個の転送ブロックが格納される。これら４つのキャッシュ領域は、フラッシュメモリ１７ａの消去ブロック領域を４分割したそれぞれに一意的に対応している。
すなわち、この例では、たとえばＳＲＡＭ１８ａの領域（３７ｃ＿０）に対応するのは、各消去ブロックを分割した先頭領域であり、ブロック（４０ｃ＿０００）、（４０ｃ＿００４）・・・・（４０ｃ＿ＦＦＣ）のグループの中からその一つが選択されて、転送、格納される。

また、ＳＲＡＭ１８ａのアドレス領域３８ｃは書き込み時のバッファもしくは予備エリアとして使用される。

制御回路１６ａ内のレジスタ３９ｃについても、ＴＡＧ領域４２ｃにはＳＲＡＭ内の４領域にそれぞれ対応した４つ転送ブロックアドレスが格納されている。また、ステータスレジスタ領域４３ｃにはそれぞれのブロックへの転送完了フラグが表示される。
なお、ここでの転送ブロックアドレスは、それぞれがどの消去ブロックから転送されたものかを判別できればよく、消去ブロックのアドレスでよい。

記憶装置１９ａの論理アドレス３１ｃにおいては、メモリ領域（３４ｃ＿０００）〜（３４ｃ＿００３）、（３４ｃ＿００４）〜（３４ｃ＿００７）、・・・（３４ｃ＿ＦＦＣ）〜（３４ｃ＿ＦＦＦ）と４領域ごとに、ＳＲＡＭ１８ａの領域（３７ｃ＿０）〜（３７ｃ＿３）のそれぞれが重複してマッピングされている。
キャッシュ制御領域３６ｃには制御回路１６ａ内のレジスタ３９ｃがマッピングされる。

さらに、４つのキャッシュ領域をフラッシュメモリ内の任意の領域にランダムに対応させる構成を取ることも可能である。

図９は、本実施形態における記憶装置１９ａの論理アドレスと、その内部を構成するＳＲＡＭキャッシュ１８ａおよびＮＡＮＤ型フラッシュメモリ１７ａの論理アドレスとの第４のマッピング例を示す図である。

この例においては、ＳＲＡＭ１８ａ内の４つのキャッシュ領域（３７ｄ＿０）〜（３７ｄ＿３）は、フラッシュメモリ１７ａ内の全転送ブロック領域（４０ｄ＿０００）〜（４０ｄ＿ＦＦＦ）から任意に選択された一つがそれぞれ格納されている。

この場合、記憶装置１９ａの論理アドレス３１ｄとＳＲＡＭ１８ａの論理アドレス３２ｄ間のマッピングの対応は、各キャッシュ領域（３７ｄ＿０）〜（３７ｄ＿３）に格納されているブロックのアドレスによって動的に変化する。
たとえばここではＳＲＡＭの論理アドレス３２ｄのアドレス領域（３７ｄ＿０）、（３７ｄ＿１）、（３７ｄ＿２）、（３７ｄ＿３）には、ＮＡＮＤ型フラッシュメモリ１７ａの論理アドレス３３ｄのブロック（４０ｄ＿０００）、（４０ｄ＿００５）、（４０ｄ＿００３）、（４０ｄ＿ＦＦＤ）のデータがそれぞれ転送されており、それに伴って各ＳＲＡＭ１８ａの領域が記憶装置１９ａのアドレス領域（３１ｄ＿０００）、（３１ｄ＿００５）、（３１ｄ＿００３）、（３１ｄ＿ＦＦＤ）にそれぞれマッピングされている。

このような動的なマッピング変更は、以下のように行えば良い。
たとえば、外部から領域（３４ｄ＿００３）内のアドレス”００３０ＦＦ”がアクセスされたとする。
記憶装置１９ａに入力されるアドレスの上位ビット”００３”から、対応する転送ブロックアドレスを生成する。
それをＴＡＧ領域４２ｄ内の各キャッシュ領域における転送ブロックアドレスと比較し、一致したキャッシュ領域があれば、ＳＲＡＭ１８ａ内の該当領域にアクセスするよう、入力アドレスを内部で変換する。

ここでは、ブロック”００３”はＳＲＡＭ１８ａのキャッシュ領域（３７ｄ＿２）に格納されており、そのＳＲＡＭ１８ａの論理アドレス３２ｄにおける先頭ワードの論理アドレスは２０００である。
したがって、入力された”００３０ＦＦ”は内部で”００２０ＦＦ”に変換され、その後にＳＲＡＭ１８ａへのアクセスが行われる。

なお、所望のデータがキャッシュに存在する確率は、一般に第４のマッピング例＞第３のマッピング例＞第２のマッピング例の順で高い。
ただし、第４のマッピング例においては、上述の如く動的なマッピング更新等が必要で、構成がやや複雑である。

以上のように、本発明の半導体記憶装置は汎用のＳＲＡＭ、ＤＲＡＭ、ＮＯＲ型フラッシュと同様にシステムメモリとして手軽に扱え、ランダムアクセスもできるので、従来のＮＡＮＤ型フラッシュのようにファイル格納に用途は限定されず、アプリケーションの実行にも適している。
さらに、本メモリからシステムをブートすることが出きれば、ＮＯＲ型フラッシュメモリを統合し、安価で使い勝手のよいメモリシステムが構築できる。

しかし、本発明のような記憶装置をシステムブートに使用する場合、その最大の問題は、システムブートの最初期においては、まさに単純なメモリアクセスしかできないことである。
一般にはシステムメモリ上のアドレス０から順にブートコードを実行していく形になる。したがって、図６に示した管理プログラムすら実行することができず、キャッシュを内蔵した記憶装置を使用した場合、キャッシュヒットの判定や転送指示等の管理ができない。

図１０は、本実施形態における記憶装置１９ａの論理アドレスと、その内部を構成するＳＲＡＭキャッシュ１８ａおよびＮＡＮＤ型フラッシュメモリ１７ａの論理アドレスとの第５のマッピング例を示す図である。

この第５のマッピング例は、第２のマッピング例の構成に、上記システムブートに対応した機能を設置した例である。

記憶装置１９ａの論理アドレス３１ｅにはＳＲＡＭ１８ａの各アドレス領域が以下のようにマッピングされている。
すなわち、領域（３４ｅ＿０００）及び（３４ｅ＿００１）には（３７ｅ）と（３８ｅ）がそれぞれマッピングされており、この部分はシステムブートに使用される。それ以降の（３４ｅ＿００２）〜（３４ｅ＿３ＦＦ）のブロックにはいずれも（３７ｅ）が重複してマッピングされている。

一方、記憶装置１９ａのアドレス領域３６ｅには制御回路１６ａ内のレジスタ３９ｅがマッピングされており、この部分をアクセスすることで、ＳＲＡＭ１８ａの内部状態判定やＳＲＡＭ１８ａとＮＡＮＤ型フラッシュメモリ１７ａ間のデータ転送制御が可能である。

記憶装置１９ａは電源のＯＮを検知するか、外部からリセット信号を受けると、システムブートに対応して、ブートコードが格納されたフラッシュメモリ１７ａ上の論理アドレス領域（４０ｅ＿０００）および（４０ｅ＿００１）を、ＳＲＡＭ１８ａのキャッシュ領域３７ｅおよび３８ｅに自動的に転送する。
これによって、ホストＣＰＵ１１ａにはブート領域（３４ｅ＿０００）および（３４ｅ＿００１）へのアクセスに際してキャッシュへのヒットが確実に保証され、管理プログラムなしでその領域にアクセスできる。

また、この際、フラッシュメモリ１７ａのブート用領域（４０ｅ＿０００）または（４０ｅ＿００１）に、上記図６に示した管理プログラムと、この管理プログラムをＤＲＡＭ等のシステムメモリに転送するコードを格納しておけば、先転送コードを実行することで、管理プログラムをＤＲＡＭ上に展開し、常駐させることができる。
これによって、以降、記憶装置１９ａの領域（３４ｅ＿００２）〜（３４ｅ＿３ＦＦ）へのメモリアクセスも自在にできるようになる。

すなわち、必要に応じて管理プログラムを実行することで、管理プログラムはキャッシュ制御用のアドレス領域３６ｅにアクセスし、フラッシュメモリ領域（４０ｅ＿００２）〜（４０ｅ＿３ＦＦ）から所望のブロックをＳＲＡＭキャッシュ領域３７ｅに転送せしめ、データへのアクセスを可能にする。

このようにすれば、本発明の記憶装置はシステムのブート用にも使用でき、かつＯＳ、アプリケーションやユーザーデータの保存にも使用できる。
大型のプログラムで、キャッシュ上での実行に適さないものは、必要に応じて一旦システムメモリのＤＲＡＭに転送し、そこから実行しても良い。

また、図６のような管理プログラムは非常に単純なものであり、そのサイズは極めて小型である。
したがって、ＳＲＡＭ１８ａの論理アドレス３２ｅ内に特定の微小区画を設け、その領域に、上記ブート時に読み出した管理プログラムを常駐させ、それを記憶装置１９ａ上ん論理アドレス３１ｅの特定の論理アドレスに常時マッピングしておけば、低性能のローエンド用途であれば、システムにはＤＲＡＭすら必要なくなる。

フラッシュメモリの場合、書き換えが遅く、回数も１０万回程度なので、上記ケースではそれが性能上のボトルネックになるが、近年強誘電体メモリやＯＵＭ等、フラッシュメモリより高速に書き込めて、かつ書き換え耐性の強い不揮発性メモリが種々出現しており、これらを図４におけるＮＡＮＤ型フラッシュメモリ１７ａの代わりに媒体として使用すれば、ＳＲＡＭ１８ａとの間のデータ転送は双方向で高速となる。
このようなメモリはＤＲＡＭ１４ａをシステムから削除し、一つの記憶装置のみで安価にシステムを構築するのに特に適するものである。

なお、本実施形態においては、いずれも記憶媒体の例としてＮＡＮＤ型フラッシュメモリを用いたが、本発明の適用範囲はそれに限定されるものではない。実際にＮＡＮＤ型フラッシュメモリ以外にも、セルレベルでのアクセス時間を犠牲にすることでドライバ回路を小型化したり、機能をブロックアクセスに限定することでデコーダや制御回路等を削減し、コストダウンを行う例は数多い。本発明の採用はそのようなメモリ全てに有効である。

また、実施形態においては、キャッシュメモリとしてＳＲＡＭを用いたが、これもＳＲＡＭに限定されるものではなく、ランダムアクセスが可能な半導体メモリであれば、用途に応じて様々なメモリが使用できる。
たとえば、電源瞬断時のデータ喪失を防ぐべく強誘電体メモリを使用したり、安価に大容量なキャッシュを設けるべくＤＲＡＭを使用する等々のバリエーションをもって適用可能である。

ブロックアクセス型メモリの一例として、ＮＡＮＤ型フラッシュメモリの内部構成例を示す図である。 フラッシュメモリをユーザ用のファイルストレージとして使用する場合のシステム構成を概念的に示す図である。 図２のシステムのメモリマップの例を示す図である。 本発明に係る半導体記憶装置を採用したメモリ制御システムの一実施形態を示すブロック構成図である。 本実施形態における記憶装置の論理アドレスと、その内部を構成するＳＲＡＭキャッシュおよびＮＡＮＤ型フラッシュメモリの論理アドレスとの第１のマッピング例を示す図である。 ホストがメモリにアクセスする際に実行する管理プログラムの一例を示すフローチャートである。 本実施形態における記憶装置の論理アドレスと、その内部を構成するＳＲＡＭキャッシュおよびＮＡＮＤ型フラッシュメモリの論理アドレスとの第２のマッピング例を示す図である。 本実施形態における記憶装置の論理アドレスと、その内部を構成するＳＲＡＭキャッシュおよびＮＡＮＤ型フラッシュメモリの論理アドレスとの第３のマッピング例を示す図である。 本実施形態における記憶装置の論理アドレスと、その内部を構成するＳＲＡＭキャッシュおよびＮＡＮＤ型フラッシュメモリの論理アドレスとの第４のマッピング例を示す図である。 本実施形態における記憶装置の論理アドレスと、その内部を構成するＳＲＡＭキャッシュおよびＮＡＮＤ型フラッシュメモリの論理アドレスとの第５のマッピング例を示す図である。

符号の説明

１０Ａ…メモリ制御システム、１１ａ…ＣＰＵ（ホスト装置）、１２…システムバス、１４ａ…ＤＲＡＭ、１６ａ…制御回路、１７ａ…ＮＡＮＤ型フラッシュメモリ（第１の半導体メモリ）、１８ａ…ＳＲＡＭ（第２の半導体メモリ）、１９ａ…半導体記憶装置。

Claims (15)

1. 第１の半導体メモリと、
   第２の半導体メモリと、含み、
   上記第２の半導体メモリは上記第１の半導体メモリのキャッシュであり、上記第１の半導体メモリは上記第２の半導体メモリを介してアクセスされ、
   外部からアクセスされる論理メモリアドレス上には第１アドレス領域と第２アドレス領域を有し、上記第１アドレス領域には上記第２の半導体メモリの少なくとも一部がマッピングされており、
   上記第２アドレス領域をメモリアクセスすることにより、上記第１の半導体メモリと上記第２の半導体メモリ間のデータ転送を制御する機能を有する
   半導体記憶装置。
2. 外部からの上記第２アドレス領域への所定の情報の書き込みに応じて、上記第１の半導体メモリ内の所望のブロック領域を上記第２の半導体メモリ内に転送する機能を有する
   請求項１記載の半導体記憶装置。
3. 上記第２アドレス領域から所定データを読み出すことで、上記第１の半導体メモリ内の所望のブロック領域が上記第２の半導体メモリ内に転送されているか否かを判定する機能を有する
   請求項１記載の半導体記憶装置。
4. 上記第１の半導体メモリはブロックアクセス型の大容量メモリであり、上記第２の半導体メモリはランダムアクセス型の小容量メモリであって、上記第１の半導体メモリと上記第２の半導体メモリ間のデータ転送はブロック単位で行われる
   請求項１記載の半導体記憶装置。
5. 外部からの上記第２アドレス領域への所定の情報の書き込みに応じて、上記第１の半導体メモリ内の所望のブロック領域を上記第２の半導体メモリのキャッシュ領域内に転送し、転送が完了すると外部に通知する機能を有する
   請求項２記載の半導体記憶装置。
6. 上記第１の半導体メモリは不揮発性メモリであり、電源投入もしくはリセット入力を検知して、上記第１の半導体メモリの所定の領域を自動的に上記第２の半導体メモリに転送格納する機能を有する
   請求項１記載の半導体記憶装置。
7. 上記第１のアドレス領域は、上記第１の半導体メモリの論理アドレス領域に一対一で対応しており、第１のアドレス領域にアクセスすると、第１の半導体メモリの対応領域が第２の半導体メモリを介してアクセスされる
   請求項１記載の半導体記憶装置。
8. 上記第１の半導体メモリのどの領域が上記第２の半導体メモリのどの領域に格納されているかを示す照応情報が格納されており、
   外部から上記第１のアドレス領域にアクセスがあると、入力アドレスと上記照応情報から変換生成された内部アドレスに従って上記第２の半導体メモリがアクセスされる
   請求項７記載の半導体記憶装置。
9. 半導体記憶装置と、
   少なくとも管理プログラムを実行して上記半導体記憶装置にアクセスするホスト装置と、を有し、
   上記半導体記憶装置は、
   第１の半導体メモリと、
   第２の半導体メモリと、含み、
   上記第２の半導体メモリは上記第１の半導体メモリのキャッシュであり、上記第１の半導体メモリは上記第２の半導体メモリを介してアクセスされ、
   上記ホスト装置からアクセスされる論理メモリアドレス上には第１アドレス領域と第２アドレス領域を有し、上記第１アドレス領域には上記第２の半導体メモリの少なくとも一部がマッピングされており、
   上記第２アドレス領域をメモリアクセスすることにより、上記第１の半導体メモリと上記第２の半導体メモリ間のデータ転送を制御し、上記ホスト装置からの上記第２アドレス領域への所定の情報の書き込みに応じて、上記第１の半導体メモリ内の所望のブロック領域を上記第２の半導体メモリ内に転送する機能を有し、
   上記ホスト装置は、
   上記半導体記憶装置にアクセスする際、ホストが必要に応じて、上記半導体記憶装置の第２アドレス領域に所定の情報を書き込み、上記半導体記憶をして所望のブロック領域をキャッシュ領域に転送せしめ、転送が完了すると、転送が完了した旨をホストに通知させる管理プログラムを実行する
   メモリ制御システム。
10. 上記第２アドレス領域から所定データを読み出すことで、上記第１の半導体メモリ内の所望のブロック領域が上記第２の半導体メモリ内に転送されているか否かを判定する機能を有する
    請求項９記載のメモリ制御システム。
11. 上記第１の半導体メモリはブロックアクセス型の大容量メモリであり、上記第２の半導体メモリはランダムアクセス型の小容量メモリであって、上記第１の半導体メモリと上記第２の半導体メモリ間のデータ転送はブロック単位で行われる
    請求項９記載のメモリ制御システム。
12. 上記第１の半導体メモリは不揮発性メモリであり、電源投入もしくはリセット入力を検知して、上記第１の半導体メモリの所定の領域を自動的に上記第２の半導体メモリに転送格納する機能を有する
    請求項９記載のメモリ制御システム。
13. 電源投入もしくはリセット入力を検知して、少なくとも上記管理プログラムが格納された領域を自動的に上記第２の半導体メモリに転送格納する機能を有する
    請求項１２記載のメモリ制御システム。
14. 上記第１のアドレス領域は、上記第１の半導体メモリの論理アドレス領域に一対一で対応しており、第１のアドレス領域にアクセスすると、第１の半導体メモリの対応領域が第２の半導体メモリを介してアクセスされる
    請求項９記載のメモリ制御システム。
15. 第１の半導体メモリと、第２の半導体メモリと、含む半導体記憶装置のアクセス方法であって、
    上記第２の半導体メモリを上記第１の半導体メモリのキャッシュとして、上記第１の半導体メモリに上記第２の半導体メモリを介してアクセスし、
    外部からアクセスされる論理メモリアドレス上には第１アドレス領域と第２アドレス領域を有し、上記第１アドレス領域には上記第２の半導体メモリの少なくとも一部がマッピングされており、
    上記第２アドレス領域をメモリアクセスすることにより、上記第１の半導体メモリと上記第２の半導体メモリ間でデータを転送する
    半導体記憶装置のアクセス方法。
    

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