JPH07153257A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH07153257A JPH07153257A JP32321793A JP32321793A JPH07153257A JP H07153257 A JPH07153257 A JP H07153257A JP 32321793 A JP32321793 A JP 32321793A JP 32321793 A JP32321793 A JP 32321793A JP H07153257 A JPH07153257 A JP H07153257A
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- Japan
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- dram
- sram
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- semiconductor memory
- memory
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Abstract
(57)【要約】
【目的】 直列接続型ＤＲＡＭに対しバイト単位の高速
ランダムアクセスを可能にする。 【構成】 選択ワード線を有するトランジスタとキャパ
シタからなる記憶素子を同一活性層上に２つ以上直列接
続したメモリセルにより構成される大容量のＤＲＡＭ１
０と、該ＤＲＡＭ１０の必要なデータをバイト単位で転
送できる小容量のキャッシュ用ＳＲＡＭ１１を同一チッ
プ上に配置し、外部デバイス１２からＤＲＡＭ１０への
データアクセスをキャッシュ用ＳＲＡＭ１１を通して行
う。
ランダムアクセスを可能にする。 【構成】 選択ワード線を有するトランジスタとキャパ
シタからなる記憶素子を同一活性層上に２つ以上直列接
続したメモリセルにより構成される大容量のＤＲＡＭ１
０と、該ＤＲＡＭ１０の必要なデータをバイト単位で転
送できる小容量のキャッシュ用ＳＲＡＭ１１を同一チッ
プ上に配置し、外部デバイス１２からＤＲＡＭ１０への
データアクセスをキャッシュ用ＳＲＡＭ１１を通して行
う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
更に詳しくは、大容量のＤＲＡＭと小容量のＳＲＡＭキ
ャッシュメモリを１チップ化してなる半導体メモリに関
する。
更に詳しくは、大容量のＤＲＡＭと小容量のＳＲＡＭキ
ャッシュメモリを１チップ化してなる半導体メモリに関
する。
【０００２】
【従来の技術】１つのトランジスタと１つのキャパシタ
からなるメモリ・セルを同一拡散層に並べた直列接続型
ＤＲＡＭは、メモリ・セル面積を小さくでき、かつチッ
プ面積を縮小できるため、チップコストを半減できると
いう効果を有する。ところで、この種の直列接続型ＤＲ
ＡＭは、４〜１６ビットを単位として、決められた順序
で連続的に全てのデータを読み出さないと、次のアドレ
スに移行できない。このため、ランダムアクセスのサイ
クル時間が非常に長くなる上、例えば１６ビット目のデ
ータが必要な場合、不要な１５ビットを先に読み出す必
要がある。即ちバイト単位でのアクセス時間が非常に遅
くなる。
からなるメモリ・セルを同一拡散層に並べた直列接続型
ＤＲＡＭは、メモリ・セル面積を小さくでき、かつチッ
プ面積を縮小できるため、チップコストを半減できると
いう効果を有する。ところで、この種の直列接続型ＤＲ
ＡＭは、４〜１６ビットを単位として、決められた順序
で連続的に全てのデータを読み出さないと、次のアドレ
スに移行できない。このため、ランダムアクセスのサイ
クル時間が非常に長くなる上、例えば１６ビット目のデ
ータが必要な場合、不要な１５ビットを先に読み出す必
要がある。即ちバイト単位でのアクセス時間が非常に遅
くなる。
【０００３】そこで、従来、直列接続型ＤＲＡＭを用い
て高速なデータ転送を可能にした半導体メモリとして
は、図４に示す構成のものが知られている。図４におい
て、１は、例えば３２Ｍ×８ビット構成の直列接続型Ｄ
ＲＡＭからなるセル・アレイであり、このセル・アレイ
１はさらに３２分割され、それぞれ１６ビットの入出力
レジスタ２を備え、この入出力レジスタ２から５１２バ
イトをシリアルにアクセスできる構成になっている。ま
た、１Ｍビットごとのセル・アレイは、１６ビットごと
の転送ユニットからなり、外部デバイス３から行アドレ
スを入力すると、１Ｍビットセル・アレイ内の３２個の
転送ユニットが活性化される。さらに、列アドレスによ
って各１Ｍビットセル・アレイから１個ずつ選択された
合計３２×８個の転送ユニットから、５１２バイトのデ
ータが入出力レジスタ２に一括転送される。そして入出
力レジスタ２に転送されたデータは外部デバイス３にシ
リアルに転送される。
て高速なデータ転送を可能にした半導体メモリとして
は、図４に示す構成のものが知られている。図４におい
て、１は、例えば３２Ｍ×８ビット構成の直列接続型Ｄ
ＲＡＭからなるセル・アレイであり、このセル・アレイ
１はさらに３２分割され、それぞれ１６ビットの入出力
レジスタ２を備え、この入出力レジスタ２から５１２バ
イトをシリアルにアクセスできる構成になっている。ま
た、１Ｍビットごとのセル・アレイは、１６ビットごと
の転送ユニットからなり、外部デバイス３から行アドレ
スを入力すると、１Ｍビットセル・アレイ内の３２個の
転送ユニットが活性化される。さらに、列アドレスによ
って各１Ｍビットセル・アレイから１個ずつ選択された
合計３２×８個の転送ユニットから、５１２バイトのデ
ータが入出力レジスタ２に一括転送される。そして入出
力レジスタ２に転送されたデータは外部デバイス３にシ
リアルに転送される。
【０００４】このように直列接続型ＤＲＡＭを用いた従
来の半導体メモリにおいては、５１２バイト単位のブロ
ックアクセスに用途を限定し、同時に３２×８個の１６
ビット単位グループから並列にデータを送り出すことに
より、高速なデータ転送を実現することができる。
来の半導体メモリにおいては、５１２バイト単位のブロ
ックアクセスに用途を限定し、同時に３２×８個の１６
ビット単位グループから並列にデータを送り出すことに
より、高速なデータ転送を実現することができる。
【０００５】図５は、直列接続型ＤＲＡＭ構成の半導体
メモリをパソコンの拡張メモリに使用した例を示す。上
記従来の半導体メモリはバイト単位のランダムアクセス
ができないため、ＣＰＵ４と拡張メモリ５間に、ＤＲＡ
Ｍ（１６Ｋバイト）６からなる内部メモリのページ領域
を介在し、このＤＲＡＭ６を介してＣＰＵ４とデータを
交換する。この時のＣＰＵ４とＤＲＡＭ６間、及びＤＲ
ＡＭ６と拡張メモリ５間のバス幅は３２ビットである。
従って、ＣＰＵ４が拡張メモリ５にアクセスする場合
は、まず拡張メモリ５からＤＲＡＭ６へデータがシリア
ル転送され、拡張メモリ５の内容がＤＲＡＭ６にマッピ
ングされる。その後、ＣＰＵ４がＤＲＡＭ６のデータを
アクセスすることにより、拡張メモリ５を間接的に使用
している。
メモリをパソコンの拡張メモリに使用した例を示す。上
記従来の半導体メモリはバイト単位のランダムアクセス
ができないため、ＣＰＵ４と拡張メモリ５間に、ＤＲＡ
Ｍ（１６Ｋバイト）６からなる内部メモリのページ領域
を介在し、このＤＲＡＭ６を介してＣＰＵ４とデータを
交換する。この時のＣＰＵ４とＤＲＡＭ６間、及びＤＲ
ＡＭ６と拡張メモリ５間のバス幅は３２ビットである。
従って、ＣＰＵ４が拡張メモリ５にアクセスする場合
は、まず拡張メモリ５からＤＲＡＭ６へデータがシリア
ル転送され、拡張メモリ５の内容がＤＲＡＭ６にマッピ
ングされる。その後、ＣＰＵ４がＤＲＡＭ６のデータを
アクセスすることにより、拡張メモリ５を間接的に使用
している。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
直列接続型ＤＲＡＭを用いて半導体メモリでは、バイト
単位のランダムアクセスができないため、図４に示すよ
うなメモリディスク程度の用途にしか使用できず、従っ
て通常のメインメモリや拡張メモリに使用すると、シス
テムの能力を大幅に低下させざるを得ないという問題が
あった。
直列接続型ＤＲＡＭを用いて半導体メモリでは、バイト
単位のランダムアクセスができないため、図４に示すよ
うなメモリディスク程度の用途にしか使用できず、従っ
て通常のメインメモリや拡張メモリに使用すると、シス
テムの能力を大幅に低下させざるを得ないという問題が
あった。
【０００７】本発明は、上述の点に鑑みてなされたもの
で、直列接続型ＤＲＡＭに対しバイト単位の高速ランダ
ムアクセスを可能にした半導体メモリを提供することを
目的とする。
で、直列接続型ＤＲＡＭに対しバイト単位の高速ランダ
ムアクセスを可能にした半導体メモリを提供することを
目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１の発明は、選択ワード線を有するト
ランジスタとキャパシタからなる記憶素子を同一活性層
上に２つ以上直列接続したメモリセルにより構成される
大容量のＤＲＡＭと、該ＤＲＡＭの必要なデータをバイ
ト単位で転送できる小容量のキャッシュ用ＳＲＡＭを同
一チップ上に配置してなる構成にした。
に本発明の請求項１の発明は、選択ワード線を有するト
ランジスタとキャパシタからなる記憶素子を同一活性層
上に２つ以上直列接続したメモリセルにより構成される
大容量のＤＲＡＭと、該ＤＲＡＭの必要なデータをバイ
ト単位で転送できる小容量のキャッシュ用ＳＲＡＭを同
一チップ上に配置してなる構成にした。
【０００９】請求項２記載の発明は、外部から前記ＤＲ
ＡＭへのデータアクセスが常に前記キャッシュ用ＳＲＡ
Ｍを通して行われるようにしたものである。請求項３記
載の発明は、前記キャッシュ用ＳＲＡＭと前記ＤＲＡＭ
との間のバス幅を、前記キャッシュ用ＳＲＡＭと外部デ
バイス間のバス幅より大きくしたものである。
ＡＭへのデータアクセスが常に前記キャッシュ用ＳＲＡ
Ｍを通して行われるようにしたものである。請求項３記
載の発明は、前記キャッシュ用ＳＲＡＭと前記ＤＲＡＭ
との間のバス幅を、前記キャッシュ用ＳＲＡＭと外部デ
バイス間のバス幅より大きくしたものである。
【００１０】
【作用】本発明においては、外部から大容量ＤＲＡＭへ
のデータアクセスをキャッシュ用ＳＲＡＭを通して行う
から、直列接続型ＤＲＡＭに対しバイト単位の高速ラン
ダムアクセスが可能になる。また、本発明においては、
キャッシュ用ＳＲＡＭと前記大容量ＤＲＡＭ間のバス幅
を拡大できるから、システムの能力を向上できる。
のデータアクセスをキャッシュ用ＳＲＡＭを通して行う
から、直列接続型ＤＲＡＭに対しバイト単位の高速ラン
ダムアクセスが可能になる。また、本発明においては、
キャッシュ用ＳＲＡＭと前記大容量ＤＲＡＭ間のバス幅
を拡大できるから、システムの能力を向上できる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１の実施例による半導体メモ
リのブロック図を示す。図１において、本実施例の半導
体メモリは、同一チップ上に形成した大容量の直列接続
型ＤＲＡＭからなるセル・アレイ１０と小容量のＳＲＡ
Ｍ１１を備える。前記セル・アレイ１０は、選択ワード
線を有するトランジスタとキャパシタからなる記憶素子
を同一活性層上に２つ以上直列接続したメモリセルによ
り構成される直列接続型ＤＲＡＭからなり、このセル・
アレイ１０は、例えば３２Ｍ×８ビットに構成され、さ
らに１Ｍビットごとのセル・アレイは、１６ビットごと
の転送ユニットからなり、行アドレスが入力されること
により、１Ｍビットセル・アレイ内の３２個の転送ユニ
ットが活性化される。さらに、列アドレスによって各１
Ｍビットセル・アレイから１個ずつ選択された合計３２
×８個の転送ユニットから、５１２バイトのデータがＳ
ＲＡＭ１１に一括転送される。外部デバイス１２はセル
・アレイ１０に対しＳＲＡＭ１１を介してランダムアク
セスできる構成になっており、外部デバイス１２から発
生するアドレスはデコーダ１３を通してセル・アレイ１
０及びＳＲＡＭ１１に入力され、必要なデータのみがバ
イト単位で外部デバイス１２に読み出される。また、必
要なデータを読み出した後も、ＳＲＡＭ１１内のデータ
はそのまま保存される。ＳＲＡＭ１１にデータを転送し
たブロックアドレスはレジスタ１４に保存される。
する。図１は、本発明の第１の実施例による半導体メモ
リのブロック図を示す。図１において、本実施例の半導
体メモリは、同一チップ上に形成した大容量の直列接続
型ＤＲＡＭからなるセル・アレイ１０と小容量のＳＲＡ
Ｍ１１を備える。前記セル・アレイ１０は、選択ワード
線を有するトランジスタとキャパシタからなる記憶素子
を同一活性層上に２つ以上直列接続したメモリセルによ
り構成される直列接続型ＤＲＡＭからなり、このセル・
アレイ１０は、例えば３２Ｍ×８ビットに構成され、さ
らに１Ｍビットごとのセル・アレイは、１６ビットごと
の転送ユニットからなり、行アドレスが入力されること
により、１Ｍビットセル・アレイ内の３２個の転送ユニ
ットが活性化される。さらに、列アドレスによって各１
Ｍビットセル・アレイから１個ずつ選択された合計３２
×８個の転送ユニットから、５１２バイトのデータがＳ
ＲＡＭ１１に一括転送される。外部デバイス１２はセル
・アレイ１０に対しＳＲＡＭ１１を介してランダムアク
セスできる構成になっており、外部デバイス１２から発
生するアドレスはデコーダ１３を通してセル・アレイ１
０及びＳＲＡＭ１１に入力され、必要なデータのみがバ
イト単位で外部デバイス１２に読み出される。また、必
要なデータを読み出した後も、ＳＲＡＭ１１内のデータ
はそのまま保存される。ＳＲＡＭ１１にデータを転送し
たブロックアドレスはレジスタ１４に保存される。
【００１２】上記以降のデータアクセスは以下に述べる
手順により行われる。まず、外部デバイス１２から入力
されたアドレスは、デコーダ１３においてレジスタ１４
のアドレス値と比較参照され、ＳＲＡＭ１１内に要求し
たデータがあるか否かが判定される。ここで、ＳＲＡＭ
１１内に要求したデータがある場合は、ＳＲＡＭ１１か
らデータが直接高速で読み出される。また、ＳＲＡＭ１
１内に要求したデータがない場合は、以下の処理がなさ
れる。即ち、ＳＲＡＭ１１内に要求するデータが書き込
まれていない場合は、現在書き込まれているＳＲＡＭ１
１内のデータを破棄し、必要データの存在するブロック
の全データ（５１２バイト）がセル・アレイ１０からＳ
ＲＡＭ１１に転送される。その後、ＳＲＡＭ１１から必
要なデータがバイト単位で外部デバイス１２に読み出さ
れる。また、ＳＲＡＭ１１内にデータの書き込みがなさ
れている場合は、ＳＲＡＭ１１内のデータは一旦元のブ
ロック（５１２バイト）に転送され、再書き込みがなさ
れた後、上記と同様にＳＲＡＭ１１から必要なデータが
バイト単位で外部デバイス１２に読み出される。
手順により行われる。まず、外部デバイス１２から入力
されたアドレスは、デコーダ１３においてレジスタ１４
のアドレス値と比較参照され、ＳＲＡＭ１１内に要求し
たデータがあるか否かが判定される。ここで、ＳＲＡＭ
１１内に要求したデータがある場合は、ＳＲＡＭ１１か
らデータが直接高速で読み出される。また、ＳＲＡＭ１
１内に要求したデータがない場合は、以下の処理がなさ
れる。即ち、ＳＲＡＭ１１内に要求するデータが書き込
まれていない場合は、現在書き込まれているＳＲＡＭ１
１内のデータを破棄し、必要データの存在するブロック
の全データ（５１２バイト）がセル・アレイ１０からＳ
ＲＡＭ１１に転送される。その後、ＳＲＡＭ１１から必
要なデータがバイト単位で外部デバイス１２に読み出さ
れる。また、ＳＲＡＭ１１内にデータの書き込みがなさ
れている場合は、ＳＲＡＭ１１内のデータは一旦元のブ
ロック（５１２バイト）に転送され、再書き込みがなさ
れた後、上記と同様にＳＲＡＭ１１から必要なデータが
バイト単位で外部デバイス１２に読み出される。
【００１３】このように上記第１の実施例においては、
直列接続型ＤＲＡＭを使用して、バイト単位でのデータ
の高速ランダムアクセスが可能になる。
直列接続型ＤＲＡＭを使用して、バイト単位でのデータ
の高速ランダムアクセスが可能になる。
【００１４】次に、図２により本発明の第２の実施例に
ついて説明する。この第２の実施例では、第１の実施例
と同様に直列接続型ＤＲＡＭ構成のセル・アレイ１０、
ＳＲＡＭ１１、デコーダ１３及びレジスタ１４を備え、
ＳＲＡＭ１１のキャッシュメモリとしてのビット率を向
上させるために、ＳＲＡＭ１１の容量を４Ｋバイトと
し、かつ８ブロック分のデータを保存させるために、ブ
ロックアドレスを示すレジスタ１４も８個設ける。こよ
うな構成の半導体メモリにおいては、ＳＲＡＭ１１内に
外部デバイス１２からアクセスしたデータがない場合、
ＳＲＡＭ１１の内容は５１２バイトのブロック単位で置
き換えられる。これにより、バイト単位でのデータの高
速ランダムアクセスをさらに向上できる。
ついて説明する。この第２の実施例では、第１の実施例
と同様に直列接続型ＤＲＡＭ構成のセル・アレイ１０、
ＳＲＡＭ１１、デコーダ１３及びレジスタ１４を備え、
ＳＲＡＭ１１のキャッシュメモリとしてのビット率を向
上させるために、ＳＲＡＭ１１の容量を４Ｋバイトと
し、かつ８ブロック分のデータを保存させるために、ブ
ロックアドレスを示すレジスタ１４も８個設ける。こよ
うな構成の半導体メモリにおいては、ＳＲＡＭ１１内に
外部デバイス１２からアクセスしたデータがない場合、
ＳＲＡＭ１１の内容は５１２バイトのブロック単位で置
き換えられる。これにより、バイト単位でのデータの高
速ランダムアクセスをさらに向上できる。
【００１５】次に、本発明の半導体メモリをパソコンの
拡張メモリに使用した例を図３について説明する。図３
において、拡張メモリ２０に、入出力８ビットの６４Ｍ
直列接続型ＤＲＡＭ２０ａを４チップ使用して３２バイ
トのメモリ容量とし、かつキャッシュメモリとしてのＳ
ＲＡＭ２０ｂの容量を３２Ｋビットとする。この場合、
従来例に比しチップ面積の増加は１０％程度であり、直
列接続型でない汎用ＤＲＡＭと比較して遥かに安価であ
る。
拡張メモリに使用した例を図３について説明する。図３
において、拡張メモリ２０に、入出力８ビットの６４Ｍ
直列接続型ＤＲＡＭ２０ａを４チップ使用して３２バイ
トのメモリ容量とし、かつキャッシュメモリとしてのＳ
ＲＡＭ２０ｂの容量を３２Ｋビットとする。この場合、
従来例に比しチップ面積の増加は１０％程度であり、直
列接続型でない汎用ＤＲＡＭと比較して遥かに安価であ
る。
【００１６】この第２の実施例においては、拡張メモリ
２０が直列接続型ＤＲＡＭ２０ａと、キャッシュメモリ
であるＳＲＡＭ（３２Ｋビット×４＝１６Ｋバイト）２
０ｂとから構成されているから、直列接続型ＤＲＡＭ２
０ａとＳＲＡＭ２０ｂ間のバス幅は１０００ビット（３
２バイト×４）となる。その結果、ＣＰＵ２１は従来の
ようにパソコン内部メモリのページ領域を使用する必要
がなくなり、ＳＲＡＭ２０ｂに直接アクセスできる。即
ち、ＣＰＵ２１が拡張メモリ２０にアクセスする場合
は、まずＤＲＡＭ２０ａからＳＲＡＭ２０ｂへデータが
シリアル伝送される。この時、ＤＲＡＭ２０ａとＳＲＡ
Ｍ２０ｂ間のバス幅は非常に広いため、転送速度は図５
の従来例に比較して遥かに早い。さらにＣＰＵ２１とＳ
ＲＡＭ２０ｂ間でデータが交換されるが、ＳＲＡＭを使
用しているため、その転送速度も非常に早くできる。従
って、システムとして大幅な能力アップが可能になるほ
か、従来のチップでは不可能なメインメモリとしての使
用も可能になる。
２０が直列接続型ＤＲＡＭ２０ａと、キャッシュメモリ
であるＳＲＡＭ（３２Ｋビット×４＝１６Ｋバイト）２
０ｂとから構成されているから、直列接続型ＤＲＡＭ２
０ａとＳＲＡＭ２０ｂ間のバス幅は１０００ビット（３
２バイト×４）となる。その結果、ＣＰＵ２１は従来の
ようにパソコン内部メモリのページ領域を使用する必要
がなくなり、ＳＲＡＭ２０ｂに直接アクセスできる。即
ち、ＣＰＵ２１が拡張メモリ２０にアクセスする場合
は、まずＤＲＡＭ２０ａからＳＲＡＭ２０ｂへデータが
シリアル伝送される。この時、ＤＲＡＭ２０ａとＳＲＡ
Ｍ２０ｂ間のバス幅は非常に広いため、転送速度は図５
の従来例に比較して遥かに早い。さらにＣＰＵ２１とＳ
ＲＡＭ２０ｂ間でデータが交換されるが、ＳＲＡＭを使
用しているため、その転送速度も非常に早くできる。従
って、システムとして大幅な能力アップが可能になるほ
か、従来のチップでは不可能なメインメモリとしての使
用も可能になる。
【００１７】なお、本発明は、上記実施例に示す構成の
ものに限定されず、請求項に記載した範囲を逸脱しない
限り、種々の変形が可能である。
ものに限定されず、請求項に記載した範囲を逸脱しない
限り、種々の変形が可能である。
【００１８】
【発明の効果】以上説明したように本発明によれば、選
択ワード線を有するトランジスタとキャパシタからなる
記憶素子を同一活性層上に２つ以上直列接続したメモリ
セルにより構成される大容量のＤＲＡＭと、該ＤＲＡＭ
の必要なデータをバイト単位で転送できる小容量のキャ
ッシュ用ＳＲＡＭを同一チップ上に配置してなる構成に
し、外部から前記ＤＲＡＭへのデータアクセスを前記キ
ャッシュ用ＳＲＡＭを通して行うから、直列接続型ＤＲ
ＡＭに対しバイト単位の高速ランダムアクセスが可能に
なる。また、本発明においては、前記キャッシュ用ＳＲ
ＡＭと前記ＤＲＡＭ間のバス幅を拡大できるから、シス
テムの能力を向上することができる。
択ワード線を有するトランジスタとキャパシタからなる
記憶素子を同一活性層上に２つ以上直列接続したメモリ
セルにより構成される大容量のＤＲＡＭと、該ＤＲＡＭ
の必要なデータをバイト単位で転送できる小容量のキャ
ッシュ用ＳＲＡＭを同一チップ上に配置してなる構成に
し、外部から前記ＤＲＡＭへのデータアクセスを前記キ
ャッシュ用ＳＲＡＭを通して行うから、直列接続型ＤＲ
ＡＭに対しバイト単位の高速ランダムアクセスが可能に
なる。また、本発明においては、前記キャッシュ用ＳＲ
ＡＭと前記ＤＲＡＭ間のバス幅を拡大できるから、シス
テムの能力を向上することができる。
【図１】本発明の第１の実施例による半導体メモリの構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の第２の実施例による半導体メモリの構
成を示すブロック図である。
成を示すブロック図である。
【図３】本発明の半導体メモリの使用例を示すブロック
図である。
図である。
【図４】従来の半導体メモリの構成を示すブロック図で
ある。
ある。
【図５】従来の半導体メモリの使用例を示すブロック図
である。
である。
１０ 直列接続型ＤＲＡＭ構成のセル・アレイ １１，２０ｂ ＳＲＡＭ １２ 外部デバイス １３ デコーダ １４ レジスタ ２０ 拡張メモリ ２０ａ ＤＲＡＭ
Claims (3)
- 【請求項１】 選択ワード線を有するトランジスタとキ
ャパシタからなる記憶素子を同一活性層上に２つ以上直
列接続したメモリセルにより構成される大容量のＤＲＡ
Ｍと、該ＤＲＡＭの必要なデータをバイト単位で転送で
きる小容量のキャッシュ用ＳＲＡＭを同一チップ上に配
置してなる半導体メモリ。 - 【請求項２】 外部から前記ＤＲＡＭへのデータアクセ
スが常に前記キャッシュ用ＳＲＡＭを通して行われるよ
うになっている請求項１記載の半導体メモリ。 - 【請求項３】 前記キャッシュ用ＳＲＡＭと前記ＤＲＡ
Ｍとの間のバス幅を、前記キャッシュ用ＳＲＡＭと外部
デバイス間のバス幅より大きくした請求項１または２記
載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32321793A JPH07153257A (ja) | 1993-11-29 | 1993-11-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32321793A JPH07153257A (ja) | 1993-11-29 | 1993-11-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153257A true JPH07153257A (ja) | 1995-06-16 |
Family
ID=18152345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32321793A Pending JPH07153257A (ja) | 1993-11-29 | 1993-11-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153257A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5974493A (en) * | 1996-02-26 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with processor bus having smaller width than memory bus |
| JP2004318933A (ja) * | 2003-04-11 | 2004-11-11 | Renesas Technology Corp | 半導体記憶装置 |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
| JP2008181670A (ja) * | 2008-04-21 | 2008-08-07 | Renesas Technology Corp | 半導体記憶装置 |
-
1993
- 1993-11-29 JP JP32321793A patent/JPH07153257A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5974493A (en) * | 1996-02-26 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with processor bus having smaller width than memory bus |
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