JPS63188247A - メモリ・アクセス装置 - Google Patents

メモリ・アクセス装置

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JPS63188247A
JPS63188247A JP62020176A JP2017687A JPS63188247A JP S63188247 A JPS63188247 A JP S63188247A JP 62020176 A JP62020176 A JP 62020176A JP 2017687 A JP2017687 A JP 2017687A JP S63188247 A JPS63188247 A JP S63188247A
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JP62020176A
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Yasunori Kawada
河田　泰紀
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Yokogawa Electric Corp
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Yokogawa Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、計算機装置等におけるメモリに対して高速に
アクセスすることができるようにしたメモリ・アクセス
装置に関するものである。
〈従来の技術〉 計算機装置におけるメモリを高速にアクセスする手段と
して１本願出願人は昭和６０年１２月５日に出願した実
願昭６０−１８７８７１月［スタティック・カラムＤＲ
ＡＭアクセス装置」が挙げられる。
上記出願の装置は、ページ管理ができるメモリ（例えば
スタティック・カラムＤＲＡＭ等）を用いてプロセッサ
より与えられるページ情報（ロウ・アドレス）とページ
・メモリに保持されている前回アクセスが行なわれたペ
ージ情報とを比較し、一致出力がなされた場合はカラム
・アドレスによって直接アクセスを行ない、不一致出力
がなされた場合は改ページ制御を行なうものである。
〈発明が解決しようとする問題点〉 上記出願のようなページ・アクセス方式による装置は、
次に述べるような問題を有していた。
即も、実際のマイクロプロセッサＣＰＵは、メモリ中に
ある実行プログラム、データ、作業領域等をランダムに
参照して動作するため、第２図に示すＣＰＵ実行サイク
ルのように、ＣＰＵは、プログラムを実行し、次にデー
タを参照する場合にはメモリのデータ領域をアクセスす
るためにメモリの改ページ動作を行ない、次にプログラ
ム領域に戻る場合に再び改ページ動作を行ない、また更
に作業領域にアクセスする場合に改ページ動作を行なう
というように、アクセスするメモリ領域を変更する毎に
改ページ動作をしなければならないのでメモリに対する
ヒツト率が必ずしも高くなかつ　Ｉこ　。
本発明が解決しようとする課題はページ・アクセス方式
による装置においてメモリのヒツト率を向上させること
であり、その目的は平均メモリ・アクセス時間を短縮す
ることである。
く＠題を解決するための手段〉 本発明は、プロセッサ部と、このプロセッサ部が実行す
るプログラムを格納するメモリ部及びこのメモリ部につ
いて与えられたページ情報と前回アクセスしたページ情
報とを比較してアクセス動作を行なうメモリ制御部から
なるプログラム領域メモリ・ブロックと、前記プロセッ
サ部が読み出し書き込み動作を行なうデータを格納する
メモリ部及びこのメモリ部について与えられたページ情
報と前回アクセスしたページ情報とを比較してアクセス
動作を行なうメモリ制御部からなるデータ領域メモリ・
ブロックと、前記プロセッサ部が作業を行なうスタック
領域メモリ・ブロックとを備えるメモリ・アクセス装置
である。
く算用〉 本発明のメモリ・アクセス装置は、プログラム、データ
、作業ｆＩ４域のソフトウェアの実行上の単位毎に割り
当てたメモリについて各々のメモリ制御部がページ・ア
クセス方式を行ない、メモリ領域が変更される毎に改ペ
ージ制御を行なう必要がない。
〈実施例〉 第１図は本発明を実施したメモリ・アクセス装置の構成
ブロック図である。
この図において、１はメモリ・アクセスを行なうマイク
ロプロセッサ°ＣＰＬＪ、２はＣＰＵ１が実行するプロ
グラムを格納したメモリ２１及びこのメモリ２１を制御
するメモリ制御部２２かうなるプログラム領域、３はＣ
ＰＵ１が読み出し書き込みづるデータを格納したメモリ
３１及びこのメモリ３１を制御するメモリ制御部３２か
らなるデータ領域、４はＣＰＵ１が作業領域として用い
るメモリ４１とこのメモリ４１を＄１１１１１するメモ
リＩ制御部４２からなるスタック領域、５はメモリ２１
゜３１．４１の入出力データについてパリティ・ビット
・チェックを行なうビット・チェック部である。
更に、プログラム領域２．データ領域３．スタック領域
４は、ＣＰＵ１とアドレス・バスＡＢ。
コントロール・バスＣＢによって接続され、メモリ２１
，３１．４１はビット・チェック部５及びデータ・バス
ＤＢを介してＣＰＵ１に接続される。
ここで、プログラム領域メモリ２１及びデータ領域メモ
リ３１は、例えばスタティック・カラムＤＲＡＭ等のペ
ージ制御を行なうことができるメモリ素子であり、この
図の例では１ページにつき２にバイトで５１２ページ、
容ｆｆ１１Ｍバイトを有するＤＲＡＭアレイを使用する
。尚、ＣＰＬＪｌが作業を行なうスタック領域はそれほ
どメモリ容量を必要としないので、この図の例では３２
にバイトのＳＲＡＭアレイを用いている。
メモリ制御部２２．３２は、メモリ・コントローラ２２
雷、３２＋　１ページ・メモリ２２２，３２２、マルチ
・プレクサ２２３．３２３　、比較器２２４．３２４を
有する。スタック領域４内のメモリ制御部４２は制御す
るメモリ容量がそれほど大きくないため、通常のメモリ
・コントローラで構成される。
さて、このように構成された本発明のメモリ・アクセス
装置は次のように動作する。
今、ＣＰＵ１のアドレス出力によりプログラム領域２内
のメモリ２１が選択されてアクセスされているとすると
、メモリ制御部２２は与えられたページ情報（アドレス
情報のうちロウ・アドレスが対応する）を前回アクセス
が行なわれてページ・メモリ２２２に保持されているペ
ージ情報と比較器２２４で比較して、一致していれば同
ページ内でアドレス情報のカラム・アドレスで直接アク
セスを行ない、不一致であればメモリ・コントローラ２
２．は改ページ制御を行なう。
そして、ＣＰＵ１が一時的にデータ領１ａ３を参照する
場合には、データ領域３内のメモリ３１に対して上述し
たようなページ・アクセスを行ない、再びプログラム領
域２に戻る場合、プログラム領域２内のメモリ２１は前
回アクセスしたページをそのまま開いているので改ペー
ジ制御を行なう必要がなく、直ちにアクセスできる。
プログラム領域２またはデータ領域３にアクセスしてい
る場合にスタック領域４を参照したい場合であっても同
様であり、一時的に゛スタック領域を参照して再び元の
領域に戻ると前回アクセスしたページが開かれており、
改ページ動作を行なう必要がない。
一方、それぞれのメモリ０のリフレッシュ時にもメモリ
・コントローラは現在のページを閉じてリフレッシュを
行ない、再びリフレッシュ前のページを開き直すのでリ
フレッシュ動作に影響されない。
このように、基本的なソフトウェア単位にメモリ・ブロ
ックを割り当ててページ・アクセスを行なうため、改ペ
ージ動作なしでプログラム、データ、作業領域を並列に
参照でき、メモリ・アクセスのヒツト率が向上する。
〈発明の効果〉 本麹明のメモリ・アクセス装置は、プログラム、データ
、作業領域のソフトウェアの実行上の単位毎に割り当て
たメモリについて各々のメモリ制御部がページ・アクセ
ス方式を行ない、メモリ領域が変更される毎に改ページ
制御を行なう必要がないので、ページ・アクセス方式に
よるメモリのヒツト率を向上させることができ、平均メ
モリ・アクセス時間を短縮することができる。
【図面の簡単な説明】
第１図は本発明を実施したメモリ・アクセス装置の構成
ブロック図、ｆ１１２図は従来のメモリ・アクセス装置
におけるＣＰＩＪの実行リイクルを表わす図である。 １・・・マイクロプロセッサｃｐｕ。 ２・・・プログラム領域、３・・・データ領域、４・・
・スタック領域、２１，３１．４１・・・メモリ、２２
．３２，４２・・・メモリ制御部、２２＋、３２＋・・
・メモリ・コントローラ、２２２．３２□・・・ページ
・メモリ、２２３．３２３・・・マルチプレクサ、２２
４．３２ａ・・・比較器。 第１図

Claims (1)

    【特許請求の範囲】
  1. プロセッサ部と、このプロセッサ部が実行するプログラ
    ムを格納するメモリ部及びこのメモリ部について与えら
    れたページ情報と前回アクセスしたページ情報とを比較
    してアクセス動作を行なうメモリ制御部からなるプログ
    ラム領域メモリ・ブロックと、前記プロセッサ部が読み
    出し書き込み動作を行なうデータを格納するメモリ部及
    びこのメモリ部について与えられたページ情報と前回ア
    クセスしたページ情報とを比較してアクセス動作を行な
    うメモリ制御部からなるデータ領域メモリ・ブロックと
    、前記プロセッサ部が作業を行なうスタック領域メモリ
    ・ブロックとを備えるメモリ・アクセス装置。
JP62020176A 1987-01-30 1987-01-30 メモリ・アクセス装置 Pending JPS63188247A (ja)

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