JPH037980B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理システムの主記憶装置の制
御方式に関する。

大型の情報処理システムにおける、比較的大容
量の主記憶は、しばしば複数の主記憶装置で構成
され、それらの主記憶装置は互いに独立に動作し
て、並行動作が可能なようにされる。

このような、主記憶構成において、各主記憶装
置のアドレスは、公知の、いわゆるインタリーブ
方式によつて、主記憶装置間を横断するように付
与することが、処理能力を高めるために望ましい
場合が多い。

又、公知のように、主記憶には、例えば２〜４
キロバイト程度の大きさに等分割した領域ごと
に、キーを設ける方式がある。それらのキーは、
各対応領域の、記憶保護制御情報及びその他の記
憶管理情報として用いられる。

キーは、主記憶とは別の、キー用の記憶装置に
保持されるが、主記憶アクセスの場合に、通常は
同時にキーにもアクセスが行われて、キー情報を
更新する。

従つて、一般にキーの記憶装置は主記憶装置内
に置かれるのが、制御上及び増設単位として好ま
しいが、インタリーブが行われる場合には、主記
憶の記憶装置と、キーの記憶装置とで、主記憶ア
ドレスとの対応構成が異なつてくるので、アクセ
ス制御上で特別の考慮を要する場合がある。

〔従来の技術と発明が解決しようとする問題点〕

第２図は、情報処理システムの一構成例を示す
ブロツク図である。

主記憶制御装置（MCU）１に、複数の中央処
理装置（CPU）２、チヤンネル処理装置（CHP）
３、サービスプロセツサ（SVP）４、及び主記
憶装置（MSU）５−０，５−１が接続され、そ
れらは主記憶制御装置１を介して、互いに通信す
ることができる。

主記憶装置５−０，５−１の各々は、本来の主
記憶の記憶領域であるデータ記憶部６と、キー情
報を保持するキー記憶部７を有するものとする。

主記憶制御装置１は、中央処理装置２、チヤン
ネル制御装置３等からの主記憶アクセス要求を受
けると、要求アドレスから、複数の主記憶装置５
−０，５−１の１装置を決定して、アクセス動作
を起動する信号を送る。

主記憶装置５−０，５−１はアクセス起動信号
によつて、データ記憶部６の指定のアドレスへの
アクセス動作を実行し、又並行して、アクセスし
た領域に対する、キー記憶部７上のキーを、リー
ド／ライトのアクセス種類等に従つて更新する。

主記憶装置間のインターリーブが無い場合に
は、各主記憶装置５−０，５−１のデータ記憶部
６には、連続した主記憶アドレスが割り当てられ
るので、キー記憶部７には、データ記憶部６に割
り当てられているアドレスに対応する領域のキー
を保持するようにし、データ記憶部６の指定アド
レスの、上位ビツト列を使つて、キー情報へアク
セスするように構成することができる。

しかし、主記憶装置間インターリーブを行う場
合には、各主記憶装置５−０，５−１のデータ記
憶部６が、例えば、１メガバイトづつの８個の記
憶バンクに分かれていて、各記憶バングが８バイ
トを１語としてアクセスできるとすると、例えば
第３図に示すように、２台の主記憶装置のデータ
記憶部（それらをMSU０，MSU１とする）を通
して、横断する方向にアドレスを割り当てる。

この場合、主記憶制御装置１は、アクセス要求
アドレスの、下位から７ビツト目のビツト値を判
定し、‘0'であればMSU０，‘1'であればMSU
１にデータがあるものとして、アクセスを起動す
る必要がある。

このようにインタリーブをした場合に、例えば
主記憶アドレス領域を、64バイトより大きな領
域、例えば通常のように２又は４キロバイトの領
域に分割し、それらのブロツクに対して、キーを
設けるとする。

その場合には、あるブロツクのキーを、MSU
０，MSU１何れの側に置くにしても、そのブロ
ツクの半分の領域に対するアクセスにおいては、
データ記憶部と、対応するキーを保持するキー記
憶部とが、別の主記憶装置にあることになる。

このために従来は、キー記憶部を主記憶装置に
置いて、インタリーブをしないか、又はインタリ
ーブをする場合には、キー記憶部を主記憶装置と
全く別個に制御することにして、例えば主記憶制
御装置にキー記憶部を置く等の方法によらなけれ
ばならないという問題があつた。

〔問題点を解決するための手段〕 前記の問題点は、データ記憶部とキー記憶部を
有し、互いに独立に動作可能にされた、複数の主
記憶装置を有する情報処理システムにおいて該各
主記憶装置は、上記データ記憶部のアクセス起動
指定と、上記キー記憶部のアクセス起動指定と
を、個別に受信する手段を有し、該指定に従つ
て、該データ記憶部及びキー記憶部の、何れか一
方又は両方のアクセスを実行するように構成され
た、本発明の主記憶装置制御方式によつて解決さ
れる。

〔作用〕

即ち、各主記憶装置にデータ記憶部とキー記憶
部を持ち、主記憶制御装置では、アクセス要求し
ているデータを保持する主記憶装置を決定すると
同時に、それとは別に、キーを保持する主記憶装
置を決定するようにする。

又、主記憶装置に対するアクセス起動信号は、
データ記憶部とキー記憶部の起動を別個に指定す
るようにする。

このようにして、主記憶制御装置から主記憶装
置に対し、前記の決定に従つて、同じアドレス指
定について、例えば一方の主記憶装置のデータ記
憶部と、他方の主記憶装置のデータ記憶部を同時
に起動したり、或いは一方の主記憶装置のみのデ
ータ記憶部とキー記憶部を共に起動したりするこ
とを可能にする。

以上により、主記憶装置にデータ記憶部とキー
記憶部を持つ構成とし、且つ主記憶装置間にアド
レスのインタリーブを適用することが可能にな
る。

〔実施例〕

第１図は本発明の一実施例構成を示すブロツク
図である。

主記憶装置５−０，５−１は、第２図のように
データ記憶部６とキー記憶部７からなり、データ
記憶部６は、第３図に示すように、主記憶装置間
にまたがるインタリーブ方式にるアドレスが付与
されているものとする。

第１図の主記憶制御装置１において、アクセス
要求アドレス１０は、第０〜31ビツトからなる、
32ビツトによつてバイトアドレスを指定する。

従つて、その第25ビツトは、64バイトの境界を
示し、第３図のアドレス付けを参照して明らかな
ように、第25ビツトが‘0'であればデータ記憶部
MSU０，‘1'であればMSU１に、所要のデータ
があることを表示している。

従つて、第25ビツトによつて、データ記憶部起
動ラツチ１１−０又は１１−１の一方をオンにす
る。

又、本例では、各主記憶装置５−０，５−１の
データ記憶部６を８メガバイトとしたので、各キ
ー記憶部７は、それぞれ８メガバイトの連続デー
タ領域に対するキー情報を保持する。

従つて、キーが主記憶装置５−０にあるか５−
１にあるかは、８メガバイトを境界として決定さ
れ、これはアクセス要求アドレス１０の第８ビツ
トによつて、キーの属する主記憶装置が決定する
ことを意味する。

従つて、アクセス要求アドレス１０の第８ビツ
トにより、キー記憶部起動ラツチ１２−０又は１
２−１の一方をオンにする。

以上によりセツトされるラツチ１１−０，１１
−１，１２−０，１２−１の出力と共に、従来と
同様のアドレス線１３にアクセス要求アドレス１
０のアドレスを乗せ、アクセス起動線１４をオン
にして主記憶装置５−０，５−１を起動する。

その結果、主記憶装置５−０，５−１は、同一
のアドレスによるアクセス起動が同時に行われる
が、ラツチ１１−０と１２−０又は１１−１と１
２−１の組み合わせ指定によつて、それぞれ「不
動作」、「データ記憶部のみ起動」、「キー記憶部の
み起動」及び「データ記憶部とキー記憶部を共に
起動」の４ケースの１つを指定され、両主記憶装
置によつて、データとキーへのアクセスが並行し
て実行される。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、データ記憶部とキー記憶部を持つ構成の主記
憶装置に、アドレスのインタリーブを適用するこ
とが可能になるので、、実装上の便宜と、主記憶
性能が共に満足され、情報処理システムの品質を
改善するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロツク図、第
２図は情報処理システムの一構成例ブロツク図、
第３図はインタリーブの説明図である。 図において、１は主記憶制御装置、２は中央処
理装置、３はチヤンネル処理装置、４はサービス
プロセツサ、５−０，５−１は主記憶装置、６は
データ記憶部、７はキー記憶部、１０はアクセス
要求アドレス、１１−０，１１−１はデータ記憶
部起動ラツチ、１２−０，１２−１はキー記憶部
起動ラツチ、１３はアドレス線、１４はアクセス
起動線を示す。

Claims (1)

【特許請求の範囲】
1. １ データ記憶部とキー記憶部を有し、互いに独
   立に動作可能にされた、複数の主記憶装置を有す
   る情報処理システムにおいて、該各主記憶装置
   は、上記データ記憶部のアクセス起動指定と、上
   記キー記憶部のアクセス起動指定とを、個別に受
   信する手段を有し、該指定に従つて、該データ記
   憶部及びキー記憶部の、何れか一方又は両方のア
   クセスを実行するように構成されていることを特
   徴とする主記憶装置制御方式。