JPH0348954A - キー記憶制御方式 - Google Patents
キー記憶制御方式Info
- Publication number
- JPH0348954A JPH0348954A JP18419789A JP18419789A JPH0348954A JP H0348954 A JPH0348954 A JP H0348954A JP 18419789 A JP18419789 A JP 18419789A JP 18419789 A JP18419789 A JP 18419789A JP H0348954 A JPH0348954 A JP H0348954A
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- JP
- Japan
- Prior art keywords
- key
- storage
- main
- main storage
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
主記憶装置の保護乃至制御を行うための保護キーのキー
記憶制御方式に関し、 制御装置の物量を削減することを目的とし、１乃至複数
の主記憶装置と、１乃至複数の処理装置と、これら処理
装置と主記憶装置間に接続された制御装置とで構成され
、前記主記憶装置内に全ての記憶キーを保持する記憶キ
ー部を設け、前記制御装置内に処理装置と接続されて優
先切換え制御を行なう優先切換回路と、バス上のアドレ
スをデコードして主記憶装置内のデータ部と記憶キー部
の切換え制御を行なう切換回路を設けて構成する。
記憶制御方式に関し、 制御装置の物量を削減することを目的とし、１乃至複数
の主記憶装置と、１乃至複数の処理装置と、これら処理
装置と主記憶装置間に接続された制御装置とで構成され
、前記主記憶装置内に全ての記憶キーを保持する記憶キ
ー部を設け、前記制御装置内に処理装置と接続されて優
先切換え制御を行なう優先切換回路と、バス上のアドレ
スをデコードして主記憶装置内のデータ部と記憶キー部
の切換え制御を行なう切換回路を設けて構成する。
［産業上の利用分野コ
本発明は主記憶装置の保護乃至制御を行うための保護キ
ーのキー記憶制御方式に関する。
ーのキー記憶制御方式に関する。
［従来の技術］
コンピュータシステムにおいては、主記憶装置（ＭＳＵ
）の保護乃至は制御を目的として、記憶キーが用いられ
る。第４図は記憶キーの説明図である。ＡＣＣは主記憶
キーアクセス制御ビット、Ｆは読出し保護ビット、Ｒは
参照ビット、Ｃは変更ビットである。ＡＣＣはＭＳＵを
第５図に示すように複数のブロックに分割した場合、間
違ったブロックをアクセスすることを禁止するためのビ
ットである。例えば、ブロックＢＯ〜３まで使用したプ
ログラムＡと、Ｂ４からＢ７まで使用したプログラムＢ
とがある場合、プログラムＡの実行中にはＡＣＣは“Ａ
”となっており、他のプログラムＢからアクセスがあっ
た時、アクセスキー’Ｂ”はＡ”と不一致であることか
らこのような間違ったアクセスを予防することができる
。
）の保護乃至は制御を目的として、記憶キーが用いられ
る。第４図は記憶キーの説明図である。ＡＣＣは主記憶
キーアクセス制御ビット、Ｆは読出し保護ビット、Ｒは
参照ビット、Ｃは変更ビットである。ＡＣＣはＭＳＵを
第５図に示すように複数のブロックに分割した場合、間
違ったブロックをアクセスすることを禁止するためのビ
ットである。例えば、ブロックＢＯ〜３まで使用したプ
ログラムＡと、Ｂ４からＢ７まで使用したプログラムＢ
とがある場合、プログラムＡの実行中にはＡＣＣは“Ａ
”となっており、他のプログラムＢからアクセスがあっ
た時、アクセスキー’Ｂ”はＡ”と不一致であることか
らこのような間違ったアクセスを予防することができる
。
第４図において、Ｆは読出し保護ビットであり、記憶保
護が取出しタイプの参照に対して適用されるかどうかを
制御する。Ｒは参照ビットであり、アドレスで指定され
る特定のブロックがプログラム実行中に読出し又は書込
みが行われるたびにセットされる。Ｃは変更ビットであ
り、アドレスで指定されるブロックの書込みが行われる
たびにセットされる。つまり、このＣビットが１にセッ
トされている時には、当該メモリブロックと外部の記憶
装置（例えばＤＡＳＤ）との間にデータの不一致が発生
していることを示している。
護が取出しタイプの参照に対して適用されるかどうかを
制御する。Ｒは参照ビットであり、アドレスで指定され
る特定のブロックがプログラム実行中に読出し又は書込
みが行われるたびにセットされる。Ｃは変更ビットであ
り、アドレスで指定されるブロックの書込みが行われる
たびにセットされる。つまり、このＣビットが１にセッ
トされている時には、当該メモリブロックと外部の記憶
装置（例えばＤＡＳＤ）との間にデータの不一致が発生
していることを示している。
第６図は従来システムの構成ブロック図である。
図において、１は主記憶装置（ＭＳＵ）で、ＭＳＵ＃０
とＭＳＵ＃１の２個示されている。２は処理装置で、Ｃ
ＰＵ０〜ＣＰＵ２とＣＨＰ （チャネルプロセッサ）と
が示されている。３は主記憶装置１と処理装置２間に接
続された制御装置ｆ（ＭＣＵ）である。主記憶装置１は
データ部１ａと記憶キー１ｂより構成されている。主記
憶装置１内の記憶キー１ｂは主記憶キーアクセス制御ビ
ットＡＣＣと読出し保護ビットＦより構成されている。
とＭＳＵ＃１の２個示されている。２は処理装置で、Ｃ
ＰＵ０〜ＣＰＵ２とＣＨＰ （チャネルプロセッサ）と
が示されている。３は主記憶装置１と処理装置２間に接
続された制御装置ｆ（ＭＣＵ）である。主記憶装置１は
データ部１ａと記憶キー１ｂより構成されている。主記
憶装置１内の記憶キー１ｂは主記憶キーアクセス制御ビ
ットＡＣＣと読出し保護ビットＦより構成されている。
制御装置３は、処理装置２と接続され、優先度に応じて
切換える優先切換回路３ａと、記憶キー３ｂより構成さ
れている。記憶キー３ｂは、参照ビットＲと変更ビット
Ｃより構成されている。
切換える優先切換回路３ａと、記憶キー３ｂより構成さ
れている。記憶キー３ｂは、参照ビットＲと変更ビット
Ｃより構成されている。
このように構成されたシステムにおいて、優先切換回路
３ａによって選択された特定の処理装置２と主記憶装置
１とが制御装置３を介して接続される。処理装置２は、
主記憶装置１の特定のブロックをアクセスしデータの読
出し又は書込みを行う。その時に制御装置３内の記憶キ
ー３ｂと主記憶装置１内の記憶キー１ｂとが用いられ、
前述したような主記憶装置の保護及び制御が行われる。
３ａによって選択された特定の処理装置２と主記憶装置
１とが制御装置３を介して接続される。処理装置２は、
主記憶装置１の特定のブロックをアクセスしデータの読
出し又は書込みを行う。その時に制御装置３内の記憶キ
ー３ｂと主記憶装置１内の記憶キー１ｂとが用いられ、
前述したような主記憶装置の保護及び制御が行われる。
［発明が解決しようとする課題］
前述したように、従来システムでは記憶キーを制御装置
３と主記憶装置１内に分散して持っている。ここで、制
御装置３内に設けられている記憶キーの参照ビットＲと
変更ビットＣとは、主としてアクセスを速める目的で制
御装置３内に設けたものである。この結果、主記憶装置
１の容量が増加すると、制御装置３内の記憶キー３ｂの
容量もそれに応じて増加しなければならず、制御装置３
の物量が増加してしまう。
３と主記憶装置１内に分散して持っている。ここで、制
御装置３内に設けられている記憶キーの参照ビットＲと
変更ビットＣとは、主としてアクセスを速める目的で制
御装置３内に設けたものである。この結果、主記憶装置
１の容量が増加すると、制御装置３内の記憶キー３ｂの
容量もそれに応じて増加しなければならず、制御装置３
の物量が増加してしまう。
記憶キー部３ｂはＲＡＭで構成されており、主記憶装置
１の増加単位と記憶キー３ｂの増加単位が一般に一致せ
ず、記憶キー３ｂの増加単位の方が大きい。また、最初
から記憶キー３ｂを最大容量で実装しておくと、主記憶
装置１が最大構成でない時に使用しない部分ができ、無
駄である。
１の増加単位と記憶キー３ｂの増加単位が一般に一致せ
ず、記憶キー３ｂの増加単位の方が大きい。また、最初
から記憶キー３ｂを最大容量で実装しておくと、主記憶
装置１が最大構成でない時に使用しない部分ができ、無
駄である。
本発明はこのような課題に鑑みてなされたものであって
、制御装置の物量を削減することができるキー記憶制御
方式を提供することを目的としている。
、制御装置の物量を削減することができるキー記憶制御
方式を提供することを目的としている。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。第６図と同一
のものは、同一の符号を付して示す。図において、１は
１乃至複数の主記憶装置、２は１乃至複数の処理装置、
１０はこれら処理装置２と主記憶装置１間に接続された
制御装置である。ＩＣは前記主記憶装置１内に設けた、
全ての記憶キ−を保持する記憶キー部、１０ａは前記制
御装置１０内に設けた、処理装置２と接続されて優先切
換え制御を行なう優先切換回路、１０ｂはバス上のアド
レスをデコードして主記憶装置１内のデータ部１ａと記
憶キー部ＩＣの切換え制御を行なう切換回路である。
のものは、同一の符号を付して示す。図において、１は
１乃至複数の主記憶装置、２は１乃至複数の処理装置、
１０はこれら処理装置２と主記憶装置１間に接続された
制御装置である。ＩＣは前記主記憶装置１内に設けた、
全ての記憶キ−を保持する記憶キー部、１０ａは前記制
御装置１０内に設けた、処理装置２と接続されて優先切
換え制御を行なう優先切換回路、１０ｂはバス上のアド
レスをデコードして主記憶装置１内のデータ部１ａと記
憶キー部ＩＣの切換え制御を行なう切換回路である。
［作用］
本発明によれば、主記憶キーアクセス制御ビットＡＣＣ
，保護ピッ）Ｆに加えて、従来制御装置３内に設けられ
ていた参照ビットＲ及び保護ビットＣも含めた全てのビ
ットを主記憶装置１内の記憶キー部ＩＣ内に一括して設
置する。このような構成をとることにより、制御装置１
０内には記憶キー部を設ける必要がなくなり、制御装置
の物量を削減することができる。
，保護ピッ）Ｆに加えて、従来制御装置３内に設けられ
ていた参照ビットＲ及び保護ビットＣも含めた全てのビ
ットを主記憶装置１内の記憶キー部ＩＣ内に一括して設
置する。このような構成をとることにより、制御装置１
０内には記憶キー部を設ける必要がなくなり、制御装置
の物量を削減することができる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、主記憶装置１としては、ＭＳＵ＃ＯとＭＳＵ
＃１の２個が用いられ、処理装置２としては、ＣＰＵ０
からＣＰＵ２とＣＨＰが用いられている。第１図につい
て説明したように、制御装置（ＭＣＵ）１０は、優先切
換回路１０ａと切換回路１０ｂより構成されている。こ
のうち、切換回路１０ｂは、アドレスデータをデコード
するデコーダ２０と、デコード結果ＴＡＧを保持するレ
ジスタ２１より構成されている。
。第１図と同一のものは、同一の符号を付して示す。図
において、主記憶装置１としては、ＭＳＵ＃ＯとＭＳＵ
＃１の２個が用いられ、処理装置２としては、ＣＰＵ０
からＣＰＵ２とＣＨＰが用いられている。第１図につい
て説明したように、制御装置（ＭＣＵ）１０は、優先切
換回路１０ａと切換回路１０ｂより構成されている。こ
のうち、切換回路１０ｂは、アドレスデータをデコード
するデコーダ２０と、デコード結果ＴＡＧを保持するレ
ジスタ２１より構成されている。
また、主記憶装置１において、１ｄはバス上にのってく
るコントロールデータＣＴＲＬ、オペコードＯＰ及びデ
コーダ２０のデコード結果ＴＡＧを保持するレジスタで
ある。記憶キー部１ｃは、主記憶キーアクセス制御ビッ
トＡｃｃ、保護ビットＦ、参照ビットＲ及び保護ビット
Ｃの全てが含まれている。このように構成されたシステ
ムの動作を説明すれば、以下のとおりである。
るコントロールデータＣＴＲＬ、オペコードＯＰ及びデ
コーダ２０のデコード結果ＴＡＧを保持するレジスタで
ある。記憶キー部１ｃは、主記憶キーアクセス制御ビッ
トＡｃｃ、保護ビットＦ、参照ビットＲ及び保護ビット
Ｃの全てが含まれている。このように構成されたシステ
ムの動作を説明すれば、以下のとおりである。
先ず、優先切換回路１０ａにより処理装置２のうちの１
個が選択され、この処理装置２と主記憶装置１とが接続
され、通信可能となる。処理装置２からのコントロール
データＣＴＲＬ及びオペコードＯＰはバスを介して主記
憶装置１内のレジスタ１ｄに格納される。一方、切換回
路１０ｂでは、デコーダ２０がアドレスデータをデコー
ドしてデータとキーのインタリーブを行う。
個が選択され、この処理装置２と主記憶装置１とが接続
され、通信可能となる。処理装置２からのコントロール
データＣＴＲＬ及びオペコードＯＰはバスを介して主記
憶装置１内のレジスタ１ｄに格納される。一方、切換回
路１０ｂでは、デコーダ２０がアドレスデータをデコー
ドしてデータとキーのインタリーブを行う。
第３図はデータとキーのインタリーブの説明図である。
アドレスデータを受けたデコーダは、当該アドレスデー
タをデコードする。ここでは、００から１１までの４種
類にデコードしている。デコード結果は、主記憶装置１
内の記憶キー部ＩＣに格納される。
タをデコードする。ここでは、００から１１までの４種
類にデコードしている。デコード結果は、主記憶装置１
内の記憶キー部ＩＣに格納される。
このデコード出力に対して、先ずＭＳＵ＃０とＭＳＵ＃
１毎にデータアクセスとキーアクセスの切換えを行う。
１毎にデータアクセスとキーアクセスの切換えを行う。
図の０印がセレクトされている状態を示している。例え
ば、デコード出力が“１０”の時には、ＭＳＵ＃Ｏのキ
ーアクセスが可能となる一方、ＭＳＵ＃１のデータアク
セスが可能となる。このようにして、インタリーブ方式
を用いることにより、各主記憶装置内のデータ部と記憶
キー部の切換制御を効率よく行うことができる。本発明
によれば、記憶キー部を全て主記憶装置側に設けた結果
、主記憶装置の容量が増えても制御装置（ＭＣＵ）側に
は何の変更もなく、制御装置の物量を削減することがで
きる。つまり、記憶キーが増加しても、制御装置側は意
識する必要がない。
ば、デコード出力が“１０”の時には、ＭＳＵ＃Ｏのキ
ーアクセスが可能となる一方、ＭＳＵ＃１のデータアク
セスが可能となる。このようにして、インタリーブ方式
を用いることにより、各主記憶装置内のデータ部と記憶
キー部の切換制御を効率よく行うことができる。本発明
によれば、記憶キー部を全て主記憶装置側に設けた結果
、主記憶装置の容量が増えても制御装置（ＭＣＵ）側に
は何の変更もなく、制御装置の物量を削減することがで
きる。つまり、記憶キーが増加しても、制御装置側は意
識する必要がない。
［発明の効果］
以上、詳細に説明したように、本発明によれば全ての記
憶キーを主記憶装置側に設けることにより、主記憶装置
の容量が増大しても、制御装置の物量を変化させる必要
はなく、その物量を削減することができる。
憶キーを主記憶装置側に設けることにより、主記憶装置
の容量が増大しても、制御装置の物量を変化させる必要
はなく、その物量を削減することができる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す構成ブロック図、
第３図はデータとキーのインタリーブの説明図、第４図
は記憶キーの説明図、 第５図はＭＳＵの分割状態を示す図、 第６図は従来システムの構成ブロック図である。 第１図において、 １は主記憶装置、 １ａはデータ部、 ＩＣは記憶キー部、 ２は処理装置、 １０は制御装置、 １０ａは優先切換回路、 １０ｂは切換回路である。
は記憶キーの説明図、 第５図はＭＳＵの分割状態を示す図、 第６図は従来システムの構成ブロック図である。 第１図において、 １は主記憶装置、 １ａはデータ部、 ＩＣは記憶キー部、 ２は処理装置、 １０は制御装置、 １０ａは優先切換回路、 １０ｂは切換回路である。
Claims (2)
- （１）１乃至複数の主記憶装置（１）と、 １乃至複数の処理装置（２）と、 これら処理装置（２）と主記憶装置（１）間に接続され
た制御装置（１０）とで構成され、 前記主記憶装置（１）内に全ての記憶キーを保持する記
憶キー部（１ｃ）を設け、 前記制御装置（１０）内に処理装置（２）と接続されて
優先切換え制御を行なう優先切換回路（１０ａ）と、バ
ス上のアドレスをデコードして主記憶装置（１）内のデ
ータ部（１ａ）と記憶キー部（１ｃ）の切換え制御を行
なう切換回路（１０ｂ）を設けたことを特徴とするキー
記憶制御方式。 - （２）前記制御装置（１０）において、各処理装置（２
）からのデータとキーのインタリーブの違いを制御して
主記憶装置（１）へアクセスするようにしたことを特徴
とするキー記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18419789A JPH0348954A (ja) | 1989-07-17 | 1989-07-17 | キー記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18419789A JPH0348954A (ja) | 1989-07-17 | 1989-07-17 | キー記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348954A true JPH0348954A (ja) | 1991-03-01 |
Family
ID=16149056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18419789A Pending JPH0348954A (ja) | 1989-07-17 | 1989-07-17 | キー記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143464A (ja) * | 1991-11-22 | 1993-06-11 | Fujitsu Ltd | 主記憶キーアクセス制御方式 |
| US5441561A (en) * | 1993-02-23 | 1995-08-15 | Fuji Xerox Co., Ltd. | Ink-jet recording ink and ink-jet recording methods thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221847A (ja) * | 1985-03-08 | 1986-10-02 | Fujitsu Ltd | 主記憶装置制御方式 |
-
1989
- 1989-07-17 JP JP18419789A patent/JPH0348954A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221847A (ja) * | 1985-03-08 | 1986-10-02 | Fujitsu Ltd | 主記憶装置制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143464A (ja) * | 1991-11-22 | 1993-06-11 | Fujitsu Ltd | 主記憶キーアクセス制御方式 |
| US5441561A (en) * | 1993-02-23 | 1995-08-15 | Fuji Xerox Co., Ltd. | Ink-jet recording ink and ink-jet recording methods thereof |
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