JPH0773109A

JPH0773109A - 主記憶保護回路

Info

Publication number: JPH0773109A
Application number: JP22152193A
Authority: JP
Inventors: Hiroshi Murano; 洋村野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-07
Filing date: 1993-09-07
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】入出力動作による主記憶アクセス時の主記憶保
護に関し、入出力装置がアクセスしていないページの主
記憶キーが変更されたときにはＩＯＰへの主記憶キー変
更通知をなくし、入出力処理の性能を低下させないこと
を目的とする。【構成】主記憶保護回路２において、主記憶キーに対応
するＩＯキー参照フラグを保持するＩＯＲメモリ21を設
け、ＩＯＰ５からの入出力アクセスの要求があると、ア
クセスするページに対応したＫＥＹ20のアドレスの内容
を参照して記憶保護処理を行うと共に、ＩＯＲメモリ21
内のそのページ10に対応するＩＯキー参照フラグをセッ
トし、ＣＰＵ４からの要求により主記憶キーを書き替え
るときに、対応するＩＯキー参照フラグを参照して、そ
のフラグがセットされている場合に入出力処理装置５に
主記憶キーが変更されたことを通知し、かつ、そのフラ
グをリセットするように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶キー方式の主記
憶保護回路に関する。特に入出力動作による主記憶アク
セス時の主記憶保護に関する。

【０００２】

【従来の技術】コンピュータシステムで複数のプログラ
ムを同時に実行させるマルチタスクが普通になった。従
って、複数のプログラムから同時に入出力要求が発生す
るが、コンピュータ本体に比べて入出力装置の動作は低
速であるので、コンピュータ本体に複数の入出力装置を
接続し同時にアクセスすることを可能とするシステムが
普通になった。このようなシステムでは複数の入出力装
置を管理するために、複数の同時動作可能な入出力チャ
ネル、あるいはマルチプレクサチャネルのように複数の
同時動作可能なサブチャネルをもったチャネルが必要で
あり、それらをまとめて入出力専用の処理装置（入出力
処理装置：ＩＯＰ）として構成することもある。ここで
はこれらの複数の入出力装置を同時動作させる機構（チ
ャネル、サブチャネル）を総称してＩＯＰと記す。中央
処理装置（以下ＣＰＵと記す）が実行中のプログラムで
入出力処理が必要となったときにＩＯＰに対して転送開
始命令（以下スタートＩＯと記す）を発行し、以後ＩＯ
Ｐが入出力装置と主記憶装置とのデータ転送を制御す
る。

【０００３】図６は従来のコンピュータシステムの構成
図である。コンピュータシステムは、主記憶装置（以下
ＭＳＵと記す）１と、中央処理装置（以下ＣＰＵと記
す）４と、入出力処理装置（以下ＩＯＰと記す）５と、
ＣＰＵ４あるいはＩＯＰ５とＭＳＵ１との間のアクセス
制御を行なう主記憶制御装置（以下ＭＣＵと記す）３と
よりなる。ＩＯＰは複数のチャネル50をもち、同時動作
させることができる。またチャネルの中には、複数の同
時動作可能なサブチャネルをもったチャネルがある場合
もある。別々のチャネルまたはサブチャネルに接続され
た入出力装置（Ｉ／Ｏ）６は同時動作可能である。

【０００４】主記憶装置（ＭＳＵ）１は例えば４ＫＢ単
位のブロック（これをページという）に区分され、その
単位毎に記憶保護情報（主記憶キー）を対応させる。こ
の主記憶キーを保持するのが主記憶キー・メモリ（ＫＥ
Ｙ）20である。

【０００５】記憶保護はＯＳの一部である記憶管理部に
よって、プログラム毎に保護キーの値を割当て、そのプ
ログラムに割り当てた主記憶のページに対応する主記憶
キーに保護キーの値と同じ値をセットすることにより行
なわれる。プログラム毎の保護キーは、次に実行すべき
命令のアドレスを示すアドレスカウンタの値等のプログ
ラムの状態を制御するプログラム状態語（以下ＰＳＷと
記す）内にあり（このためＰＳＷキーという）、そのプ
ログラムが起動されるときにセットされる。ＣＰＵ４が
主記憶装置１をアクセスするときはＰＳＷキーと主記憶
キーが一致するかどうかチェックし、一致しないときは
記憶保護侵害としてそのアクセスを禁止する。処理が進
行し新しいプログラムが割付られ、主記憶の割当てが変
わると主記憶キーは変更される。

【０００６】ＣＰＵ４がアクセスするときと同様に、Ｉ
ＯＰ５が主記憶装置１へアクセスするときも記憶保護制
御を行なう。入出力動作に関しては、スタートＩＯ命令
時、入出力装置毎に保護キー（以下ＩＯキーと記す）が
与えられ、ＩＯＰ５はその後のデータ転送時の主記憶ア
クセス時にＩＯキーと主記憶キーとの一致をチェックす
る。

【０００７】プログラムとハードウェアが正常に動作す
る限り、ＰＳＷキーと主記憶キーとは、またはＩＯキー
と主記憶キーとは一致する。しかしながらプログラムま
たはハードウェアの誤動作によって保護キー（ＰＳＷキ
ーまたはＩＯキー）と異なる主記憶キーのページをアク
セスすることが考えられ、この時にデータが破壊された
り、他のプログラムが無関係なデータをアクセスしたり
するのを防ぐために記憶保護チェックが行なわれる。

【０００８】仮想記憶方式における記憶保護チェックの
場合は、ＣＰＵ４では主記憶キーの内容をＣＰＵ内部に
もつ仮想アドレスから実アドレスに変換するための高速
機構であるＴＬＢ内に登録され、ＣＰＵ４はプログラム
あるいは命令のオペランドとして用いるデータにアクセ
スする際に必ずＴＬＢ内の主記憶キーとＰＳＷキーを比
較してアクセスの可否を調べる。

【０００９】ＩＯＰ５は入出力装置のデータ転送を行な
うための主記憶アクセス前に、ＣＰＵ４と同様に、その
アドレスを含むページに対応する主記憶キーを読み出
し、入出力装置毎の保護キー（ＩＯキー）と比較してア
クセスの可否を調べる。起動した入出力装置毎に保護キ
ーが与えられるので、同時動作中の入出力装置が複数あ
れば単位時間当たりの記憶保護チェックの必要回数は増
大する。

【００１０】入出力装置のアクセスは一般的に連続した
領域に対するものであるために、記憶保護チェックはペ
ージ毎に１回行なうことでよい。つまり、新しいページ
にアクセスする最初のときだけ記憶保護チェックを行な
えばよい。しかしながら、記憶保護チェック後に主記憶
キーが書き換えられた場合には、再度記憶保護チェック
を行なわなければならない。これはＣＰＵ４（ＯＳ）が
誤ってキーを変更してしまった場合のチェックを含む。

【００１１】このため、前述のように、主記憶の割当て
が変わり主記憶キーの値が変更されたとき、そのことを
ＩＯＰ５に通知しなければならない。このとき、入出力
装置がそのページを使用しているかどうかを知るために
は、ＩＯＰ５はキーが書き換えられたページのアドレス
を知り入出力装置毎に使用しているページか否かを判断
することが必要となり、回路構成が複雑になる。従っ
て、ＩＯＰ５に対しては変更通知のみを行い、いずれか
の主記憶キーの変更によって全入出力装置に対してそれ
ぞれのアクセス中のページの主記憶キーが変更されたと
みなし、再度記憶保護チェックを行なわせるようにして
いた。

【００１２】

【発明が解決しようとする課題】従って、従来の主記憶
保護回路においては、いずれかの主記憶キーが変更され
たときに入出力動作に関連する記憶保護チェックが多発
する。つまり、入出力装置がアクセスしていないページ
の主記憶キーが変更された場合にも全入出力装置の入出
力動作に関連して記憶保護チェックが再度なされること
に問題がある。記憶保護チェックは主記憶アクセスの前
に主記憶キーの読み出しとＩＯキーとの比較処理が必要
となるために入出力処理の性能低下の原因の一つとな
る。

【００１３】本発明は、入出力装置がアクセスしていな
いページの主記憶キーが変更されたときにはＩＯＰへの
主記憶キー変更通知をなくすことにより、入出力処理の
性能を低下させることのないようにした主記憶保護回路
を実現することを目的としている。

【００１４】

【課題を解決するための手段】図１は本発明の原理構成
図である。計算機システムは、一定の大きさに区分され
た複数のページ10からなり、プログラムやデータを格納
する主記憶装置（ＭＳＵ）１と、プログラムに従って命
令を解読し処理を実行する中央処理装置（ＣＰＵ）４
と、入出力装置（Ｉ／Ｏ）６を接続する複数のチャネル
（ＣＨ）50を備え、入出力装置（Ｉ／Ｏ）６と主記憶装
置（ＭＳＵ）１とのデータ転送を制御する入出力処理装
置（ＩＯＰ）５と、入出力処理装置（ＩＯＰ）５および
中央処理装置（ＣＰＵ）４からの主記憶装置（ＭＳＵ）
１へのアクセスを制御する主記憶制御装置（ＭＣＵ）３
とよりなる。

【００１５】主記憶制御装置（ＭＣＵ）３は、記憶保護
情報である主記憶キーを主記憶装置１（ＭＳＵ）のペー
ジ10に対応して保持する主記憶キー・メモリ（ＫＥＹ）
20とその制御回路とによって構成する主記憶保護回路２
を含み、それによって記憶保護の制御を行なう。

【００１６】この主記憶制御装置（ＭＣＵ）３内の主記
憶保護回路２において、主記憶キーに対応するＩＯキー
参照フラグを保持するＩＯキー参照フラグメモリ（ＩＯ
Ｒ）21を設ける。ＩＯキー参照フラグは、その対応する
主記憶装置（ＭＳＵ）１のページ10に対する入出力アク
セスに関して記憶保護チェックを行なったか否かを示す
ものである。

【００１７】主記憶保護回路２は入出力処理装置（ＩＯ
Ｐ）５からの入出力アクセスの要求があると、アクセス
するページに対応した主記憶キー・メモリ（ＫＥＹ）20
のアドレスの内容を参照して記憶保護処理を行うと共
に、ＩＯキー参照フラグメモリ（ＩＯＲ）21内のそのペ
ージ10に対応するＩＯキー参照フラグをセットする。

【００１８】主記憶保護回路２は中央処理装置（ＣＰ
Ｕ）４からの要求により主記憶キーを書き替えるとき
に、対応するＩＯキー参照フラグを参照して、そのフラ
グがセットされている場合に入出力処理装置５に主記憶
キーが変更されたことを通知し、かつ、そのフラグをリ
セットするように構成する。

【００１９】

【作用】ＩＯＲ21は、ＩＯＰ５が入出力動作に伴って主
記憶キーを参照したことをページ毎に示すフラグを全ペ
ージ分保持している。またこのフラグは、当然、主記憶
キーにも対応している。ＩＯＰ５が入出力動作に伴って
主記憶キーを参照したとき、そのページのＩＯキー参照
フラグを‘１’にセットする。ＣＰＵ４が主記憶キーを
書き替えるとき、主記憶保護回路２は対応するＩＯキー
参照フラグの値を参照し、値が‘１’であるときのみ、
全入出力装置（実際はＩＯＰ５に対して）に主記憶キー
変更通知をする。そしてＩＯキー参照フラグの値を
‘０’にリセットする。

【００２０】主記憶キー変更通知を受けるとＩＯＰ５は
それ以後の入出力装置毎の最初の主記憶アクセス時に再
度主記憶保護のチェック処理を行なわなければならな
い。ＩＯＲの値が‘０’であるならば入出力動作に関連
してはそのページはアクセスされていなかったことを示
し、ＣＰＵ４がそのページの主記憶キーを書き替えても
主記憶キー変更通知を発行しない。従って、ＩＯＰ５は
余計な処理をしなくてよくなる。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は、本発明の実施例のＭＣＵ内の主記憶保護
回路２を中心とする要部のブロック図である。ＩＯＰ−
ＰＯＲＴ23はＩＯＰ５からの要求を設定するためのレジ
スタ、ＣＰＵ−ＰＯＲＴ22はＣＰＵ４からの要求を設定
するためのレジスタである。ＰＲＩ−ＳＥＬ24は多数の
要求の中から１つを選ぶ優先順位選択回路であって、主
記憶装置、ＫＥＹ20、ＩＯＲ21に起動をかける。ＲＥＱ
−ＰＯＲＴ25は前記の起動情報を設定するレジスタで、
ＫＥＹ20およびＩＯＲ21の起動と処理の識別、書込みデ
ータ等を伝える。ＩＯ−ＫＥＹ26は、ＰＲＩ−ＳＥＬ24
で選ばれた要求が記憶保護チェックであるときに、ＲＥ
Ｑ−ＰＯＲＴ25への起動情報の設定と同時に、入出力装
置に与えられた保護キー（ＩＯキー）を保持するレジス
タである。ＩＯ−ＫＥＹ−ＳＨＩＦＴ28は、記憶保護チ
ェックで比較すべき主記憶キーが読み出されるまで前記
ＩＯキーを蓄え、主記憶キーが読み出されるのと同タイ
ミングでＫＣＫ−ＤＡＴＡ29に設定する。タイミング生
成回路27は、ＫＥＹ20の読み出し／書込みの指示および
タイミング（key-cmd:信号S1) 、ＩＯＲ21の読み出し／
書込みの指示およびタイミング（ior-cmd:信号S2）、比
較タイミング（cmp-key:信号S3）、ＩＯＰ５への主記憶
キー変更通知タイミング（chk-ior:信号S4）をそれぞれ
生成する。ＫＥＹ−ＲＤ30はＫＥＹ20からの読み出しデ
ータをラッチするレジスタ、ＩＯＲ−ＲＤ31はＩＯＲ21
からの読み出しデータをラッチするレジスタである。信
号S4がアクティブでありかつ本レジスタの値が‘１’で
あるときは主記憶キーが書き替えられたことを信号S5(c
hanged) を用いてＩＯＰ５に通知する。比較器32は信号
S3がアクティブとなったときにＫＣＫ−ＤＡＴＡ29とＫ
ＥＹ−ＲＤ30の内容を比較し、結果を信号S6(unmatch)
を通じてＩＯＰ５に送るものである。

【００２２】図３は、本実施例の、ＫＥＹ20とＩＯＲ21
の内容すなわち主記憶キーとＩＯ参照フラグのフォーマ
ットの例を示す。ＫＥＹ20の内容は、Ａで示すアクセス
制御ビットとＦで示す読出保護ビットと、その他のビッ
トよりなる。いままで説明してきた主記憶キーはこのア
クセス制御ビットに相当し、保護キー（ＰＳＷキー、Ｉ
Ｏキー）と比較されるのはこの部分である。Ｆは記憶保
護を書込みに対してのみ行なうか、書込みに対しても読
出に対しても行なうかを指定するビットである。その他
のＲ，Ｃビットは仮想記憶の制御のためのもので記憶保
護に直接関係はないので説明は省略する。ＩＯＲ21の内
容は１ビット（Ｉで示す）であり、入出力のデータ転送
によりこのページのアクセスが行なわれ記憶保護チェッ
クが行なわれたことを示すとき‘１’である。ＩＯＲ21
をＫＥＹ20と一体にして、ＩビットをＫＥＹ20の一部と
して構成してもよい。

【００２３】図４および図５は図２に示した実施例の動
作を説明するタイムチャートである。ここで、ＫＥＹ２
０およびＩＯＲ２１のアクセスには３クロック分の時間
がかかるものとする。図４はＣＰＵ４によるＫＥＹ20書
き替え後にＩＯＰ５による記憶保護チェックが実行され
たときを示す。ＣＰＵ４からのＫＥＹ変更要求（ＳＳ
Ｋ，Ｘ，８）がＣＰＵ−ＰＯＲＴ22に設定され、クロッ
ク「１」でＰＲＩ−ＳＥＬ24がＳＳＫ（SET STORAGE KE
Y:主記憶キー変更) を選択し、その要求が次のタイミン
グでＲＥＱ−ＰＯＲＴ25に設定される。ＲＥＱ−ＰＯＲ
Ｔ25の内容を解読し、ＫＥＹ20に対しての書込み指示と
書込みデータの送出、ＩＯＲ21に対して読み出し指示が
信号S1，S2を介して行なわれる。前提条件より、ＫＥＹ
20，ＩＯＲ21のアクセス時間（３クロック）後のクロッ
ク「４」でＩＯＲ21のアドレス：Ｘからデータが読み出
され、次のタイミングにＩＯＲ−ＲＤ31に設定される。
同時にＫＥＹ20のアドレス：Ｘの内容は「８」に書き替
えられる。クロック「５」では信号S4によってＫＥＹ20
が実際に書き替えられたことを示すが、ＩＯＲ−ＲＤ31
の内容が「０」であるためＩＯＰ5 に対してＫＥＹ変更
通知は行なわれない。ＳＳＫによるＩＯＲのリセット要
求がクロック「５」で信号S2を介して行なわれ、クロッ
ク「８」でＩＯＲ21のアドレス：Ｘの値は「０」にクリ
アされる。（主記憶キーを変更したら、そのページのＩ
Ｏ参照フラグをリセットする。）ＫＥＹ20、ＩＯＲ21の
アクセス時間が３クロック分であるため、，ＰＲＩ−Ｓ
ＥＬ24はクロック「１」でＳＳＫを選択した後しばらく
の間は選択が禁止される。そのためＩＯＰ−ＰＯＲＴ23
に設定されたＩＯＰ５からの記憶保護チェック要求（Ｋ
ＣＫ，Ｘ，８）はクロック「７」まで待たされ、次のク
ロックでＲＥＱ−ＰＯＲＴ25に設定される。ＲＥＱ−Ｐ
ＯＲＴ25の内容を解読し、ＫＥＹ20に対しての読み出し
指示、ＩＯＲ21に対しての‘１’設定指示が信号S1，S2
を介して行なわれる。その後クロック「11」でＫＥＹ20
の読み出しデータはＫＥＹ−ＲＤ30に設定され、同時に
アクティブになった比較タイミング信号である信号S3に
よって行なわれる比較指示によって、ＩＯ−ＫＥＹ26の
内容をＫＥＹ20のアクセス時間分保持したデータである
ＫＣＫ−ＤＡＴＡ29とＫＥＹ−ＲＤ30の内容を比較し、
一致または不一致を信号S6を介してＩＯＰ5 に伝える。
このときＩＯＲ21は‘１’設定指示を受け、アドレス：
Ｘの内容を‘１’に書き替える。

【００２４】図５は、同じくＩＯＰ5 による記憶保護チ
ェック後にＣＰＵ4 によるＫＥＹ書替えが実行されたと
きのタイムチャートを示す。図４との違いはＳＳＫによ
って行なわれるＩＯＲ21に対する読み出し指示によっ
て、クロック「８」で得られるＩＯＲ−ＲＤ31の値が
「１」であるために信号S4とアンド条件がとれ、信号S5
によってＩＯＰ5 にＫＥＹ書き替え通知が行なわれるこ
とである。

【００２５】

【発明の効果】以上説明したように、本発明によればＫ
ＥＹ変更のたびに必ずしも入出力装置に対してＫＥＹ変
更通知を行なう必要がなくなる。このため、従来のよう
にＫＥＹが変更されると必ず入出力装置に対して変更通
知が行なわれる方式に比べて、入出力装置に対するＫＥ
Ｙ変更通知が大幅に減少し、さらにＫＥＹ変更通知によ
ってＩＯＰ５によって再度行なわれる記憶保護チェック
の回数が大幅に減少することから、入出力処理でのオー
バヘッドである記憶保護チェックの実行回数を大幅に削
減することができ、システムの性能低下をできるだけ抑
えることができる。ＣＰＵ４およびＭＣＵ３が複数存在
するマルチプロセサシステムでは、ＩＯＰ５も複数あり
入出力装置６は多数にのぼることになり、どれか一つの
ＫＥＹ変更によって、システム内の全入出力装置に対し
て影響が及ぶのでさらに効果的である。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例の主記憶保護回路のブロック図である。

【図３】主記憶キーと入出力参照フラグの説明図であ
る。

【図４】実施例の動作説明図その１であり、主記憶キー
書き替え後のＩＯＰによる記憶保護チェックを説明する
図である。

【図５】実施例の動作説明図その２であり、ＩＯＰによ
る記憶保護チェック直後の主記憶キー書き替えを説明す
る図である。

【図６】従来のコンピュータシステムの構成図である。

【符号の説明】

１主記憶装置（ＭＳＵ） 10 ページ２主記憶保護回路 20 主記憶キー・メモリ（ＫＥＹ） 21 ＩＯキー参照フラグメモリ（ＩＯＲ） 22 CPU-PORT ＣＰＵからの要求設定レジスタ 23 IOP-PORT ＩＯＰからの要求設定レジスタ 24 PRI-SEL 優先順位選択回路 25 REQ-PORT 起動情報設定レジスタ 26 IO-KEY ＩＯキー保持レジスタ 27 タイミング生成回路 28 IO-KEY-SHIFT 29 KCK-DATA ＩＯキー保持レジスタ 30 KEY-RD ＫＥＹ読出レジスタ 31 IOR-RD ＩＯＲ読出レジスタ 32 比較器 33 AND 回路３主記憶制御装置（ＭＣＵ）４中央処理装置（ＣＰＵ）５入出力処理装置（ＩＯＰ） 50 チャネル（ＣＨ）６入出力装置（Ｉ／Ｏ） S1 key-cmd S2 ior-cmd S3 cmp-key S4 chk-ior S6 unmatch S5 changed

Claims

【特許請求の範囲】

【請求項１】一定の大きさに区分された複数のページ
（10）からなり、プログラムやデータを格納する主記憶
装置（１）と、プログラムを実行する中央処理装置（４）と、入出力装置（６）を接続する複数のチャネル（50）を備
え、入出力装置（６）と主記憶装置（１）とのデータ転
送を制御する入出力処理装置（５）と、入出力処理装置（５）および中央処理装置（４）からの
主記憶装置（１）へのアクセスを制御し、かつ、記憶保
護情報である主記憶キーを主記憶装置（１）のページ
（10）に対応して保持する主記憶キー・メモリ（20）と
その制御回路とによって構成する主記憶保護回路（２）
を含み、それによって記憶保護の制御を行なう主記憶制
御装置（３）とによって構成される計算機システムの主
記憶保護回路（２）において、主記憶キーに対応するＩＯキー参照フラグを保持するＩ
Ｏキー参照フラグメモリ（21）を設け、ＩＯキー参照フラグは、その対応する主記憶装置（１）
のページ（10）に対する入出力アクセスに関して記憶保
護チェックを行なったか否かを示すものであり、入出力処理装置（５）からの入出力アクセスの要求があ
ると、アクセスするページに対応した主記憶キー・メモ
リ（20）のアドレスの内容を参照して記憶保護処理を行
うと共に、ＩＯキー参照フラグメモリ（21）内のそのページ（10）
に対応するＩＯキー参照フラグをセットし、中央処理装置（４）からの要求により主記憶キーを書き
替えるときに、対応するＩＯキー参照フラグを参照して
そのフラグがセットされている場合に入出力処理装置
（５）に主記憶キーが変更されたことを通知し、かつ、
そのフラグをリセットするように構成したことを特徴と
する主記憶保護回路。