JPH0567973B2

JPH0567973B2 -

Info

Publication number: JPH0567973B2
Application number: JP58250362A
Authority: JP
Inventors: Hidenori Umeno; Hiroshi Ikegaya; Toshiharu Tanaka; Takashige Kubo
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-28
Filing date: 1983-12-28
Publication date: 1993-09-28
Also published as: JPS60142429A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、仮想計算機システムに関し、特に入
出力をハードウエアにより直接実行する仮想計算
機システムのＩ／Ｏ実行方法および装置に関する
ものである。

〔発明の背景〕

近年、デイジタル計算機の応用分野が拡大する
に伴い、実主記憶装置の容量の制約を低減したア
ドレス方式（仮想記憶方式）が使用され、さらに
この方式を用いて１つの実計算機を多数のオペレ
ーテイング・システム（以下OSと記す）が同時
に使用でできる方式（仮想計算機システム）が用
いられている。

第１図は、通常の仮想計算機システムの概念図
である。

実計算機システムの中央処理装置（以下CPU
と記す）１００実主記憶装置２００、実入出力チ
ヤネル装置群３００、実入出力装置群４００が示
されている。実主記憶装置２００には、仮想計算
機システム（以下VMSと記す）全体を制御する
管理プログラムVMCP（単にCPとも呼ぶ）が存
在し、この管理プログラムVMCPのシミユレー
シヨン機能により仮想計算機VM1５００−１，
VM2５００−２，VM3５００−３が実現される
（以下、仮想計算機をVM、制御プログラムを
VMCPと記す）。

実現されるVMの台数は、計算機のリソース量
により制限されるものである。第１図に示すよう
に、各VMには、仮想CPU５００−１０，５００
−２０，５００−３０、仮想主記憶装置５００−
１１，５００−２１，５００−３１、仮想入出力
チヤネル装置群、仮想入出力装置群が存在する。
これらの仮想リソースは、VMCPのシミユレー
シヨン機能により実現される。VM上のOSは、
これらのリソースを実リソースとみなして使用す
るので、以下これらを、VMのCPU、VMの主記
憶装置、VMの入出力チヤネル装置群、VMの入
出力装置群と呼ぶ。

第２図は、第１図のVMの主記憶装置、つまり
仮想主記憶装置の実主記憶２００における割当て
方法を示す図である。

第２図に常駐領域（Ｖ＝Ｒ、常駐領域１、常駐
領域２）、VMCPのダイナミツクページング領域
を示す。このページング領域は、非常駐領域（Ｖ
＝Ｖ）として使用される。

Ｖ＝ＲのVMは、アドレス０を起点とするＶ＝
Ｒ領域、１番目の常駐VMの主記憶装置５００−
１１用に主記憶装置アドレスα₁を起点とする常駐
領域、２番号の常駐VMの主記憶装置５００−２
１のために主記憶装置アドレスα₂を起点とする常
駐領域がそれぞれ占有されている。常駐VMの台
数が増加すれば、同様に、常駐領域３、常駐領域
４，…が常駐VM3の主記憶装置５００−３１、
常駐VM4の主記憶装置５００−４１と定義され
ていく。

一般のＶ＝Ｖ（非常駐）のVMの場合には、
VMCPのダイナミツク・ページング領域を他の
Ｖ＝ＶのVMとともに共有することになる。ま
た、VMCPのプレフイクス・エリア（PSA）が、
第２図に示すように、実主記憶装置２００上の適
当な場所に確保されている（以下、フレフイク
ス・エリアをPSAと記す）。計算機のPSAには、
その計算機のハードウエア状態が格納されてお
り、格納状態の例を第４図Ａに示す。

第４図ＡのPSA２０１には、入出力チヤネル
装置への指令語CCW（Channel Command
Word）群の先頭アドレスおよびアクセスキー等
を含むチヤネル・アドレスワード（CAW）２０
２、Ｉ／Ｏ旧PSW（Program Status Word）２
０３、Ｉ／Ｏ新PSW２０４が含まれている。

第４図Ｂは、第４図ＡのPSWの内容を示す図
である。

PSW２０４におけるビツトＩはＩ／Ｏマスク、
ビツトＥは外部割込みマスク、ビツトＷはウエイ
ト・ビツトであり、NIAは次に実行すべき命令
を表わす。このPSW２０４は、CPUに１個だけ
存在し、そのCPUの状態を表わすものである。
さらに、各VMに対してもPSW（仮想PSW）が存
在し、それは各VMの状態を表わすものである。
また、各VMのPSAは、第２図に示す各VMの領
域の中にそれぞれ含まれており、各VMのそれぞ
れのハードウエア（一般には仮想ハードウエア）
状態を表わす。各VMのPSA（仮想PSA）は、第
４図Ａに示したものと同じ内容を含む。仮想
PSAの内のCAWは、そのVMの仮想主記憶装置
内のCCW群の先頭アドレスおよびアクセスキー
を含む。また、仮想PSA内のPSWは、そのVM
個有の情報を含むPSWである。

第２図に示すVMCPのPSAには、VMCPで使
用する計算機システムの状態、つまりVMS全体
での計算機システムの状態が表示される。

次に、実計算機システムにおけるＩ／Ｏ要求お
よびＩ／Ｏ割込みの実行方法を説明する。

先ず、Ｉ／Ｏに対する要求があると、主記憶装
置２００上にＩ／Ｏチヤネル動作（Read／
Write等）を規定するCCW群を記述する。その
CCWの中に含まれるデータ・アドレスは、主記
憶装置アドレスである。次に、CCW群の先頭ア
ドレスをCAWに設定し、Start Ｉ／Ｏ命令を発
行する。これにより、目的とする装置にＩ／Ｏ起
動信号が発行される。この装置は、Ｉ／Ｏアドレ
スCUによりアドレス付けされており、ここでＣ
はチヤネル装置番号、Ｕは装置アドレスである。
以上のＩ／Ｏの要求手順は、計算機システムを制
御するOSの中の核となるＩ／Ｏスーパバイザと
呼ばれるプログラムにより行われる。

Ｉ／Ｏ割込みの実行は、先ず、Ｉ／Ｏチヤネル
装置からCPUに対してＩ／Ｏ割込み要求が発生
することにより開始される。CPU側は、現在の
状態がこの割込み要求に対して割込み可能か否か
を判断し、割込み可能な場合には、割込み動作を
起こす。それは、CPU側のPSWを、PSA内の
Ｉ／Ｏ旧PSWに格納し、Ｉ／Ｏ新PSWをPSWに
ロードすることにより行う。このとき、同時にこ
の割込み要求元のＩ／ＯアドレスCUがPSAの特
定部分に格納される。以上の割込み動作は、OS
の介入なしに、直接ハードウエアにより実現され
る。

第３図Ａ，Ｂは、それぞれＩ／Ｏ要求とＩ／Ｏ
割込みのVMSでのシミユレーシヨン動作を示す
図である。

VMにおけるＩ／Ｏ要求およびＩ／Ｏ割込み
は、VMCPにより次のようにシユミレーシヨン
される。

先ず、第３図Ａに示すように、VM６００上の
OSは、その主記憶装置上にCCW群（仮想CCW
群と呼ぶ）を作り、その先頭アドレスを仮想
PSA内の仮想CAWに設定し、Ｉ／Ｏ命令を発行
する。そのCCW群は、VMの主記憶装置のアド
レスで作られる。このアドレスは、第２図の常駐
領域がVMの主記憶装置として与えられる場合に
は、その先頭アドレスを０とする常駐領域内相対
アドレスである。なお、第１図に示すＩ／Ｏチヤ
ネル装置は、常駐領域に作られたCCW群（常駐
領域内相対アドレスで作られている）の先頭アド
レスを含む仮想PSAのアドレスのみ与えられて
いれば、それらを実行する機能を有するものとす
る。この場合の実行とは、常駐領域上のOSの用
意したCCWを、プログラムにより何ら変更する
ことなく、そのままＩ／Ｏチヤネルにより実行す
ることを意味する。

第３図Ａにおいて、VM６００上のOSが発行
したＩ／Ｏ命令は、ハードウエア７００によりト
ラツプ（分岐）され、さらにVMCP８００に制
御が渡される。VMCP８００は、VMのPSA内
の仮想CAWより、仮想CCW群の先頭アドレス
（これは、主記憶装置でのアドレス）を求め、こ
れをVMCPのPSA内のCAWに設定し、VMに代
つてＩ／Ｏ命令を発行する。これにより、Ｉ／Ｏ
チヤネルは、VMCPのPSA内のCAWよりVMの
仮想CCWにアクセスし、直接実行を行う。Ｉ／
Ｏチヤネルは、実主記憶装置２００のアドレスで
作られたCCW（実CCW）の実行も行うことがで
きる。

次に、第３図Ｂに示すように、VM６００で
Ｉ／Ｏ割込みが発生すると、ハードウエア７００
によりトラツプされ、VMCP８００の該当部に
制御が渡される。VMCP８００は、このＩ／Ｏ
割込みをどのVMに反映すべきかを判断し、この
VMのＩ／Ｏ割込み可能性を判断して割込み可能
であれば、その仮想PSAへ割込みを反映する。
それは、そのVMのPSW（仮想PSW）を、その仮
想PSAのＩ／Ｏ旧PSWに格納し、Ｉ／Ｏ新PSW
を仮想PSWに設定することにより行われる。こ
れらのPSW入換え処理は、すべてVMCP８００
によりそのVMのPSAに対して行われる。

このように、従来のVMSでは、Ｉ／Ｏ命令は
必ずVMCPによりVMCPのシユミレーシヨンさ
れるため、そのCPUオーバヘツドが大きく、高
性能化が望めないという欠点があつた。

〔発明の目的〕

本発明の目的は、このような従来の欠点を改善
し、VMSのＩ／Ｏシユミレーシヨン・オーバヘ
ツドを削減して、高性能化を図ることができる仮
想計算機システムのＩ／Ｏ実行方法および装置を
提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の仮想計算機
システムのＩ／Ｏ実行方法は、(イ)１ないし複数の
オペレーテイングシステムの処理を実行するため
に、１台の実計算機上の管理プログラムの管理下
で１ないし複数の仮想計算機を走行させる仮想計
算機システムにおいて、走行中の仮想計算機から
Ｉ／Ｏ命令が発行されたとき、該Ｉ／Ｏ命令で使
用するＩ／Ｏチヤネルが、前記走行中の仮想計算
機に占有されるＩ／Ｏチヤネルか否かを判定し、
該判定の結果、該Ｉ／Ｏチヤネルが前記走行中の
仮想計算機に占有される場合には、前記管理プロ
グラムを介することなく前記Ｉ／Ｏ命令を実行
し、前記判定の結果、前記Ｉ／Ｏチヤネルが前記
走行中の仮想計算機に占有されるものでない場合
には、前記Ｉ／Ｏ命令の処理を前記管理プログラ
ムに委ねることを特徴としている。また、(ロ)Ｉ／
Ｏチヤネルからの割込みが発生したとき、該割込
みが発生したＩ／Ｏチヤネルが現在走行中の仮想
計算機に占有されるＩ／Ｏチヤネルであるか否か
を判定し、該判定の結果、該Ｉ／Ｏチヤネルが前
記走行中の仮想計算機に占有される場合は、前記
管理プログラムを介することなく前記割込みを前
記走行中の仮想計算機の計算機状態格納領域に反
映し、前記判定の結果、前記Ｉ／Ｏチヤネルが前
記走行中の仮想計算機に占有されるものでない場
合には、前記管理プログラムを介して前記割込み
を前記走行中の仮想計算機の計算機状態格納領域
に反映することも特徴としている。また、本発明
の仮想計算機システムのＩ／Ｏ実行装置は、(ハ)仮
想計算機が現在走行していることを識別する手段
と、現走行中の仮想計算機に占有されているＩ／
Ｏチヤネルを指示する手段と、現走行中の仮想計
算機のプレフイクスのアドレスを記憶する手段
と、上記両記憶手段のいずれか一方を選択する手
段と、上記仮想計算機の走行中に発行されたＩ／
Ｏ命令が占有Ｉ／Ｏチヤネルに対して発行された
か否か判断する手段とを有することを特徴として
いる。

〔発明の実施例〕

以下、本発明の実施例を、図面により説明す
る。

第５図は、本発明の一実施例を示すＩ／Ｏ命令
実行回路の図であり、第９図１，２は第５図の動
作フローチヤートである。

第５図に示すように、Ｉ／Ｏ命令実行回路はハ
ードウエアにより構成される。

従来より設けられているＩ／Ｏ命令レジスタ１
０００、Ｉ／Ｏ実行回路２３００，２４００、
PSWレジスタ５２００、判定回路５３００、プ
ログラム割込み回路５４００の外に、仮想チヤネ
ル・マスク・レジスタ１１００、仮想変換レジス
タ１２００、プレフイクス・レジスタ１４００，
１５００、および選択回路１９００を新たに設け
る。

Ｉ／Ｏ命令がデコードされると、従来と同じよ
うに、Ｉ／Ｏコードおよびチヤネル番号C_v、デ
バイス・アドレスＵがレジスタ１０００に設定さ
れる（第９図１のステツプ１）。

第７図ａ，ｂ，ｃ，ｄは、それぞれ、仮想チヤ
ネルマスク・レジスタ１１００、仮想変換レジス
タ１２００、実チヤネルマスク・レジスタ６１０
０、実変換レジスタ６２００の構成を示す図であ
る。第７図の各レジスタの下方の数字０……ｎ…
…31は仮想チヤネル番号ａ，ｂまたは実チヤネル
番号ｃ，ｄである。

仮想チヤネルマスク・レジスタ１１００は、32
ビツトより構成され、現走行VMのチヤネルの状
態を表わしている。ビツトｎの値inが０のとき
は、仮想チヤネルｎに対応する実チヤネルを現走
行VMが占有していることを表わす。また、仮想
変換レジスタ１２００は現走行VMの仮想チヤネ
ルｎに対応する実チヤネル番号C_oを表わしてお
り、１エントリが１バイト、全体で32バイトの長
さを備えている。仮想チヤネルマスク・レジスタ
１１００、仮想変換レジスタ１２００は、現走行
VMがVMCPにより起動されたときに初期設定さ
れる。

さて、第５図において、レジスタ１０００に設
定されたチヤネル番号C_v（仮想チヤネル番号と呼
ぶ）に対応する仮想チヤネルマスク・ビツトが、
仮想チヤネルマスク・レジスタ１１００より取り
出されて、ラツチ１６００にセツトされる（ステ
ツプ２）。なお、ラツチ１６００の値ｉが“０”
のときは、仮想チヤネルC_vが現走行中VMに占有
されていることを表わす。また、仮想チヤネルマ
スク・レジスタ１１００は、VMCPにより設定
されている。

次に、同じようにして、仮想チヤネル番号C_v
に対応する実チヤネル番号C_rが、仮想変換レジス
タ１２００より取り出されて、レジスタ１７００
に設定される（ステツプ３）。ここで、仮想変換
レジスタ１２００は、VMCPにより設定されて
いる。仮想チヤネル番号C_v、実チヤネル番号C_r
が選択回路１９００に送られると、選択回路１９
００はC_vまたはC_rのいずれかを選択してレジス
タ２１００に送る。AND回路２６００は、ラツ
チ(H)１３００が“１”で、かつラツチ１６００が
“０”のとき、すなわち、高速VMモード（ラツ
チ(H)１３００が“１”）で、かつ現走行VMに占
有化されたチヤネル（ラツチ１６００が“０”）
のときのみ、線４２００に“１”を出力して、選
択回路１９００に実チヤネル番号C_rを選択させる
（ステツプ４，５，６）。なお、ステツプ５では高
速VMモードで、かつ占有チヤネルのときのみ、
“１”が出力される。また、ステツプ６では、共
有チヤネルのＩ／Ｏ、VMCPのＩ／Ｏのときは、
ゲート２６００の出力は“０”となる。このとき
は変換をせずに、C_vを用いる。

以上の動作は、高速VMモードのとき、占有チ
ヤネルに対するＩ／Ｏが、ハードウエアによりそ
のチヤネル番号が仮想から実に変換されることを
意味している。

レジスタ２１００には、選択されたチヤネル番
号Ｃ、レジスタ１０００内のデバイス・アドレス
Ｕが設定される（ステツプ７）。そのＩ／Ｏアド
レスは、Ｉ／Ｏ正常処理回路２３００またはＩ／
Ｏ例外処理回路２４００に入力される（ステツプ
８）。

判定回路５３００の出力により、Ｉ／Ｏ正常回
路２３００またはＩ／Ｏ例外処理２４００、また
はプログラム割込回路５４００のいずれか１つが
選択されて、起動される（ステツプ９）。

第８図は、第５図の判定回路の論理回路図であ
る。

レジスタ（PSW）５２００には、CPUのPSW
が設定されており、またそのＰビツトがＰ＝０の
ときCPUは特権状態にあり、Ｐ＝１のときCPU
は非特権状態にある。Ｉ／Ｏ命令等の特権命令
は、CPUが特権状態、つまりＰ＝０のときのみ
実行可能であるように制御される。したがつて、
Ｐ＝１のときは、線５３００−３にだけ“１”が
出力され、プログラム割込回路５４００が起動さ
れる（ステツプ11）。なお、Ｐ＝１はProblem
Modeを意味し、このときＩ／Ｏ命令は特権命令
例外とする。

次に、Ｐ＝０のとき、ラツチ１３００の値Ｈが
“０”、つまり高速VMモードでないときは、Ｉ／
Ｏ正常処理２３００を起動するために、信号線２
３００−１に信号“１”が出る（ステツプ12）。
ラツチ１３００の値Ｈ＝０は、実計算機モードま
たは一般VMの場合で、このときは、線５１００
に“０”が出力されて、プレフイクス・レジスタ
１５００が選択される。

次に、高速VMモードのときは、PSA変更要求
フラグ２２００の値C_pにより、C_p＝０のときには
Ｉ／Ｏ正常処理２３００を起動するために、信号
線５３００−１に信号“１”を出す（ステツプ
13）。このときは、線５１００に“１”が出力さ
れ、プレフイクス・レジスタ１４００（例えば、
カレントVMのプレフイクス・レジスタ）が選択
され、実効プレフイクス・レジスタ１８００に設
定される。

次に、C_p＝１のときは、PSA変更があるので、
Ｉ／Ｏ例外処理２４００を起動するために、信号
線５３００−２に信号“１”を出す（ステツプ
14）。このときは、線５１００に“０”が出力さ
れ、プレフイクス・レジスタ１５００（例えば
VMCPのプレフイクス・レジスタ）が選択され
る。

さて、Ｉ／Ｏ正常処理２３００およびＩ／Ｏ例
外処理２４００には、線４３００から実効プレフ
イクス・レジスタ１８００の内容が送られてきて
おり、その内容をPSAのアドレスとして該当処
理が行われる。実効プレフイクス・レジスタ１８
００の内容は、ANDゲート２０００の出力５１
００の値により選択される。すなわち、高速VM
モード１３００の値Ｈが“１”で、かつPSA変
更要求フラグ２２００の値C_pが“０”のときの
み、線５１００に“１”が出力され、そのとき、
現走行VMのプレフイクス１４００の内容が選択
され、実効プレフイクス・レジスタ１８００に設
定される。このときは、前に説明したとおり、判
定回路５３００からは、CPUが特権状態のとき、
線５３００−１を介してＩ／Ｏ正常回路２３００
に起動信号が出される。Ｉ／Ｏ正常回路２３００
は、線４８００を経由してＩ／Ｏチヤネル２５０
０に起動信号とともに、線４３００より送られて
きた実効プレフイクス・レジスタ１８００の内容
を送る。これにより、Ｉ／Ｏチヤネル２５００
は、指定されたPSAのアドレスをレジスタ２５
０１に記憶する。上記の場合は、現走行VMの
PSAを示すことになるので、現走行VMのPSA
内のCAWより仮想CCWを取り出して、順次実行
していく。このとき、CAWの内容および仮想
CCWのデータ・アドレスは、第２図の常駐領域
内相対アドレスで表わされているが、その領域先
頭アドレスαは、このＩ／Ｏチヤネル２５００の
現走行VMによる占有を指定したとき、または、
このＩ／Ｏ命令発行時に指定され、このＩ／Ｏチ
ヤネル２５００により記憶されているものとす
る。なお、先頭アドレスαの転送およびＩ／Ｏチ
ヤネルによるαの記憶は、従来と同じ技術により
行われるので、Ｉ／Ｏチヤネル２５００の中にレ
ジスタ２５０２として示すが、結線は省略する。

実計算機モードの場合には、高速VMモード・
フラグ１３００の値Ｈが“０”であり、このとき
は、プレフイクス・レジスタ１５００の内容が選
択され、Ｉ／Ｏ正常回路２３００に起動がかか
り、従来の実計算機モードにおける処理が保証さ
れる。

以上は、Ｉ／Ｏ命令の処理であるが、Ｖ＝Ｒの
VMおよび常駐VMのOSからのＩ／Ｏ命令を直
接実行することができる。また、Ｖ＝Ｖの非常駐
VM上のOSからＩ／Ｏは、高速VMモードオフ、
すなわち、ラツチ１３００値Ｈを“０”とし、か
つ非特権モード（即ちPSW５２００のＰビツト
の値が１）で走行させるので、VMCPへ割出し、
従来と同じく、VMCPによりシミユレーシヨン
される。

次に、第５図、第９図１において、仮想チヤネ
ル・マスクレジスタ１６００が“１”、すなわち
現走行VMの占有チヤネルでないチヤネルに対す
るＩ／Ｏの場合は、判定回路５３００からの起動
信号５３００−２により、Ｉ／Ｏ例外処理２４０
０が起動される（ステツプ21）。このとき、Ｉ／
Ｏ例外処理２４００には、レジスタ２１００より
Ｉ／ＯアドレスC_vＵ、線４３００よりVMCPの
プレフイクス・レジスタ１８００の内容が入力さ
れる（ステツプ22）。以上の値をハードウエア・
ワークレジスタに設定して、Ｉ／Ｏ例外処理２４
００のマイクロプログラム処理にブレークインす
る（ステツプ23）。Ｉ／Ｏ例外処理２４００内の
マイクロプログラムは、セツトされた入力パラメ
ータを利用して、VMCPに割込むこともできる
とともに、VMCPの適当な場所に制御を渡すこ
ともできる（ステツプ24）。VMCPの適当な場所
に制御を渡すには、VMCPによりマイクロプロ
グラムとのインターフエイス情報をセツトしてお
く必要がある。

以上が、Ｉ／Ｏ命令処理の動作である。

第６図は、本発明の実施例を示すＩ／Ｏ割込み
実行回路の図であり、第１０図は第６図の動作フ
ローチヤートである。

第６図に示すように、本発明のＩ／Ｏ割込み実
行回路は、従来より設けられているＩ／Ｏ割込回
路６９００、Ｉ／Ｏ割込レジスタ６０００の他
に、新しく、実チヤネル・マスク・レジスタ６１
００、実変換レジスタ６００、VMのプレフイク
ス・レジスタ１４００、実効プレフイクス・レジ
スタ１８００、選択回路６７００、ラツチ１３０
０等を設けている。

Ｉ／Ｏチヤネル２５００より、割込要求信号が
線９０００を経由してＩ／Ｏ割込回路６９００に
送られる（第１０図１のステツプ31）。これは、
従来の動作と同じである。次に、Ｉ／Ｏ割込要求
を発行しているＩ／ＯアドレスC_rＵを、線８００
０を経由してレジスタ６０００にセツトする（ス
テツプ32）。ここで、C_rは実チヤネル番号、Ｕは
実デバイス番号である。これも、従来の動作と同
じである。

本発明により新しく設けられた実チヤネルマス
ク・レジスタ６１００と、実変換レジスタ６２０
０を、第７図ｅ，ｄにより説明する。

これらのレジスタ６１００，６２００は、現走
行VMを起動したときに、VMCPPにより設定さ
れているものである。実チヤネル・マスク・レジ
スタ６１００は32ビツトよりなり、各ビツトの下
の数字は実チヤネル番号を示している。ビツトｎ
の値i_oが０のとき、実チヤネルｎが現走行VMに
占有されていることを表わす。また、実変換レジ
スタ６２００は、１エントリが１バイトで32バイ
トよりなり、ｎバイト目の値C_oは、実チヤネル
ｎが現走行VMの仮想チヤネルC_oに対応すること
を示している。

さて、実チヤネル・マスク・レジスタ６１００
より実チヤネル番号C_rに対応したマスクｉを取り
出し、ラツチ６３００にセツトする（ステツプ
33）。

ここで、マスクｉ＝０のときは、実チヤネルC_r
が現走行中VMに占有されていることを表わして
いる。次に、前と同じようにして、実変換レジス
タ６２００より、実チヤネル番号C_rに対応した仮
想チヤネル番号C_vを取り出し、レジスタ６４０
０にセツトする（ステツプ34）。なお、前述のよ
うに、レジスタ６１００，６２００の内容は、
VMCPによつてセツトされている。

実チヤネル番号C_r、仮想チヤネル番号C_vが選
択回路６７００に送られ、線８３００からの入力
の値が“１”のとき、C_vを選択し、“０”のとき
C_rを選択する（ステツプ35）。ANDゲート７７０
０の出力８３００は、高速VMモード（ラツチ１
３００の値Ｈ＝１）で、かつ現走行VMの占有チ
ヤネルの場合（（ラツチ６３００の値ｉ＝０の場
合）だけ“１”となる。選択回路６７００により
選択されたチヤネル番号Ｃ、およびレジスタ６０
００の装置アドレスＵが、レジスタ６８００に設
定される（ステツプ36）。以上の動作は、高速
VMモードで、かつ、占有チヤネルのとき、ハー
ドウエアにより自動的に実から仮想へのチヤネル
番号の変換が行われることを意味している。

レジスタ６８００の値は、Ｉ／Ｏ割込回路６９
００に入力される。Ｉ／Ｏ割込回路６９００に
は、線６９００−１より適切なプレフイクス・レ
ジスタの値がPSAアドレスとして入力されてい
る（ステツプ37）。

以下、第１０図４によりＩ／Ｏ割込回路６９０
０に対し、線６９００−１を介して入力される実
効プレフイクス・レジスタ１８００の値について
説明する。

PSA変換要求フラグ６５００の値C₁が０”
（PSA変換要なしの意味）で、かつ高速VMモー
ド・フラグ１３００が“１”（現走行VMが高速
VMモードである意味）のときのみ、ANDゲー
ト６６００の出力が“１”となり（ステツプ73）、
現走行VMのプレフイクス・レジスタ１４００が
選択され（ステツプ74）、その内容が実効プレフ
イクス・レジスタ１８００に格納される（ステツ
プ75）。

上記以外の場合には、ANDゲート６６００の
出力は“０”となり（ステツプ71，72）、CPのプ
レフイクス・レジスタ１５００が選択され、その
内容が実効プレフイクス・レジスタ１８００に格
納される。選択された実効プレフイクスのアドレ
スは、Ｉ／Ｏ割込回路６９００に送られる（ステ
ツプ76）。なお、VMのプレフイクス・レジスタ
１４００の値は、VM起動時、VMCPによりセツ
トされる。また、CPのプレフイクス・レジスタ
１５００の値は、VMCP初期設定のときに設定
され、通常、変更はなされない。

さて、第１０図１に戻り、Ｉ／Ｏ割込回路６９
００は、レジスタ６８００より入力されるＩ／Ｏ
アドレスCU、線６９００−１より入力される実
効プレフイクス・アドレスを用いて、割込み処理
を行うが、その処理は従来と全く同じである（ス
テツプ38）。線８９００−１からの入力が“１”
の場合は、現走行VMのプレフイクスへ割込みを
反映することとなるが、現走行VMが割込不可能
の場合は、Ｉ／Ｏ割込回路６９００の割込処理用
マイクロプログラムにブレークインが発生せず、
Ｉ／Ｏチヤネル２５００からの割込要求信号は、
線９０００上で出されたまま継続となり、CPU
側は何ら割込み動作を発生せず、処理を続行す
る。

現走行VMの割込み可能性は、従来のとおり、
現PSWのＩ／Ｏマスクおよび制御レジスタCR２
の該当チヤネル・マスクにより判断される。高速
VMモード（ラツチ１３００の値Ｈ＝１）のと
き、現PSWには、現走行VMのPSWが設定され、
かつ現走行VMの専有チヤネル・マスクが実制御
レジスタCR２の該当部分に設定されている。共
有チヤネルに該当する実制御レジスタCR２の該
当マスクは、常に““１”（割込可能）であり、他
にVMの専有チヤネルについての実制御レジスタ
CR２の該当マスクはすべて“０”または、専有
元VMのCR２の値と該VMのPSWのＩ／Ｏマス
クとの論理積を設定することができる。現PSW
の値、および実制御レジスタCR２の値は、VM
起動時、VMCPにより設定される。

このようにして、Ｉ／Ｏ割込回路６９００は、
Ｉ／Ｏマスクを判断し、割込み可能のとき割込処
理用マイクロプログラムにブレークインする（ス
テツプ39）。そして、Ｉ／Ｏ割込み回路６９００
内のマイクロプログラムは、従来どおり与えられ
たプレフイクスへ割込みを反映する（ステツプ
40）。

線８９００−１からの入力が“０”のときは、
VMCPのプレフイクスへ割込みを反映し、線８
９００−１からの入力が“１”のときは、VMの
プレフイクスへ割込みを反映を行うことになる
（ステツプ41）。

VMCPへ割込みを反映した場合は、現PSW５
２００へ新PSWをロード後、線９２００よりラ
ツチ６５００のC₁、ラツチ１３００のＨを“０”
にセツトして、処理を完了する（ステツプ42）。

さて、VMへ割込みを反映する場合は、現
PSW５２００に現走行VMのＩ／Ｏ新PSWがロ
ードされるが、その後、線９２００よりラツチ６
５００を“０”にリセツトする（ステツプ43）。
高速VMモード・ラツチ１３００は、“１”のま
まである。現PSW５２００に新PSWがセツトさ
れた後、高速VMモードが“１”のときは、さら
にVMFP−call７６００の割込みが起動される可
能性がある（ステツプ44，45）。

現走行VMのPSA割込み反映後、高速VMモー
ド・ラツチ１３００が“１”のときは、さらに次
の処理が行われる。

PSW５２００のビツトＷ＝１（Wait）のとき
には、OR回路７４００の出力が“１”となり、
線９７００に“１”が出力される（ステツプ52）。
この場合、PSW５２００の中には、VMのＩ／
Ｏ新PSWがセツトされている（ステツプ51）。

ラツチ７０００には、現走行VMのＩ／Ｏの保
留ビツトがセツトされており、ラツチ７１００に
は、現走行VMの外部割込み保留ビツトがセツト
されている（ステツプ53，54）。これら２つのラ
ツチ７０００，７１００は、VM起動時、VMCP
により設定される。ラツチ７０００が“１”とい
うことは、現走行VMのＩ／Ｏ割込み保留で、現
走行VMのチヤネルマスク・レジスタCR２に関
して割込み可能なものが存在することを意味して
いる。また、ラツチ７１００が“１”ということ
は、現走行VMの外部割込み保留で、現走行VM
の外部割込みサブマスクCR０の該当ビツトに関
して、割込み可能なものが存在することを意味す
る。

次に、PSW５２００の外部割込みマスクＥと、
ラツチ７１００の値がともに“１”のとき、
ANDゲート７３００の出力が“１”となり、し
たがつてOR回路７４００の出力が“１”となる
（ステツプ55）。

OR回路７４００の出力が“１”でかつ、高速
VMモード・ラツチ１３００が“１”のとき、
ANDゲート７５００の出力は“１”となり、
VMCP−call割込回路７６００が起動される（ス
テツプ56，57）。VMCP−call割込回路は、プレ
フイクス・アドレスとして、VMCPのプレフイ
クス・レジスタ１５００の内容を選択し、使用す
る（ステツプ58）。すなわち、VMCPのPSAへ割
込みを反映し、その後、線９２００−１，９２０
０−２を経由してラツチ６５００C₁、ラツチ１
３００Ｈを“０”にリセツトする（ステツプ59，
60）。

この後、制御はVMCPに渡り、VMCPにより
割込み保留解除処理が行われる（ステツプ61）。

以上の処理によつて、VM上のOSのＩ／Ｏ割
込み処理は、VMCPのの介入によらずに、ハー
ドウエアにより直接実行されることになる。

なお、第５図、第６図の実施例においては、仮
想チヤネル番号と実チヤネル番号との間の相互変
換機能を含む形で示したが、MSの運用におい
て、両者が等しいという使用制限を置けば、その
変換機能は不要となる。したがつて、仮想変換レ
ジスタ１２００、実変換レジスタ６２００は不要
となり、回路は簡単化される。

〔発明の効果〕

以上説明したように、本発明によれば、Ｉ／Ｏ
命令実行回路とＩ／Ｏ割込実行回路をハードウエ
アで構成し、VMCPの制御によらずハードウエ
アの制御で直接実行するので、Ｉ／Ｏシユミレー
シヨン・オーバヘツドを削減し、VMSの高性能
化を図ることができる。

【図面の簡単な説明】

第１図は一般の仮想計算機システムの概略図、
第２図は第１図の主記憶装置のVMの割当て方法
を示す図、第３図はVMSにおけるＩ／Ｏシミユ
レーシヨンを示す図、第４図はプレフイクス
（PSA）の構成図、第５図は本発明の実施例を示
すＩ／Ｏ命令実行回路の構成図、第６図は本発明
の実施例を示すＩ／Ｏ割込み実行回路の構成図、
第７図は第５図、第６図に用いるレジスタの構成
図、第８図は第５図の判定回路の論理接続図、第
９図は第５図の動作フローチヤート、第１０図は
第６図の動作フローチヤートである。１００：CPU、２００：実主記憶装置、３０
０：チヤネル装置、４００：入出力装置、５００
−１，５００−２，５００−３：仮想計算機
（VM）、１０００：Ｉ／Ｏ命令レジスタ、１１０
０：仮想チヤネル・マスク・レジスタ、１２０
０：仮想変換レジスタ、１３００：高速VMモー
ド・レジスタ、１４００：現走行VMプレフイク
ス・レジスタ、１５００：VMCPのプレフイク
ス・レジスタ、６１００：実チヤネル・マスク・
レジスタ、６２００：実変換レジスタ、５３０
０：判定回路、６９００：Ｉ／Ｏ割込回路、２３
００：Ｉ／Ｏ実行正常処理回路、２４００：Ｉ／
Ｏ実行例外処理回路、５００−１０，５００−２
０，５００−３０：仮想CPU、即ちVMのCPU、
５００−１１，５００−２１，５００−３１：
VMの主記憶装置（一般には仮想主記憶装置）。

Claims

【特許請求の範囲】１１ないし複数のオペレーテイングシステムの
処理を実行するために、１台の実計算機上の管理
プログラムの管理下で１ないし複数の仮想計算機
を走行させる仮想計算機システムにおいて、走行
中の仮想計算機からＩ／Ｏ命令が発行されたと
き、該Ｉ／Ｏ命令で使用するＩ／Ｏチヤネルが、
前記走行中の仮想計算機に占有されるＩ／Ｏチヤ
ネルか否かを判定し、該判定の結果、該Ｉ／Ｏチ
ヤネルが前記走行中の仮想計算機に占有される場
合には、前記管理プログラムを介することなく前
記Ｉ／Ｏ命令を実行し、前記判定の結果、前記
Ｉ／Ｏチヤネルが前記走行中の仮想計算機に占有
されるものでない場合には、前記Ｉ／Ｏ命令の処
理を前記管理プログラムに委ねることを特徴とす
る仮想計算機システムのＩ／Ｏ実行方法。２１ないし複数のオペレーテイングシステムの
処理を実行するために、１台の実計算機上の管理
プログラムの管理下で１ないし複数の仮想計算機
を走行させる仮想計算機システムにおいて、Ｉ／
Ｏチヤネルからの割込みが発生したとき、該割込
みを発生したＩ／Ｏチヤネルが現在走行中の仮想
計算機に占有されるＩ／Ｏチヤネルであるか否か
を判定し、該判定の結果、該Ｉ／Ｏチヤネルが前
記走行中の仮想計算機に占有される場合は、前記
管理プログラムを介することなく前記割込みを前
記走行中の仮想計算機の計算機状態格納領域に反
映し、前記判定の結果、前記Ｉ／Ｏチヤネルが前
記走行中の仮想計算機に占有されるものでない場
合には、前記管理プログラムを介して前記割込み
を前記走行中の仮想計算機の計算機状態格納領域
に反映することを特徴とする仮想計算機システム
のＩ／Ｏ実行方法。３仮想計算機が現在走行していることを識別す
る手段と、現走行中の仮想計算機に占有されてい
るＩ／Ｏチヤネルを指示する手段と、現走行中の
仮想計算機のプレフイクスのアドレスを記憶する
手段と、実計算機上の管理プログラムのプレフイ
クスのアドレスを記憶する手段と、上記両記憶手
段のいずれか一方を選択する手段と、上記仮想計
算機の走行中に発行されたＩ／Ｏ命令が占有Ｉ／
Ｏチヤネルに対して発行されたか否か判断する手
段とを有することを特徴とする仮想計算機システ
ムのＩ／Ｏ実行装置。４前記判断手段は、現走行中の仮想計算機が
Ｉ／Ｏ割込みが要求が出されたＩ／Ｏチヤネルを
占有しているか否かを判断するとともに、上記
Ｉ／Ｏチヤネルを占有しているときには、該仮想
計算機が上記Ｉ／Ｏ割込みを行うことができるか
否かを判断することを特徴とする特許請求の範囲
第３項記載の仮想計算機システムのＩ／Ｏ実行装
置。５前記Ｉ／Ｏ命令またはＩ／Ｏ割込み要求を判
断する手段は、仮想計算機の示すＩ／Ｏアドレス
の中のＩ／Ｏチヤネル・アドレス、または該アド
レスに対応する実計算機におけるＩ／Ｏチヤネ
ル・アドレスを記憶し、かつ上記両アドレスを相
互に変換することを特徴とする特許請求の範囲第
３項または第４項記載の仮想計算機システムの
Ｉ／Ｏ実行装置。６前記Ｉ／Ｏ割込みが可能か否かを判断する場
合、現走行中の仮想計算機のＩ／Ｏ割込み保留の
存在と、外部割込み保留の存在を示す手段を備
え、現走行中の仮想計算機のプレフイクスに上記
Ｉ／Ｏ割込みを反映した後、現走行中の仮想計算
機にＩ／Ｏ割込み保留が存在し、かつ該計算機が
Ｉ／Ｏ割込み可能になつたとき、または外部割込
み保留が存在し、かつ外部割込み可能となつたと
き、または該計算機がウエイト状態となつたと
き、実計算機上の管理プログラムに割込みを発生
することを特徴とする特許請求の範囲第３項、第
４項または第５項記載の仮想計算機システムの
Ｉ／Ｏ実行装置。