JP2535086B2 - リング削減ロジック装置 - Google Patents

Description

【発明の詳細な説明】 （関連出願） 下記の米国特許出願は本願と関連する出願である。

1.本願と同じ譲受け人に譲渡された1988年12月19日出願
のR.P.KellyおよびJian−Kou Shenの米国特許出願第07/
286,578号「多重ソースからの制御ストアのアドレス指
定」 2.本願と同じ譲受け人に譲渡された1988年12月19日出願
のR.P.Kelly,Jian−Kou Shen,R.V.LedouxおよびC.M.Nib
by,Jr.の米国特許出願第07/286,581号「制御ストアの２
連ポンプ動作」 3.本願と同じ譲受け人に譲渡された1988年12月19日出願
のR.P.KellyおよびR.V.Ledouxの米国特許出願第07/286,
582号「一義的な命令実行始動アドレスを生成する制御
ストア・アドレス・ジェネレータ」 4.本願と同じ譲受け人に譲渡された1988年12月19日出願
のD.E.Cushing,R.Kharileh,Jian−Kou ShenおよびMing
−Tzer Miuの米国特許出願第07/286,552号「２連ポート
読出し／書込みレジスタ・ファイル・メモリー」 5.本願と同じ譲受け人に譲渡された1988年12月19日出願
のD.E.Cushing,R.P.KellyおよびJian−Kou Shenの米国
特許出願第07/286,551号「多重装置のレジスタ・ファイ
ル・メモリーを自動的に更新するための機構」 5.本願と同じ譲受け人に譲渡された1988年12月19日出願
のT.F.JoyceおよびMing−Tzer Miuの米国特許出願第07/
286,580号「高性能の命令実行のための生産ラインの方
法および装置」 （技術分野） 本発明は、データ処理システムに関し、特に情報のリ
ング保護に関する。

（背景技術） コンピュータのソフトウエアは、オペレーティング・
システム、ユーティリティ、言語プログラムおよびアプ
リケーション・プログラムを含んでいる。プログラマ
は、特定の言語プログラムを用いて高いレベルの言語で
アプリケーション・プログラムを書く。オペレーティン
グ・システム・ソフトウエアは、ハードウエアとインタ
ーフェースして命令を実行することにより、アプリケー
ション・プログラムを機械語にコンパイルする。オペレ
ータは、コンパイルされたアプリケーションとインター
フェースして、特定のジョブを実施する。

システムに格納されたソフトウエアを偶発的な改竄あ
るいは意図的な改変から保護するため、リング保護装置
が考案されてきた。リング保護は、１組の階層的な保護
レベルからなり、内側から外側へ番号０、１、２、、、
Ｎ−１を付したメモリーにおける１組のＮ個の同心円と
して見ることができる。円０に含まれるメモリー空間は
リング０と呼ばれ、円１と２の間に含まれるメモリー空
間はリング２と呼ばれる。１つのプロセスの各セグメン
トはメモリーの１つのリングに置かれる。セグメントが
中心に近いほど、その保護および特権が大きくなる。番
号０、１、２および３を付した４つのリングがシステム
によりサポートされている。リング０は最も大きな特権
が与えられ、リング３は最も小さな特権が与えられてい
る。

典型的には、オペレーティング・システムの一部がリ
ング０に駐在している。メモリー管理装置のプロセスの
スケジューリングは典型的にはリング１に駐在する。高
い完全性を必要とするソフトウエアは典型的にはリング
２に駐在する。ユーザのアプリケーションはリング３に
駐在している。

ユーザは、オペレーティング・システムにより分類が
与えられている。この分類は、ユーザに特定のリングに
おける処理に対するアクセスを与える。ユーザはリング
２に対するアクセスが与えられるものとしよう。する
と、このユーザはリング０および１における処理の読出
しはできないが、リング２および３における処理は読出
すことができる。

仮想メモリーはオブジェクトの集まりからなり、各オ
ブジェクトは（ある経路の名前の形態における）名前、
要約の記述（例えば長さ、各々のアクセス権でオブジェ
クトを使用することを許されるユーザのリスト）および
本体部を有する。

オブジェクトの管理を容易にするため、オブジェクト
は２つの種類、即ちディレクトリ・オブジェクト（ディ
レクトリでないオブジェクトの記述を含む）と、ディレ
クトリでないオブジェクト（システムのプログラムおよ
びデータを含む）に分類される。あるオブジェクトを参
照する要求がなされる時は常に、オペレーティング・シ
ステム（OS）はオブジェクトの経路（パス）の名前を用
いて要求されたオブジェクトのディレクトリのエントリ
のためディレクトリ・オブジェクトを迅速に探索する。
次いで、ディレクトリのエントリはOSにより使用され、
このオブジェクトが要求するユーザがアクセスできるか
どうかを判定し、もしそうであれば、オブジェクトがお
かれる場所、その大きさ、等を判定する。

仮想メモリー機能を持つ従来技術のシステムは、仮想
メモリー管理装置の一部として複雑なリング削減ロジッ
クを提供した。米国特許第3,916,385号「リング検査ハ
ードウエア」、および同第4,177,510号「プロセス間の
異なる特権レベルを表わすリング概念を実現することに
よる情報多重処理システムにおけるデータの保護」は、
リング保護機構について記載している。しかし、今日の
コンピュータは、更に大きな処理要求を有する。

多段階の生産（プロダクション）ライン・システムに
おいては、参照される時常にデータの保護に関する情報
を集めて処理することが必要である。オペレーティング
・システムにより与えられる保護は、生産ラインの異な
る段階において局部的なハードウエアによって強化され
る。

従って、本発明の目的は、生産ラインのある段階にお
けるより大きな処理能力を備えたリング保護システムの
提供にある。

（発明の要約） 本発明の前記目的は、次の装置を提供することによっ
て達成される。すなわち、データ処理システムの記憶装
置に記憶された情報を保護するために保護番号（リング
番号と称される）を生成する装置であって、前記保護番
号は様々な種類の前記情報に与えられる保護の程度を表
し、前記システムが実行しつつある命令は前記保護番号
の中の関連する１つを含み当該１つの保護番号は前記命
令がアクセスを要求する前記記憶装置内の情報の単位に
対応する、保護番号生成装置において、（ａ）前記命令
がアクセスを要求する前記記憶装置の情報単位の中に含
まれる保護番号である第１の保護番号を保持する第１の
レジスタ（２−630）と、（ｂ）前記情報単位を内部に
保持する記憶装置セグメントにアクセスすることを許さ
れるであろう命令の最高保護番号である第２の保護番号
を保持する第２のレジスタ（２−632）と、（ｃ）前記
第１のレジスタと第２のレジスタとに接続されており、
前記命令に応答し、前記第１の保護番号と第２の保護番
号との大きい方を表す出力信号（Ｅ−REFF0−１）を与
えるように、前記システムによって発生される制御信号
（RNG−０、RNG−１、RNG−REF、PT）によって制御され
る比較論理装置（２−607）と、（ｄ）前記出力信号と
前記命令によって前記情報単位において実行される処理
を表す他の信号とを組み合わせて、前記情報単位を前記
命令による無許可アクセスから保護する手段と、を含む
装置によって、本発明の目的は達成される。

本発明の特徴である斬新な諸特徴については、特に頭
書の特許請求の範囲に記載される。しかし、本発明それ
自体は、その更に他の目的ならびに利点と共に構成およ
び作動の双方について、図面に関して以降の記述を参照
することによりよく理解することができよう。

（実施例） 第１図は、生産パイプライン・データ処理システム１
のブロック図を示す。含まれているのは、中央処理装置
（CPU）２、仮想メモリー管理装置（VMMU）４、キャッ
シュ装置６、メモリー・サブシステム８、および入出力
周辺装置10である。キャッシュ装置６、メモリー装置８
および入出力周辺装置10は全て、共通して１つのシステ
ム・バス12に接続されている。メモリー８は、命令およ
びオペランドを格納する。即時実行される高い可能性を
有するこれらの命令およびオペランドは、メモリー・サ
ブシステム８からキャッシュ装置６へ転送される。

CPU2は、キャッシュ装置６から命令を受取り、これら
命令の実行時に命令の仮想アドレス部分をVMMU4へ送出
する。VMMU4は、この仮想アドレスを物理的アドレスへ
変換し、これらは必要なオペランドの取出しのためキャ
ッシュ装置６へ与えられ、CPU2が命令を実行することを
可能にする。VMMU4はまた、最後のリング番号の計算時
に使用されるCPU2に対してリング番号を与える。

入出力装置10は、典型的にはどんな数の周辺コントロ
ーラでもそのデバイス、あるいは周辺コントローラおよ
びデバイスを制御する入出力プロセッサで表わし、ある
いは装置10は通信サブシステムを表わし得る。

第２図は、ブロック図形態で、CPU2およびキャッシュ
装置６を構成する主要な要素を示している。CPU2は、命
令（Ｉ）ユニット２−２、Ａユニット２−４および多数
の実行（Ｅ）ユニット２−６を含む。実行ユニット２−
６は、科学計算命令プロセッサあるいは商業的命令プロ
セッサでよい。しかし、論議を簡単にするため、実行ユ
ニット２−６の１つの作動のみについて述べるが、これ
は本発明の理解に充分である。Ｉユニット２−２、Ａユ
ニット２−４およびＥユニット２−６はそれぞれその各
半導体チップに内蔵されている。

キャッシュ装置６は、Ｉキャッシュ６−２およびＥキ
ャッシュ６−４を含む。このＩキャッシュ６−２は実行
されるべき命令を格納し、Ｅキャッシュ６−４は命令が
演算するオペランドを格納する。Ｉユニット２−２は、
主として２つの機能を実施する。これは、Ｉキャッシュ
６−２から命令を予め取出し、次いでこれら命令を分解
して、他の装置、即ちＡユニット２−４およびＥユニッ
ト２−６がいかにして命令を更に処理するかを判定す
る。更に、Ｉユニット２−２は、その時生産ラインから
排除されるある分岐命令を実行する。

Ａユニット２−４は、Ｉユニット２−２から命令を受
取り、もしこの命令がレジスタ間命令であるならば、こ
の命令を実行する。命令がＥユニット２−６により実行
されるべき時、Ａユニット２−４がリング番号を含む仮
想アドレスをVMMU4に対して送出し、このメモリー管理
装置がこれをＥキャッシュ６−４に対する物理的アドレ
スへ変換する。Ｅキャッシュ６−４は、Ｉキャッシュ６
−２からＩユニット２−２により最初に受取られた命令
の実行の完了のため、オペランドをＥユニット２−６へ
送出する。

Ａユニット２−４はまた、分岐命令の実行を確認し、分
岐アドレスを、Ｉユニット２−２のプリフェッチ分岐ア
ドレスにより指定されたＩキャッシュ６−２における場
所において次の命令を既に要求した命令ユニット２−２
へ再び戻す。Ａユニット２−４およびＥユニット２−６
は共に、プログラマがアクセス可能なレジスタ、即ちい
わゆるソフトウエア・ビジブルなレジスタの内容を格納
するレジスタ・ファイルを含む。

Ｉキャッシュ６−２およびＥキャッシュ６−４は共
に、システム・バス12に接続され、その内容はメモリー
８から受取る命令およびオペランドにより更新される。

命令は、CPU2の各要素により生産パイプライン状に実
行される。即ち、Ｉユニット２−２は、Ｉキャッシュ６
−２から命令を受取り、これを分解し、次いでもしこの
命令を実行するならば、この命令をＡユニット２−４お
よびＥユニット２−６へ送出する。Ａユニット２−４
は、命令を実行するかあるいはＥキャッシュ６−４のア
ドレスを指定するために仮想アドレスを変換するためVM
MU4へ送出する。

Ａユニット２−４がＩユニット２−２からの最初の命
令のその部分を実行中、Ｉユニット２−２はＩキャッシ
ュ６−２からの第２の命令および以後の命令を取出す。
Ａユニット２−４が最初の命令により指定される仮想ア
ドレスをVMMU4へ送出してＩユニット２−２にそのこと
を通知する時、Ｉユニット２−２は第２の命令をＡユニ
ット２−４へ送出する。VMMU4は、Ａユニット２−４が
パイプラインで第２の命令を処理しつつある間Ｅキャッ
シュ６−４をアドレス指定する。Ｅユニット２−６が最
初の命令を実行中、Ａユニット２−４が第３の命令の仮
想アドレスを生成しつつある間、VMMU4はＥキャッシュ
をアドレス指定して第２の命令のオペランドを取出す。
その間、Ｉユニット２−２は第４の命令を分解しかつそ
の後の命令の１つを取出しつつある。従って、このよう
な典型的な事例においては、生産ラインには５つの命令
が存在し得る。

しかし、Ｉユニット２−２がある分岐命令を実行でき
かつＡユニット２−４があるソフトウエア・ビジブルな
レジスタ命令を実行できるため、これらはこれらの命令
の実行が完了すると直ちに生産ラインから排除される。
同様に、Ａユニット２−４が分岐命令を処理しつつあり
かつ分岐の条件が満たされる時、Ａユニット２−４は即
時にＩユニット２−２の分岐アドレスを確認し、この分
岐命令が生産ラインから排除されることになる。

第３図は、本発明を説明するＥユニット２−６のロジ
ック部分を示す。Ｅユニット２−６は、実行のためＩ−
FIFO2−600のＩユニット２−２から受取った命令を格納
する。次のアドレス・ジェネレータ（NAG）２−602は、
ファームウエア・ワードのアドレスを制御ストア２−60
4へ与え、これがこのファームウエア・ワードをRDR
（Ｅ）レジスタ２−606に格納する。ファームウエア・
ワードRDR0−95はＥユニット２−６の命令実行を制御す
る。演算論理装置２−614は、Ｄ−FIFO2−630およびレ
ジスタ・ファイル（Ｅ）２−610からレジスタRFA2−613
およびマルチプレクサ（MUX）２−617、およびレジスタ
RFB2−615を介して受取られるオペランドについて論理
演算を行うことができる。（図示しない）多数のソース
からのオペランドは、演算論理装置ALU2−614のＢ入力
へ与えることができる。

ある命令の実行中、VMMU4はリング番号Ｖ−REF（０、
１）をREF−FIFO2−632に格納し、Ｅキャッシュ６−４
をアドレス指定する。アドレス指定された場所の内容は
Ｄ−FIFO2−630に格納される。

Ｄ−FIFO2−630からのリング番号Ｅ−DAT−IN（０、
１）およびREF−FIFO2−632からのＥ−REF（０、１）
は、比較ロジック２−607において比較され、選択ロジ
ック２−609に与えられる信号Ｅ−REFF（０、１）を生
じる。信号SEL−Ｅ−REFの状態に応じて、レジスタRFA2
−613からのリング信号RFA（０、１）あるいはＥ−REFF
（０、１）が選択されてリング信号RSLT−RNG（０、
１）を生じる。

ファームウエア信号RDR66−67の状態に応じて、合成
ロジック２−611が、演算論理装置２−614からの出力信
号ALU2−31を、リング信号RSLT−RNG（０、１）と合成
し、あるいは信号ALU0−31を選択して信号RSLT0−31を
生じる。信号RSLT0−31は、Ｅキャッシュ６−４に、あ
るいはレジスタ・ファイル（Ｅ）２−610のソフトウエ
ア・ビジブル・レジスタおよびレジスタ・ファイル
（Ａ）２−404の対応するソフトウエア・ビジブル・レ
ジスタに格納され得る。

次は、後続の実効リングの論理式により読出されるべ
き詳細なロジックである。ファームウエア信号RDR71−7
7が復号ロジック２−603に与えられて、信号RNG−０、R
NG−ＲまたはRNG−REFを生じる。信号RNG−０、REF−Ｒ
あるいはRNG−REFが比較ロジック２−607に与えられ
る。論理値１の信号RNG−０は、出力信号Ｅ−REFF
（０、１）を２進数00に強制する。論理値１の信号REF
−Ｒは、Ｅ−REFF（０、１）をＥ−REF（０、１）に等
しくなるよう強制する。もし信号RNG−REFおよびPTが共
に論理値１である場合、Ｅ−REF（０、１）がＥ−DAT−
IN（０、１）より大きいかあるいはこれに等しければ、
Ｅ−REFF（０、１）はＥ−REF（０、１）に等しく、Ｅ
−DAT−IN（０、１）がＥ−REF（０、１）より大きけれ
ば、Ｅ−REFF（０、１）はＥ−DAT−IN（０、１）と等
しい。

信号RNG−０、REF−ＲあるいはRNG−FEFはORロジック
２−605に与えられて、論理値１の信号SEL−Ｅ−REFを
生じ、これにより選択ロジック２−609からＥ−REFF
（０、１）を選択する。さもなければ、選択ロジック２
−609はRFA（０、１）を選択する。

信号RNG−０は、仮想アドレス上でアドレス算術を実
行する際にアクティブになる。この場合に、この算術演
算が行われる（Ｅ−REFF（０、１）＝１）のに先立っ
て、オペランドのリング・フィールドは、２進（バイナ
リ）00に強制される。 信号REF−Ｒは、間接的なアド
レス指定中アクティブとなる。Ｅ−REFF（０、１）はＥ
−REFF（０、１）、R1またはRNの内最も大きなものであ
る。

RNG−REF信号は、仮想アドレスをオペランドとして使
用する命令の実行中アクティブとなる。Ｅ−REFF（０、
１）は、Ｅ−REF（０、１）またはＥ−DAT−IN（０、
１）の内の大きい方である。

第４図においては、読出し操作である、ソフトウェア
・ビジブル・レジスタB1に格納される仮想アドレスによ
り指摘されるＥキャッシュ６−４の場所の内容でレジス
タ・ファイル（Ａ）２−404のソフトウエア・ビジブル
・レジスタB4をロードするLDB ＄B1 B4命令を仮定しよ
う。また下記を仮定する。即ち、 その時のプロセスのリング番号RCR、信号REFFは00で
ある。２ビットのRCRはプログラム・カウンター２−416
に前以て格納されている。

B4に格納された仮想アドレスは、01に等しい値を持つ
リング・フィールドRNと、16進数0000に等しい値を持つ
セグメント 番号フィールド（SN）、16進数0000に等しい値を持つ
ページ番号フィールド、および16進数0100のオフセット
値を含む。

この仮想アドレスは、仮想メモリーにおけるどのオブ
ジェクトでもアドレス指定するプロセスを可能にする。
セグメント番号（SN）は、百万ワードより小さいかある
いはこれと等しい特定のオブジェクトあるいはオブジェ
クトの一部をアドレス指定する。各セグメントは1024ペ
ージを含み、各ページは1024ワードを含む。ページ番号
PNはセグメントにおける１つのページをアドレス指定す
る。オフセットは、１つのページに格納された１つのワ
ードを指定する。リング番号は、仮想アドレスのアクセ
ス権を指定する。

SNの２つの上位ビットは、記述子セグメントの基底レジ
スタ（DSBR）４−２を指示する。DSBR4−２は、ページ
番号である16進数00000、および記述子セグメント・ペ
ージ・テーブル０（DSPT 0）４−４の場所を指示するオ
フセットである16進数00を含む。DSPT 0 4−４のページ
番号フィールドである16進数00000は、セグメント記述
子テーブル（SDT）４−12のセグメント記述子０を指示
する。SD 0は、オペレーティング・システムによりプロ
セスに割当てられるアクセス権を指定する。

Ｖビットは有効SD 0を示す。PRビットは、命令の実行
がリング０にある場合のみ許されることを示している。
Ｐビットはページ付けされたセグメントを示す。Ｅビッ
トは、このセグメントからの命令フェッチがプロセッサ
がR1より大きいかこれと等しく、またR2より小さいかこ
れと等しいリングで実行中である時のみ許されることを
示す。R1は、このセグメントに対する読出し／書込みブ
ラケットの最上位の（最も小さな特権を持つ）リング番
号を指定する。本例においては、R1＝01。R2は、このセ
グメントに対する読出し／書込みブラケットの最上位の
リング番号を指定する。本例では、R2＝10。ページ番号
フィールドである16進数00000は、セグメント番号のペ
ージ・テーブル（SNPT）４−10の場所を指定する。レジ
スタB1のPNフィールドは、オペランドのページ番号を格
納するSNPT4−10内の場所を指示する。レジスタB1のオ
フセットである16進数0100は、Ｅキャッシュ６−４にお
けるオペランドの場所を指示する。物理的アドレスは、
B1からのオフセットと、SNPT4−10からのページ番号と
からなっている。

ロジック４−６の出力である実行リングREFは、REFF
およびRNの内の大きいほうである。REFFは00に等しく、
RNは01に等しく、従ってREFは01に等しい。セグメント
・記述子テーブル４−12のSD 0のリング番号R2は10であ
り、REFがR2より小さいため、これはより大きなアクセ
ス権を持ち、データの読出しを可能にする。オペランド
の読出し中、REFFが計算されてどのリング番号がLD＄B1
B4命令の基底レジスタにロードされるかを判定する。
信号Ｖ−REF 0、１は、REF−FIFO2−632に格納されるR1
とREFの大きいほうによりロジック４−８で生成され
る。この場合、両方とも01に等しい値を有する。

リング番号00を含む場所0100の内容は、DATA−FIFO2
−630に格納される。従って、このロジックは、ソフト
ウエア・ビジブル・レジスタB4に格納するためREF−FIF
O2−632からリング番号01を選択する。

要約すれば、リング・ブラケットがr1、r2、r3である
セグメントにおけるリングＲのプロセスに潜在的に許容
される動作は下記の如くである。即ち、 書込み： もし ０＜＝Ｒ＜＝r1 読出し： もし ０＜＝Ｒ＜＝r2 実行： もしr1＜＝Ｒ＜＝r2 呼出し： もしr2＜＝Ｒ＜＝r3（内側呼出し、r3での実
行） もしr1＜＝Ｒ＜＝r2（側方呼出し、Ｒでの実
行） 呼出し操作は、米国特許第4,703,417号「リング交差
アーキテクチャに対する呼出し命令」において記載され
ている。

実効リング・ロジック 復号ロジック２−603（第３図） RDR71−77が16進数01に等しければ、信号RNG−０＝１ RDR71−77が16進数02に等しければ、信号REF−Ｒ＝１ RDR71−77が16進数04に等しければ、信号RNG−REF＝１ ORロジック２−605 RNG−０＋REF−Ｒ＋RNG−REF＝SEL−Ｅ−REF 比較ロジック２−607 もしRNG−０＝０ならば、Ｅ−REFF（０、１）＝00 もしREF−Ｒ＝１ならば、Ｅ−REFF（０、１）＝Ｅ−REF
F（０、１） アドレス指定変換モード（TAM） もしRNG−REF＆PT＆（Ｅ−REF（０、１）＞＝Ｅ−DAT＝
IN（０、１））ならば、Ｅ−REFF＝Ｅ−REF もしRNG−REF＆PT＆（Ｅ−REF（０、１）＜Ｅ−DAT＝IN
（０、１））ならば、Ｅ−REFF＝Ｅ−DAT−IN（０、
１） 絶対アドレス指定モード（AAM） もしRNG−REF＆PTならば、 Ｅ−REFF（０、１）＝00 選択ロジック２−609 RSLT−RNG（０、１）＝RFA（０、１） もしSEL−Ｅ−REF＝０なら RSLT−RNG（０、１）＝Ｅ−REFF（０、１） もしSEL−Ｅ−REF＝１なら 合成ロジック２−611 RSLT（０−31）＝RSLT−RNG（０、１）:ALU（２、31） もしRDR66−67＝01ならば AAMにある時、プロセッサは全ての仮想アドレスを物
理的アドレスとして解釈する、即ち、アドレス変換が行
われない。全ての仮想アドレスは、そのリング番号が
「０」にセットされる。TAMにおいては、セグメントお
よびページ・テーブルを用いてプロセッサは全ての仮想
アドレスを物理的アドレスへ変換する。

本発明の望ましい実施態様について示し記したが、当
業者は、本文に述べた本発明を実施するため多くの変更
および修正が可能であり、依然として特許請求の範囲内
にあることを理解されよう。

【図面の簡単な説明】

第１図は本発明をもちいるコンピュータ・システムのブ
ロック図、第２図は本発明を包含するキャッシュ・メモ
リーを備えた中央処理装置のブロック図、第３図は本発
明を示す中央処理装置の実行装置のロジック図、および
第４図は仮想アドレスを物理的アドレスに変換する、リ
ング生成ロジックを含む仮想メモリー管理装置の部分を
示すソフトウエアのブロック図である。 ２…中央処理装置（CPU）、４…仮想メモリー管理装置
（VMMU）、６…キャッシュ装置、８…メモリー・サブシ
ステム、10…入出力周辺装置、12…システム・バス、２
−２…命令（Ｉ）ユニット、２−４…アドレス（Ａ）ユ
ニット、２−６…実行（Ｅ）ユニット、６−２…命令
（Ｉ）キャッシュ、６−４…実行（Ｅ）キャッシュ、２
−404…レジスタ・ファイル（Ａ）、２−416…プログラ
ム・カウンタ、２−600…Ｉ−FIFO、２−602…アドレス
・ジェネレータ（NAG）、２−604…制御ストア、２−60
6…RDR（Ｅ）レジスタ、２−607…比較ロジック、２−6
08…PTレジスタ、２−609…選択ロジック、２−610…レ
ジスタ・ファイル（Ｅ）、２−611…合成ロジック、２
−613…レジスタRFA、２−615…レジスタRFB、２−617
…マルチプレクサ（MUX）、２−630…Ｄ−FIFO、２−63
2…REF−FIFO、４−６…ロジック。

フロントページの続き (72)発明者 フォレスト・エム・フィリップス アメリカ国マサチューセッツ州01863, ノース・チェルムスフォード，プレスコ ット・ドライブ 76 (56)参考文献 特開 昭61−11866（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】データ処理システムの記憶装置に記憶され
   た情報を保護するために保護番号（リング番号）を生成
   する装置であって、前記保護番号は様々な種類の前記情
   報に与えられる保護の程度を表し、前記システムが実行
   しつつある命令は前記保護番号の中の関連する１つを含
   み当該１つの保護番号は前記命令がアクセスを要求する
   前記記憶装置内の情報の１単位に対応する、保護番号生
   成装置において、 前記命令がアクセスを要求する前記記憶装置の情報単位
   の中に含まれる保護番号である第１の保護番号を保持す
   る第１のレジスタ（２−630）と、 前記情報単位を内部に保持する記憶装置セグメントにア
   クセスすることを許されるであろう命令の最高保護番号
   である第２の保護番号を保持する第２のレジスタ（２−
   632）と、 前記第１のレジスタと第２のレジスタとに接続されてお
   り、前記命令に応答し、前記第１の保護番号と第２の保
   護番号との大きい方を表す出力信号（Ｅ−REFF0−１）
   を与えるように、前記システムによって発生される制御
   信号（RNG−０、RNG−１、RNG−REF、PT）によって制御
   される比較論理装置（２−607）と、 前記出力信号と前記命令によって前記情報単位において
   実行される処理を表す他の信号とを組み合わせて、前記
   情報単位を前記命令による無許可アクセスから保護する
   手段と、 を含むことを特徴とする装置。