JP2990195B2 - レガシ指令のエミュレ―ション装置及び方法 - Google Patents
レガシ指令のエミュレ―ション装置及び方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
指令（インストラクション）をエミュレートするための
装置及び方法に関し、さらに詳細には、マイクロプロセ
ッサを、該マイクロプロセッサの指令とは互換性がない
指令で動作するアップグレード・マイクロプロセッサと
して、アップグレード動作させることができるようにし
た装置及び方法に関する。
指令（インストラクション）をエミュレートするための
装置及び方法に関し、さらに詳細には、マイクロプロセ
ッサを、該マイクロプロセッサの指令とは互換性がない
指令で動作するアップグレード・マイクロプロセッサと
して、アップグレード動作させることができるようにし
た装置及び方法に関する。
【０００２】
【従来の技術】複数のマイクロプロセッサは、異なる複
数の指令セット・アーキテクチャ（ＩＳＡ）により、環
境設定されている。ＩＳＡは、ある１つのマイクロプロ
セッサ用の指令セットを決定する。そして、アプリケー
ション・プログラムがマイクロプロセッサによって実行
されるが、マイクロプロセッサは通常、比較的高レベル
の言語により書かれており、該言語は、特定のマイクロ
プロセッサ用の指令セットとコンパチブルなマシーン指
令にコンパイルされる。今日のマイクロプロセッサは、
ますます高速で指令を処理することができるよう設計さ
れている。そして、このような高速処理が可能なマイク
ロプロセッサを備えたシステムは、システムの動作速度
を増大するようにアップグレードが図られる。
数の指令セット・アーキテクチャ（ＩＳＡ）により、環
境設定されている。ＩＳＡは、ある１つのマイクロプロ
セッサ用の指令セットを決定する。そして、アプリケー
ション・プログラムがマイクロプロセッサによって実行
されるが、マイクロプロセッサは通常、比較的高レベル
の言語により書かれており、該言語は、特定のマイクロ
プロセッサ用の指令セットとコンパチブルなマシーン指
令にコンパイルされる。今日のマイクロプロセッサは、
ますます高速で指令を処理することができるよう設計さ
れている。そして、このような高速処理が可能なマイク
ロプロセッサを備えたシステムは、システムの動作速度
を増大するようにアップグレードが図られる。
【０００３】しかしながら、アップグレードの種類によ
っては、アップグレード・マイクロプロセッサの指令セ
ットが、置き換えられるべき従前のマイクロプロセッサ
（レガシ・マイクロプロセッサ）の指令セットとコンパ
チブルでないことが、多々生じる。このようなアプリケ
ーションにおいては、既に格納されているアプリケーシ
ョン・プログラムを、最新のコンパイラを用いて、新し
いコンピュータ言語に書き換える必要がある。このよう
な書き換えは、極めて煩わしいことであり、かつ高価と
なっていしまうものである。
っては、アップグレード・マイクロプロセッサの指令セ
ットが、置き換えられるべき従前のマイクロプロセッサ
（レガシ・マイクロプロセッサ）の指令セットとコンパ
チブルでないことが、多々生じる。このようなアプリケ
ーションにおいては、既に格納されているアプリケーシ
ョン・プログラムを、最新のコンパイラを用いて、新し
いコンピュータ言語に書き換える必要がある。このよう
な書き換えは、極めて煩わしいことであり、かつ高価と
なっていしまうものである。
【０００４】既存のコンピュータの寿命及び機能の時代
遅れにより、該コンピュータの信頼性は直ちに低下して
しまっており、一方、コンピュータのメンテナンスは困
難でかつ費用がかかることになる。したがって、旧式の
コンピュータすなわちレガシ・コンピュータを新技術の
マイクロプロセッサに置き換えることが、しばしば要求
される。指令セットの非コンパチビリティを解決するた
めに、エミュレーション装置すなわちエミュレータは開
発されたものである。エミュレータは、レガシ・コンピ
ュータの指令セットを、異なるマイクロプロセッサによ
って実行可能にするために、エミュレートするものであ
る。ソフトウエア構成のエミュレート及びハードウエア
構成のエミュレータがともに存在している。例えば、汎
用モジュレータ環境（ＣＯＭＥＴ）のＦ−１６エビオニ
クス集積サポート・ファシリティ（ＡＩＳＦ）用の多数
のソフトウエア・エミュレータが、ドキュメント番号Ｆ
−１６ＡＩＳＦ−ＣＯＭＥＴ−１００の“ＥＭＵＬＡＴ
ＯＲＳ−ＳＷＤ−Ａ”（１９９６年５月２１日発行）に
開示されている。軍事用標準のＭＩＬ−ＳＴＤ−１７５
０Ａ用のハードウエア構成のエミュレータは、ドキュメ
ント番号ＳＦＦ２０７０２の“Ｌｉｎｅ Ｒｅｐｌａｃ
ｅａｂｌｅ Ｕｎｉｔ ＥｍｕｌａｔｏｒＨａｒｄｗａ
ｒｅ Ｐｒｏｄｕｃｔ Ｆａｂｒｉｃａｔｉｏｎ Ｓｐ
ｅｃｉｆｉｃａｔｉｏｎ”（１９９６年４月１６日発
行）に開示されている。
遅れにより、該コンピュータの信頼性は直ちに低下して
しまっており、一方、コンピュータのメンテナンスは困
難でかつ費用がかかることになる。したがって、旧式の
コンピュータすなわちレガシ・コンピュータを新技術の
マイクロプロセッサに置き換えることが、しばしば要求
される。指令セットの非コンパチビリティを解決するた
めに、エミュレーション装置すなわちエミュレータは開
発されたものである。エミュレータは、レガシ・コンピ
ュータの指令セットを、異なるマイクロプロセッサによ
って実行可能にするために、エミュレートするものであ
る。ソフトウエア構成のエミュレート及びハードウエア
構成のエミュレータがともに存在している。例えば、汎
用モジュレータ環境（ＣＯＭＥＴ）のＦ−１６エビオニ
クス集積サポート・ファシリティ（ＡＩＳＦ）用の多数
のソフトウエア・エミュレータが、ドキュメント番号Ｆ
−１６ＡＩＳＦ−ＣＯＭＥＴ−１００の“ＥＭＵＬＡＴ
ＯＲＳ−ＳＷＤ−Ａ”（１９９６年５月２１日発行）に
開示されている。軍事用標準のＭＩＬ−ＳＴＤ−１７５
０Ａ用のハードウエア構成のエミュレータは、ドキュメ
ント番号ＳＦＦ２０７０２の“Ｌｉｎｅ Ｒｅｐｌａｃ
ｅａｂｌｅ Ｕｎｉｔ ＥｍｕｌａｔｏｒＨａｒｄｗａ
ｒｅ Ｐｒｏｄｕｃｔ Ｆａｂｒｉｃａｔｉｏｎ Ｓｐ
ｅｃｉｆｉｃａｔｉｏｎ”（１９９６年４月１６日発
行）に開示されている。
【０００５】しかしながら、ソフトウエア構成の既知の
エミュレータは、比較的効率が低いものであり、とく
に、レガシ指令は、該レガシ指令をインタープリート
（解釈）するためにルックアップ・テーブル（検索テー
ブル）を用いるアップグレード・マイクロプロセッサの
ためにフェッチされる。各レガシ指令をインタープリー
トしなければならないため、キャッシュ・メモリを備え
たコンピュータ・システムが、該システムのスループッ
トを低下させてしまうキャッシュ・ミスの可能性が比較
的高いことが、知られている。
エミュレータは、比較的効率が低いものであり、とく
に、レガシ指令は、該レガシ指令をインタープリート
（解釈）するためにルックアップ・テーブル（検索テー
ブル）を用いるアップグレード・マイクロプロセッサの
ためにフェッチされる。各レガシ指令をインタープリー
トしなければならないため、キャッシュ・メモリを備え
たコンピュータ・システムが、該システムのスループッ
トを低下させてしまうキャッシュ・ミスの可能性が比較
的高いことが、知られている。
【０００６】本発明の目的は、非コンパチブルな指令セ
ットを備えたマイクロプロセッサのレガシ指令をエミュ
レートして、コンピュータ・システムのスループットを
既知のエミュレータに比較して増大させることができる
エミュレーション装置及び方法を提供することである。
ットを備えたマイクロプロセッサのレガシ指令をエミュ
レートして、コンピュータ・システムのスループットを
既知のエミュレータに比較して増大させることができる
エミュレーション装置及び方法を提供することである。
【０００７】
【課題を解決するための手段】本発明は、非コンパチブ
ルな指令セットを備えたマイクロプロセッサの指令すな
わちレガシ指令をエミュレートするための装置及び方法
に関するものであり、レガシ指令は、各レガシ指令用の
ソフトウエア・ルーチンに対する指示ベクトルに変換す
なわち翻訳される。レガシ指令をフェッチしてソフトウ
エア中の指令をインタープリートする代わりに、本発明
のエミュレーション装置及び方法は、レガシ指令をエミ
ュレートするソフトウエア・ルーチンに関する指示ベク
トルを、フェッチするよう構成されている。レガシ指令
は、主メモリにレガシ・メモリの内容がロードされると
きには、ソフトウエアによって変換すなわち翻訳され、
また、レガシ・メモリにアクセスされるときには、ハー
ドウエアにより変更される。指示ベクトルをフェッチす
ることにより、レガシ指令をインタープリートするため
のルックアップ・テーブルを使用する必要がなく、した
がって、ルックアップ・テーブルをアクセスしてキャッ
シュに格納する必要がないため、キャッシュ・ミスの可
能性が著しく低下し、これにより、システムのスループ
ットが向上する。
ルな指令セットを備えたマイクロプロセッサの指令すな
わちレガシ指令をエミュレートするための装置及び方法
に関するものであり、レガシ指令は、各レガシ指令用の
ソフトウエア・ルーチンに対する指示ベクトルに変換す
なわち翻訳される。レガシ指令をフェッチしてソフトウ
エア中の指令をインタープリートする代わりに、本発明
のエミュレーション装置及び方法は、レガシ指令をエミ
ュレートするソフトウエア・ルーチンに関する指示ベク
トルを、フェッチするよう構成されている。レガシ指令
は、主メモリにレガシ・メモリの内容がロードされると
きには、ソフトウエアによって変換すなわち翻訳され、
また、レガシ・メモリにアクセスされるときには、ハー
ドウエアにより変更される。指示ベクトルをフェッチす
ることにより、レガシ指令をインタープリートするため
のルックアップ・テーブルを使用する必要がなく、した
がって、ルックアップ・テーブルをアクセスしてキャッ
シュに格納する必要がないため、キャッシュ・ミスの可
能性が著しく低下し、これにより、システムのスループ
ットが向上する。
【０００８】
【発明の実施の態様】本発明は、旧式のマイクロプロセ
ッサすなわちレガシ・プロセッサのレガシ指令を、非コ
ンパチブルの指令セットを備えたアップグレード・マイ
クロプロセッサでエミュレートするための装置及び方法
に関するものである。このようなアプリケーションにお
いては、ソフトウエア・プログラムは、アップグレード
・マイクロプロセッサの指令を用いて、各レガシ指令を
エミュレートするように書かれている。既知のエミュレ
ーション装置においては、エミュレーション・ソフトウ
エアにより、レガシ指令がフェッチされ、ルックアップ
・テーブルを用いて新しいすなわちアップグレード・マ
イクロプロセッサがインタープリートするよう構成され
ている。以下に詳細に説明するように、このような手法
は、システムのスループットに少なからず悪影響を与え
てしまう。システムのスループットを増大するために、
本発明においては、レガシ指令をエミュレートするため
のソフトウエア・ルーチン又はエミュレーション・コー
ドに対する指示ベクトルに、レガシ指令が翻訳される。
このように構成することにより、以下に詳細に説明する
ように、キャッシュ・ミスが大幅に減少し、これにより
システムのスループットが向上する。
ッサすなわちレガシ・プロセッサのレガシ指令を、非コ
ンパチブルの指令セットを備えたアップグレード・マイ
クロプロセッサでエミュレートするための装置及び方法
に関するものである。このようなアプリケーションにお
いては、ソフトウエア・プログラムは、アップグレード
・マイクロプロセッサの指令を用いて、各レガシ指令を
エミュレートするように書かれている。既知のエミュレ
ーション装置においては、エミュレーション・ソフトウ
エアにより、レガシ指令がフェッチされ、ルックアップ
・テーブルを用いて新しいすなわちアップグレード・マ
イクロプロセッサがインタープリートするよう構成され
ている。以下に詳細に説明するように、このような手法
は、システムのスループットに少なからず悪影響を与え
てしまう。システムのスループットを増大するために、
本発明においては、レガシ指令をエミュレートするため
のソフトウエア・ルーチン又はエミュレーション・コー
ドに対する指示ベクトルに、レガシ指令が翻訳される。
このように構成することにより、以下に詳細に説明する
ように、キャッシュ・ミスが大幅に減少し、これにより
システムのスループットが向上する。
【０００９】図１には、レガシ・マイクロプロセッサに
備えられたソフトウエアすなわちコードを格納したメモ
リ２０が示されている。該メモリ２０は通常、不揮発性
の読み取り専用メモリ（ＲＯＭ）である。図１に示した
ように、メモリ２０は、指令１、指令２、指令３、……
によって示したレガシ指令を格納している。メモリ２０
はまた、即時（immediate）データも格納している。レ
ガシ指令指令１、指令２、指令３……、及び即時データ
は、メモリ２０のメモリ空間Ａ［ベース・アドレスＡ＋
ＩＣオフセット（ＩＣオフセットは、指令カウンタ・オ
フセットであって、次に実行すべきレガシ指令を示して
いる）］に記憶されている。なお、即時データは、ベー
ス・アドレスＡ＋ＩＣオフセット＋１におけるエミュレ
ーション・コードによって読み出されるデータであり、
該ＩＣオフセットは、次に有効な指令を指示するため
に、即時データを通り越して調整される。オペランド・
データは、この変換されないウインドウを介してアクセ
スされる。
備えられたソフトウエアすなわちコードを格納したメモ
リ２０が示されている。該メモリ２０は通常、不揮発性
の読み取り専用メモリ（ＲＯＭ）である。図１に示した
ように、メモリ２０は、指令１、指令２、指令３、……
によって示したレガシ指令を格納している。メモリ２０
はまた、即時（immediate）データも格納している。レ
ガシ指令指令１、指令２、指令３……、及び即時データ
は、メモリ２０のメモリ空間Ａ［ベース・アドレスＡ＋
ＩＣオフセット（ＩＣオフセットは、指令カウンタ・オ
フセットであって、次に実行すべきレガシ指令を示して
いる）］に記憶されている。なお、即時データは、ベー
ス・アドレスＡ＋ＩＣオフセット＋１におけるエミュレ
ーション・コードによって読み出されるデータであり、
該ＩＣオフセットは、次に有効な指令を指示するため
に、即時データを通り越して調整される。オペランド・
データは、この変換されないウインドウを介してアクセ
スされる。
【００１０】本発明の特徴によれば、各レガシ指令は、
レガシ指令をエミュレートするためのソフトウエア・ル
ーチン又はエミュレーション・コードに対する指示ベク
トルに翻訳される。例えば、各レガシ指令は、他のメモ
リ（ＲＯＭ）２２にマッピングすなわち翻訳される。メ
モリ２２は、複数の指令をメモリ２０と同様に記憶する
が、ただし、異なるベース・アドレスＢを基準とするメ
モリ空間Ｂに記憶する。すなわち、メモリ２０中の複数
の指令は、ベース・アドレスＡから指令カウンタ（Ｉ
Ｃ）のオフセット分だけ増加した位置であって、次に実
行すべきレガシ指令に対応する位置に順次記憶される。
指令１、指令２、指令３、……は、メモリ２２中の異な
るベース・アドレスＢを基準としてマッピングされる
が、メモリ２０の場合と同一のＩＣオフセットで格納さ
れる。
レガシ指令をエミュレートするためのソフトウエア・ル
ーチン又はエミュレーション・コードに対する指示ベク
トルに翻訳される。例えば、各レガシ指令は、他のメモ
リ（ＲＯＭ）２２にマッピングすなわち翻訳される。メ
モリ２２は、複数の指令をメモリ２０と同様に記憶する
が、ただし、異なるベース・アドレスＢを基準とするメ
モリ空間Ｂに記憶する。すなわち、メモリ２０中の複数
の指令は、ベース・アドレスＡから指令カウンタ（Ｉ
Ｃ）のオフセット分だけ増加した位置であって、次に実
行すべきレガシ指令に対応する位置に順次記憶される。
指令１、指令２、指令３、……は、メモリ２２中の異な
るベース・アドレスＢを基準としてマッピングされる
が、メモリ２０の場合と同一のＩＣオフセットで格納さ
れる。
【００１１】レガシ指令から翻訳されたメモリ２２中の
指示ベクトルは、レガシ指令をエミュレートするための
ソフトウエア・ルーチンに対するＪＵＭＰ（ジャンプ）
指令又はアドレス・ポインタのいずれかである。例え
ば、指示ベクトルは、エミュレーション・マイクロコー
ド・ルーチンへのオフセット・ポインタ、又は、マイク
ロコード・ルーチンへのポインタを格納しているテーブ
ルへのポインタとすることができる。いずれの場合で
も、これらのベクトルは、レガシ指令ではなくてエミュ
レーション・ソフトウエア又はエミュレーション・マイ
クロコードによって、ベース・アドレス＋ＩＣオフセッ
トの位置から読み出される。
指示ベクトルは、レガシ指令をエミュレートするための
ソフトウエア・ルーチンに対するＪＵＭＰ（ジャンプ）
指令又はアドレス・ポインタのいずれかである。例え
ば、指示ベクトルは、エミュレーション・マイクロコー
ド・ルーチンへのオフセット・ポインタ、又は、マイク
ロコード・ルーチンへのポインタを格納しているテーブ
ルへのポインタとすることができる。いずれの場合で
も、これらのベクトルは、レガシ指令ではなくてエミュ
レーション・ソフトウエア又はエミュレーション・マイ
クロコードによって、ベース・アドレス＋ＩＣオフセッ
トの位置から読み出される。
【００１２】即時データは、メモリ２２中に偽（bogu
s）ベクトルに変換されて記憶され、該ベクトルは、エ
ミュレーション・ソフトウエアによっては使用されな
い。本発明に係るエミュレーション・ソフトウエアは、
メモリ２０からベース・アドレスＡにＩＣオフセットを
加算したアドレスからデータを直接読み出すことによっ
て、メモリ２０のレガシ・コードから直接、即時データ
にアクセスすることができる。
s）ベクトルに変換されて記憶され、該ベクトルは、エ
ミュレーション・ソフトウエアによっては使用されな
い。本発明に係るエミュレーション・ソフトウエアは、
メモリ２０からベース・アドレスＡにＩＣオフセットを
加算したアドレスからデータを直接読み出すことによっ
て、メモリ２０のレガシ・コードから直接、即時データ
にアクセスすることができる。
【００１３】レガシ・マイクロコードを変換する方法と
して、種々の方法を採用することができる。ハードウエ
ア及びソフトウエアのいずれの手法によっても、これら
の指令を変換することができる。図２は、ハードウエア
・デバイス２４により指令の変換を実現した場合の構成
が示されており、該デバイス２４は、例えば、レガシ・
コードを記憶したルックアップ・テーブルを含んだＲＯ
Ｍで構成されており、データ・バスを介してアップグレ
ード・マイクロプロセッサ２６に接続されている。ハー
ドウエア・デバイス２４は、ベース・アドレスＢ＋ＩＣ
オフセットのアドレス指定によりレガシ・コードが要求
される度に、要求された指令に対応するベクトルを提供
する。このようにする代わりに、デコーダを用いて、レ
ガシ・コードに対してアクセス（ベース・アドレスＡ＋
ＩＣオフセット）がなされたときに、非変換のデータを
返送するように構成することもできる。したがって、ア
ップグレード・プロセッサは、フェッチされたベクトル
により関連するエミュレーション・コード・ルーチンを
指示することができ、または、メモリ中の即時データに
直接アクセスすることができる。
して、種々の方法を採用することができる。ハードウエ
ア及びソフトウエアのいずれの手法によっても、これら
の指令を変換することができる。図２は、ハードウエア
・デバイス２４により指令の変換を実現した場合の構成
が示されており、該デバイス２４は、例えば、レガシ・
コードを記憶したルックアップ・テーブルを含んだＲＯ
Ｍで構成されており、データ・バスを介してアップグレ
ード・マイクロプロセッサ２６に接続されている。ハー
ドウエア・デバイス２４は、ベース・アドレスＢ＋ＩＣ
オフセットのアドレス指定によりレガシ・コードが要求
される度に、要求された指令に対応するベクトルを提供
する。このようにする代わりに、デコーダを用いて、レ
ガシ・コードに対してアクセス（ベース・アドレスＡ＋
ＩＣオフセット）がなされたときに、非変換のデータを
返送するように構成することもできる。したがって、ア
ップグレード・プロセッサは、フェッチされたベクトル
により関連するエミュレーション・コード・ルーチンを
指示することができ、または、メモリ中の即時データに
直接アクセスすることができる。
【００１４】本発明の他の実施例においては、レガシ・
エミュレーション・コードは、レガシ・メモリが主メモ
リにロードされたとき又は変更されたときに、ソフトウ
エアにより翻訳される。特に、例えば初期化プログラム
の一部分等のソフトウエア・プログラムが、レガシ・コ
ードをコンピュータ・システムの主メモリ２８（図３）
の例えばメモリ空間Ａにロードするために、使用され
る。この実施例においては、レガシ・マイクロコードを
ロードした後に、指示ベクトル（メモリ２２中の）が、
主メモリ２８の他のメモリ空間Ｂにロードされ、それに
より、アップグレード・プロセッサ中のエミュレーショ
ン・コードにより、メモリ２２中の翻訳されたレガシ指
令の位置又はメモリ２０の翻訳されないレガシ指令の位
置にアクセスすることができる。メモリ２２からの翻訳
されたレガシ指令すなわち指示ベクトルは、エミュレー
ション・コード３０中のそれぞれのソフトウエア・ルー
チンを指定するために使用される。この実施例において
は、メモリ２２、２０を、分離する必要がなく、これら
は、各ベクトルが翻訳されていないレガシ指令に直ちに
追従するように、すなわち該指令を直ちに処理するよう
に、インターリーブされる。
エミュレーション・コードは、レガシ・メモリが主メモ
リにロードされたとき又は変更されたときに、ソフトウ
エアにより翻訳される。特に、例えば初期化プログラム
の一部分等のソフトウエア・プログラムが、レガシ・コ
ードをコンピュータ・システムの主メモリ２８（図３）
の例えばメモリ空間Ａにロードするために、使用され
る。この実施例においては、レガシ・マイクロコードを
ロードした後に、指示ベクトル（メモリ２２中の）が、
主メモリ２８の他のメモリ空間Ｂにロードされ、それに
より、アップグレード・プロセッサ中のエミュレーショ
ン・コードにより、メモリ２２中の翻訳されたレガシ指
令の位置又はメモリ２０の翻訳されないレガシ指令の位
置にアクセスすることができる。メモリ２２からの翻訳
されたレガシ指令すなわち指示ベクトルは、エミュレー
ション・コード３０中のそれぞれのソフトウエア・ルー
チンを指定するために使用される。この実施例において
は、メモリ２２、２０を、分離する必要がなく、これら
は、各ベクトルが翻訳されていないレガシ指令に直ちに
追従するように、すなわち該指令を直ちに処理するよう
に、インターリーブされる。
【００１５】上記したように、レガシ指令をエミュレー
ションする方法及び装置の構成は、システムのスループ
ットを改善するために適用される。とくに、既知の多数
のマイクロプロセッサは、システムのスループットを改
善するために、主メモリよりも高速動作するキャッシュ
・メモリを備えており、主メモリからフェッチされたソ
フトウエアは、該キャッシュ・メモリにコピーされる。
したがって、キャッシュ・メモリに格納された指令は、
主メモリのみに格納された指令よりも高速で処理され
る。キャッシュ・メモリは、通常、高速のスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成さ
れ、主メモリのデータ又は新たに記憶されるデータのコ
ピーを記憶するために、使用される。
ションする方法及び装置の構成は、システムのスループ
ットを改善するために適用される。とくに、既知の多数
のマイクロプロセッサは、システムのスループットを改
善するために、主メモリよりも高速動作するキャッシュ
・メモリを備えており、主メモリからフェッチされたソ
フトウエアは、該キャッシュ・メモリにコピーされる。
したがって、キャッシュ・メモリに格納された指令は、
主メモリのみに格納された指令よりも高速で処理され
る。キャッシュ・メモリは、通常、高速のスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成さ
れ、主メモリのデータ又は新たに記憶されるデータのコ
ピーを記憶するために、使用される。
【００１６】キャッシュ・メモリは、シーケンスの指令
をほとんどのプログラムが実行し、ループにより、プロ
グラムが最近にフェッチされた指令を再度使用するとい
う原則に基づいて、動作する。このような原則は、基準
のローカル性と呼ばれている。したがって、一時に１つ
の指令をフェッチする代わりに、キャッシュ・メモリ・
システムは、高速アクセスのために、推測を働かしてシ
ーケンスの指令のブロックをフェッチし、該指令を格納
する。
をほとんどのプログラムが実行し、ループにより、プロ
グラムが最近にフェッチされた指令を再度使用するとい
う原則に基づいて、動作する。このような原則は、基準
のローカル性と呼ばれている。したがって、一時に１つ
の指令をフェッチする代わりに、キャッシュ・メモリ・
システムは、高速アクセスのために、推測を働かしてシ
ーケンスの指令のブロックをフェッチし、該指令を格納
する。
【００１７】キャッシュ・メモリに格納されるすべての
データは、アドレス・タグとして知られているタグとと
もに格納される。アドレス・タグは、キャッシュ・メモ
リに記憶されたデータの主メモリ中の物理アドレスを示
している。マイクロプロセッサがメモリへのアクセスを
示しているときは常に、キャッシュ・メモリ中のアドレ
ス・タグが最初に検査されて、要求されたデータがすで
にキャッシュ・メモリに格納されているかどうかが判定
される。データがキャッシュ・メモリに既に格納されて
いる場合は、キャッシュ・ヒットとなり、マイクロプロ
セッサが直ちにデータを利用可能となる。要求されたデ
ータがキャッシュ・メモリに格納されていない場合は、
キャッシュ・ミスとなり、要求されたデータを主メモリ
から遅い速度で検索することになる。
データは、アドレス・タグとして知られているタグとと
もに格納される。アドレス・タグは、キャッシュ・メモ
リに記憶されたデータの主メモリ中の物理アドレスを示
している。マイクロプロセッサがメモリへのアクセスを
示しているときは常に、キャッシュ・メモリ中のアドレ
ス・タグが最初に検査されて、要求されたデータがすで
にキャッシュ・メモリに格納されているかどうかが判定
される。データがキャッシュ・メモリに既に格納されて
いる場合は、キャッシュ・ヒットとなり、マイクロプロ
セッサが直ちにデータを利用可能となる。要求されたデ
ータがキャッシュ・メモリに格納されていない場合は、
キャッシュ・ミスとなり、要求されたデータを主メモリ
から遅い速度で検索することになる。
【００１８】図４は、オンチップ・キャッシュ・メモリ
を有するマイクロプロセッサの汎用の構成を表してい
る。既知のシステムにおいては、既知のエミュレーショ
ン・ソフトウエアがレガシ指令をフェッチするよう構成
されている。そして、レガシ指令は、ルックアップ・テ
ーブルによりインタープリートされるよう構成されてい
る。キャッシュ・メモリは、メモリの連続位置にある一
連のデータが要求されるであろうことを前提としてお
り、そのため、ルックアップ・テーブルの使用は、キャ
ッシュ・メモリを備えたシステムにおいては格別有効な
ものではなく、キャッシュ・ミスが生じる可能性が比較
的高い。指示ベクトルを使用することにより、そして、
レガシ・コードのローカル性及びそれに対応する指示ベ
クトルにより、キャッシュ・ミスが生じる可能性は著し
く低減され、システム全体のスループットが向上する。
図４の本発明のメモリ・システムに示されているよう
に、該システムに具備されるアップグレード・マイクロ
プロセッサ２６は、２つのオンチップ・キャッシュ・メ
モリを有している。一方のキャッシュ・メモリ３２はデ
ータ格納用のデータ・キャッシュであり、他方のキャッ
シュ・メモリ３４は指令格納用の指令キャッシュであ
る。指令キャッシュ３４は、エミュレーション・コード
を格納するために使用される。データ・キャッシュ３２
は、レガシ・コード、指示ベクトル及びデータを格納す
るために使用される。
を有するマイクロプロセッサの汎用の構成を表してい
る。既知のシステムにおいては、既知のエミュレーショ
ン・ソフトウエアがレガシ指令をフェッチするよう構成
されている。そして、レガシ指令は、ルックアップ・テ
ーブルによりインタープリートされるよう構成されてい
る。キャッシュ・メモリは、メモリの連続位置にある一
連のデータが要求されるであろうことを前提としてお
り、そのため、ルックアップ・テーブルの使用は、キャ
ッシュ・メモリを備えたシステムにおいては格別有効な
ものではなく、キャッシュ・ミスが生じる可能性が比較
的高い。指示ベクトルを使用することにより、そして、
レガシ・コードのローカル性及びそれに対応する指示ベ
クトルにより、キャッシュ・ミスが生じる可能性は著し
く低減され、システム全体のスループットが向上する。
図４の本発明のメモリ・システムに示されているよう
に、該システムに具備されるアップグレード・マイクロ
プロセッサ２６は、２つのオンチップ・キャッシュ・メ
モリを有している。一方のキャッシュ・メモリ３２はデ
ータ格納用のデータ・キャッシュであり、他方のキャッ
シュ・メモリ３４は指令格納用の指令キャッシュであ
る。指令キャッシュ３４は、エミュレーション・コード
を格納するために使用される。データ・キャッシュ３２
は、レガシ・コード、指示ベクトル及びデータを格納す
るために使用される。
【００１９】動作においては、１つのキャッシュ・ミス
につき８つのベクトルが１グループとして主メモリから
フェッチされ、該ベクトルがキャッシュ・ラインの再充
填(refill)動作の一部分として、データ・キャッシュ３
２に格納される。レガシ指令は一般にシーケンシャルに
実行されるので、指令ベクトルに関する後続の７つの要
求はデータ・キャッシュ３０中に存在することになる。
次に実行すべきレガシ指令が非シーケンシャルではある
が実行すべき最後の１０００の指令中のものである（す
なわち、ローカル・ループのもの）場合、ベクトルがデ
ータ・キャッシュ３０内に存在する可能性が高い。本発
明は、キャッシュ・ミスの可能性を低減し、これにより
システムのスループットを向上させることができる。
につき８つのベクトルが１グループとして主メモリから
フェッチされ、該ベクトルがキャッシュ・ラインの再充
填(refill)動作の一部分として、データ・キャッシュ３
２に格納される。レガシ指令は一般にシーケンシャルに
実行されるので、指令ベクトルに関する後続の７つの要
求はデータ・キャッシュ３０中に存在することになる。
次に実行すべきレガシ指令が非シーケンシャルではある
が実行すべき最後の１０００の指令中のものである（す
なわち、ローカル・ループのもの）場合、ベクトルがデ
ータ・キャッシュ３０内に存在する可能性が高い。本発
明は、キャッシュ・ミスの可能性を低減し、これにより
システムのスループットを向上させることができる。
【００２０】本発明の変更及び変形が可能であること
は、明らかであろう。従って、本発明の範囲は、上記し
た実施例の説明に限定されずに、特許請求の範囲の記載
によってのみ規定されるものであることは、明らかであ
ろう。
は、明らかであろう。従って、本発明の範囲は、上記し
た実施例の説明に限定されずに、特許請求の範囲の記載
によってのみ規定されるものであることは、明らかであ
ろう。
【図１】本発明に係る、レガシ指令の変換を示すブロッ
ク図である。
ク図である。
【図２】ハードウエアによりベクトル変換が実行されて
レガシ指令を翻訳するための、本発明の一実施例を示す
ブロック図である。
レガシ指令を翻訳するための、本発明の一実施例を示す
ブロック図である。
【図３】レガシ指令の主メモリへのマッピングを示すブ
ロック図である。
ロック図である。
【図４】キャッシュ・メモリを備えたアップグレード・
マイクロプロセッサのブロック図であり、本発明に係る
キャッシュ・システムの動作を説明するための図であ
る。
マイクロプロセッサのブロック図であり、本発明に係る
キャッシュ・システムの動作を説明するための図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・ディー・ウォード アメリカ合衆国オハイオ州45005，フラ ンクリン，ノウルブルック・ドライブ 3590 (72)発明者 ティモシー・アール・ホウリグ アメリカ合衆国オハイオ州45431，ビー ヴァークリーク，アプリコット・ドライ ブ 2413 (56)参考文献 特開 昭61−33546（ＪＰ，Ａ) 特開 昭62−120542（ＪＰ，Ａ) 特開 昭54−129846（ＪＰ，Ａ) 特開 平９−26876（ＪＰ，Ａ) 特開 平８−297572（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/30 - 9/355
Claims (5)
- 【請求項１】 旧式のレガシ指令をエミュレートするエ
ミュレーション装置において、 多数のレガシ指令をエミュレートするためのソフトウエ
ア・ルーチンであって、ベクトルによってアドレスが識
別されるソフトウエア・ルーチンを具備しているエミュ
レーション手段と、 レガシ指令をソフトウエア・ルーチンに対する指示ベク
トルに変換する変換手段と、 レガシ指令に対する要求に応答して、指示ベクトルをフ
ェッチするフェッチ手段とを備えていることを特徴とす
るエミュレーション装置。 - 【請求項２】 請求項1記載のエミュレーション装置に
おいて、変換手段は、ハードウエアにより実現されてい
ることを特徴とするエミュレーション装置。 - 【請求項３】 請求項２記載のエミュレーション装置に
おいて、変換手段は、アップグレードされたマイクロプ
ロセッサとレガシ指令用のメモリ手段との間に接続され
たハードウエア装置を含んでいることを特徴とするエミ
ュレーション装置。 - 【請求項４】 請求項1記載のエミュレーション装置に
おいて、変換手段は、ソフトウエアにより実現されてい
ることを特徴とするエミュレーション装置。 - 【請求項５】 コンパチブルではない複数の指令からな
る指令セットを有するマイクロプロセッサにより、旧式
のレガシ指令をエミュレートする方法において、レガシ
指令をエミュレートするためのエミュレーション・ソフ
トウエア・ルーチンを記憶するステップと、 レガシ指令をエミュレーション・ソフトウエア・ルーチ
ン用の指示ベクトルに変換するステップと、 レガシ指令に対する要求に応答して、指示ベクトルをフ
ェッチするステップとからなることを特徴とするエミュ
レーション方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/002,960 US6041402A (en) | 1998-01-05 | 1998-01-05 | Direct vectored legacy instruction set emulation |
| US002960 | 1998-01-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265286A JPH11265286A (ja) | 1999-09-28 |
| JP2990195B2 true JP2990195B2 (ja) | 1999-12-13 |
Family
ID=21703391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11000500A Expired - Lifetime JP2990195B2 (ja) | 1998-01-05 | 1999-01-05 | レガシ指令のエミュレ―ション装置及び方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6041402A (ja) |
| EP (1) | EP0927929B1 (ja) |
| JP (1) | JP2990195B2 (ja) |
| AU (1) | AU708160B1 (ja) |
| CA (1) | CA2256831C (ja) |
| DE (1) | DE69839113T2 (ja) |
| RU (1) | RU2233004C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085775B2 (en) * | 1997-04-09 | 2006-08-01 | Sidewinder Holdings Ltd. | Database method and system for conducting integrated dispatching |
| US6272453B1 (en) * | 1998-01-05 | 2001-08-07 | Trw Inc. | Concurrent legacy and native code execution techniques |
| US6243668B1 (en) * | 1998-08-07 | 2001-06-05 | Hewlett-Packard Company | Instruction set interpreter which uses a register stack to efficiently map an application register state |
| US6357003B1 (en) * | 1998-10-21 | 2002-03-12 | Silicon Graphics, Inc. | Advanced firmware boot sequence x86 computer system that maintains legacy hardware and software compatibility |
| GB2348305A (en) * | 1999-03-24 | 2000-09-27 | Int Computers Ltd | Instruction execution mechanism |
| AU2001268406A1 (en) * | 2000-07-31 | 2002-02-13 | Caterpillar Inc. | Methods and apparatus for emulating software |
| US20030093649A1 (en) * | 2001-11-14 | 2003-05-15 | Ronald Hilton | Flexible caching of translated code under emulation |
| US7171546B2 (en) * | 2002-05-23 | 2007-01-30 | Adams Phillip M | CPU life-extension apparatus and method |
| US7219337B2 (en) * | 2003-03-06 | 2007-05-15 | Northrop Grumman Corporation | Direct instructions rendering emulation computer technique |
| US8423976B2 (en) | 2003-03-13 | 2013-04-16 | Northrop Grumman Corporation | Extreme pipeline and optimized reordering technology |
| US8612729B2 (en) | 2007-12-17 | 2013-12-17 | Advanced Micro Devices, Inc. | Known good code for on-chip device management |
| US7831813B2 (en) * | 2007-12-17 | 2010-11-09 | Globalfoundries Inc. | Uses of known good code for implementing processor architectural modifications |
| US9280347B2 (en) * | 2012-03-15 | 2016-03-08 | International Business Machines Corporation | Transforming non-contiguous instruction specifiers to contiguous instruction specifiers |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430862A (en) * | 1990-06-29 | 1995-07-04 | Bull Hn Information Systems Inc. | Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution |
| GB9314460D0 (en) * | 1993-07-13 | 1993-08-25 | Int Computers Ltd | Computer systems integration |
| US5408622A (en) * | 1993-09-23 | 1995-04-18 | Apple Computer, Inc. | Apparatus and method for emulation routine control transfer via host jump instruction creation and insertion |
| US5586270A (en) * | 1993-09-30 | 1996-12-17 | Intel Corporation | Method and apparatus for upgrading a central processing unit and existing memory structure in a computer system |
| US5481684A (en) * | 1994-01-11 | 1996-01-02 | Exponential Technology, Inc. | Emulating operating system calls in an alternate instruction set using a modified code segment descriptor |
| US5632028A (en) * | 1995-03-03 | 1997-05-20 | Hal Computer Systems, Inc. | Hardware support for fast software emulation of unimplemented instructions |
| US5619665A (en) * | 1995-04-13 | 1997-04-08 | Intrnational Business Machines Corporation | Method and apparatus for the transparent emulation of an existing instruction-set architecture by an arbitrary underlying instruction-set architecture |
| US5748912A (en) * | 1995-06-13 | 1998-05-05 | Advanced Micro Devices, Inc. | User-removable central processing unit card for an electrical device |
| US5742802A (en) * | 1996-02-16 | 1998-04-21 | International Business Machines Corporation | Method and system for efficiently mapping guest instruction in an emulation assist unit |
| US5828897A (en) * | 1996-12-19 | 1998-10-27 | Raytheon Company | Hybrid processor and method for executing incrementally upgraded software |
| US6142682A (en) * | 1997-06-13 | 2000-11-07 | Telefonaktiebolaget Lm Ericsson | Simulation of computer processor |
-
1998
- 1998-01-05 US US09/002,960 patent/US6041402A/en not_active Expired - Lifetime
- 1998-12-16 DE DE69839113T patent/DE69839113T2/de not_active Expired - Lifetime
- 1998-12-16 EP EP98124201A patent/EP0927929B1/en not_active Expired - Lifetime
- 1998-12-17 AU AU97154/98A patent/AU708160B1/en not_active Expired
- 1998-12-18 RU RU98123503/09A patent/RU2233004C2/ru active
- 1998-12-18 CA CA002256831A patent/CA2256831C/en not_active Expired - Lifetime
-
1999
- 1999-01-05 JP JP11000500A patent/JP2990195B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0927929A3 (en) | 2000-05-03 |
| DE69839113T2 (de) | 2009-02-05 |
| JPH11265286A (ja) | 1999-09-28 |
| EP0927929A2 (en) | 1999-07-07 |
| CA2256831C (en) | 2002-01-29 |
| US6041402A (en) | 2000-03-21 |
| AU708160B1 (en) | 1999-07-29 |
| CA2256831A1 (en) | 1999-07-05 |
| EP0927929B1 (en) | 2008-02-13 |
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| DE69839113D1 (de) | 2008-03-27 |
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