JPH07210381A

JPH07210381A - プロセッサ及びコンピュータ・システム

Info

Publication number: JPH07210381A
Application number: JP6337563A
Authority: JP
Inventors: Kamla P Huck; カムラ・ピイ・ハック; Scott D Rodgers; スコット・ディ・ロジャース; Andrew F Glew; アンドリュー・エフ・グルー
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1994-01-04
Filing date: 1994-12-28
Publication date: 1995-08-11
Also published as: CZ1695A3; SK995A3; US5590297A; SG52278A1; GB2285323B; GB9425324D0; SK284085B6; US5749084A; HU9403847D0; GB2285323A; HUH3807A

Abstract

(57)【要約】【目的】ＡＧＵ設計に、プログラム順序に拘束されな
い処理と先行予測処理を組み込むこと。【構成】演算機能を実行するために前記バスに接続し
た実行ユニットと、アクセス対象のエントリを特定する
ためのフェッチ・ユニット、メモリー内の記憶場所から
エントリにアクセスするための発行ユニットと、前記エ
ントリに対応したアドレスを生成するためのアドレス生
成ユニットと、を有することを特徴とするプロセッサ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサの分
野に関係するものである。より具体的に言えば、本発明
はマイクロプロセッサ内のアドレス生成ユニットに関係
するものである。

【０００２】

【従来の技術】コンピュータ・システムは、一般に、中
央処理装置（ＣＰＵ）、メモリー、入出力インタフェー
ス（Ｉ／Ｏ）という３つの基本的なブロックに分類する
ことができる。これらのブロックは１つ又は複数のバス
で相互に接続される。通常は、キーボード、マウス、デ
ィスク・ドライブなどの入力装置を使用して、データと
コンピュータ・プログラムの両方もしくはそのどちらか
一方をコンピュータのＩ／Ｏ装置を経由してコンピュー
タ・システムに入力する。コンピュータ・プログラム
は、データの処理方法をコンピュータ・システムに指示
するものである。このような命令とデータは、通常、メ
モリーに格納されている。ＣＰＵは、メモリーに格納さ
れているデータを取り出して、命令に従ってデータを処
理する装置である。処理結果は、メモリーに戻すことも
できるし、Ｉ／Ｏインタフェースを経由して、プリン
タ、ビデオ・モニター、スピーカなどに出力することも
できる。たとえば、ユーザーは、キーボードから文字を
タイプすることによって、文字を入力することができ
る。文書処理用のソフトウェア・プログラムを使用すれ
ば、ドキュメントの書式を整えたり、スペルをチェック
したり、切り貼りをしたりすることができる。ドキュメ
ントは、通常、原稿の作成中、コンピュータ画面に表示
されている。完成した原稿は、プリントアウトすること
もできるし、後で検索するために電子的な形でディスク
・ドライブに保存しておくこともできる。

【０００３】コンピュータ・プログラムがメモリーに格
納されている値を変更している時には、そのプログラム
が「ストア」動作を実行している。コンピュータがメモ
リーから命令やデータを取出している時には、コンピュ
ータが「ロード」動作を実行している。このようなロー
ドやストアという動作を実行するためには、メモリー内
の格納場所を示すアドレスが必要になる。ストア動作で
は、アドレスは、データを格納するのに利用できるメモ
リー内の場所を示す。ロード動作では、アドレスは、必
要な命令やデータが格納されているメモリー内の場所を
示す。

【０００４】通常、現代のコンピュータ・システムで
は、さまざまな抽象度に応じて、アドレス指定方式にも
さまざまな方式がある。たとえば、インテルｘ８６ア
ーキテクチャには、論理アドレス、リニアアドレス、及
び物理アドレスがある。論理アドレスは、アセンブリ言
語又は機械コード・プログラムで指定されるものであ
り、セレクタとオフセットで構成されている。オフセッ
トは、ベース、スケール付きインデックス、及び変位の
３つの要素を加算することによって、形成する。したが
って、論理アドレス空間はセグメントに分割されてい
る。

【０００５】論理アドレス（セグメントとオフセットで
構成されている）は、セグメントセレクタに対応したセ
グメント・ベースを加算してリニアアドレスを得ること
によって、フラットなリニアアドレスに変形される。

【０００６】論理アドレス空間とリニアアドレス空間
は、両方ともシステム内の物理メモリーの量を超えて拡
大することができる。仮想メモリーと呼ばれる技法を使
用すれば、リニアアドレスを物理アドレスへ変換するこ
とができる。物理アドレスは量的に限定されている物理
メモリーをアドレスするのに使用される。物理メモリー
は量に制限があるが、ハード・ディスク・ドライブのよ
うな補助記憶装置を使えば拡張することができる。

【０００７】前述したように、論理アドレスはセグメン
トとオフセットの組で構成されており、通常、オフセッ
トは、以下に示す公式で自分自身を計算して求められ
る。ベース・レジスタ＋インデックス・レジスタ * スケール＋直値（immediate）上記の式からリニアアドレスは次のように計算される。セグメント・ベース＋ベース・レジスタ＋インデックス・レジスタ * スケール＋直値このような式と符号化方法は、命令ストリーム内でアド
レスを示すのに使用されており、「アドレス指定モー
ド」と呼ばれている。

【０００８】アドレス指定モードが考案されたのにはい
くつかの理由がある。最初の理由は、アドレス指定モー
ドを使用すれば、プログラムの規模を小さくする（アド
レス・サイズを小さくする）ことができるということで
ある。たとえば、３２ビットの複数ビット論理オフセッ
ト定数を命令に書き込まなくても、より小さな１バイト
でレジスタの指定が可能になる（ただし、これは必ずし
もそうなるとは限らないことに注意）。２番目の理由
は、アドレス指定モードを使用すれば、データを格納し
ているアドレスが事前に分からなくてもプログラムやサ
ブルーチンを作成することができるということである。
入力からアドレスを計算してレジスタに格納することが
できる。３番目の理由は、アドレス指定モードを使用す
れば、繰り返し出てくる計算がある場合に、それぞれ別
々の命令を作成しなくても、メモリー参照命令として記
述することができるということである。

【０００９】ベース・レジスタは、通常、コンパイラが
局所変数又は配列の先頭を指示するのに使用される。さ
らに、インデックス・レジスタは、配列の要素又は文字
列にアクセスするのに使用される。さらに、インデック
ス・レジスタの値にスケール係数（１、２、４、８な
ど）を乗算することができる。これは、配列や類似の構
造体にアクセスするのに役立つ。このようにして、最後
に、変位を加算すると、最終的な有効アドレスが計算さ
れる。

【００１０】メモリーは、１つ又は複数の可変長セグメ
ントに分割することができる。セグメントは、ディスク
にスワップしたり、プログラム間で共用したりすること
ができる。メモリーも１つ又は複数の「ページ」に編成
することができる。セグメンテーションとページングは
お互いに相補的な関係にある。セグメンテーションは、
アプリケーション・プログラマがメモリーを論理モジュ
ールに編成するのに役立つ。一方、ページングは、シス
テム・プログラマがシステムの物理メモリーを管理する
のに役立つ。通常は、セグメンテーション・ユニットを
使って、論理アドレス空間を３２ビットのリニアアドレ
ス空間に変換する。次に、ページング・ユニットを使っ
て、このリニアアドレス空間を物理アドレス空間に変換
する。マイクロプロセッサ・チップのアドレス・ピンに
現れるのがこの物理アドレスである。

【００１１】

【本発明が解決しようとする課題】アドレス計算を実行
するためにアドレス生成ユニット（ＡＧＵ）を使用して
いるＣＰＵが多い。ＡＧＵは、すべてのセグメント動作
の処理、及びすべての制御レジスタ／テストレジスタに
対するアクセスの制御を担当している。従来は、比較的
小さな幅（たとえば、１６ビット）のセグメントを処理
するのに採用されていた。しかし、マイクロプロセッサ
技術の進歩によりセグメントの幅は拡大の一途を辿って
いる。最初は、インテル（商標）８０８６アーキテクチ
ャで、記述子を構築するのにセグメントセレクタが使用
されていた。次に、インテル（商標）２８６アーキテク
チャで１６ビットのプロテクト・モードが登場し、セレ
クタを使って４８ビットの記述子としてメモリーにアク
セスした。最後に、インテル（商標）３８６アーキテク
チャで３２ビットのプロテクト・モードが登場し、セレ
クタを使って６４ビットの記述子としてメモリーにアク
セスした。旧ソフトウェアとの下位互換を維持するため
に、このような追加のビットはオペレーティング・シス
テムが別の場所に書き込んでいた。しかし、このように
連続していないセグメントをハードウェアで処理するこ
とは困難であるという問題があった。

【００１２】もう一つの問題としては、従来技術である
ＡＧＵ設計には、セグメント幅が増えるに伴い対応した
バスの幅も広くしなければならないという問題がある。
しかし、バス幅を増やせば、高価であるし、シリコン領
域（ダイのサイズ）を大量に消費することになる。ダイ
のサイズを大きくするということは、一定のウェハから
作成するダイの数が少なくなることを意味する。その結
果、生産コストが高くなる。

【００１３】さらに、従来の技術であるＡＧＵ設計には
スピードが遅いという問題もある。アドレスを生成する
処理が遅くなる要因の一つには２つの異なる記述子テー
ブルを使用していることが挙げられる。一つのセレクタ
で２つの記述子テーブルの１つに対するオフセットを与
えているのである。したがって、従来のＡＧＵでは、最
初にセレクタを読み込んで、どちらのテーブルにアクセ
スするのかを決定してから、テーブルから記述子値を実
際に読み出すのである。このような方法ではスピードも
遅いし、手続きも複雑になる。

【００１４】さらに、次世代のマイクロプロセッサに
は、「プログラム順序に拘束されない」処理が組み込ま
れようとしている。言い換えると、命令は、必ずしもソ
ース・プログラムに記述された順序で実行する必要がな
いのである。ソース・コードも先行して処理されてい
る。このような先行予測処理は、プログラムの進行経路
を推測し、その経路に沿って実行するための技術であ
る。これは、予測に誤りがあれば訂正する方法があるこ
とを暗示している。

【００１５】したがって、従来のＡＧＵ設計に、プログ
ラム順序に拘束されない処理と先行予測処理を組み込む
必要がある。このようなＡＧＵに下位互換があれば、な
お一層望ましい。このようなＡＧＵが効率を犠牲にしな
いで、幅が限定されているバスを活用し、しかも高速で
柔軟であれば、なお望ましいのである。

【００１６】

【課題を解決するための手段】本発明は、コンピュータ
・システム内のマイクロプロセッサを構成するアドレス
生成ユニット（ＡＧＵ）に関するものである。ＡＧＵの
機能の１つは、メモリーに格納されている１つのエント
リに対応するアドレスを生成することである。従来のマ
イクロプロセッサ・アーキテクチャ用に作成されたコン
ピュータ・プログラムとの下位互換性を維持するため
に、アドレスの計算とチェックに使用するベース、リミ
ット、及びセグメント権限値を格納しているセグメント
記述子の一部を別のセクションに格納していた。この方
式は、処理が複雑になるので、ベースとリミットを構成
する部分を再配置して、ベース、リミット、権限値が連
続するようにセグメントを形成する。このようにして、
連続したベース、リミット、権限、及びセレクタビット
をレジスタ・ファイルに格納する。ベースとリミットの
コピーは、制御レジスタに格納し、他のユニットに同時
に配布する。さらに、リセット可能なヌル・ビットを別
のレジスタに格納して、セグメントセレクタがヌルであ
るかどうかを示すようにする。さらに、ＡＧＵに機能を
追加して、レジスタ・ファイルの特定のフィールドを選
択し、そのフィールドに対して読み／書き動作を実行で
きるようにする。

【００１７】ＡＧＵは、２つの異なる記述子テーブル
（ローカル記述子テーブルとグローバル記述子テーブ
ル）からセグメント・ロードをディスパッチすることが
できる。次に、ＡＧＵは、この２つのセグメント・ロー
ドの内でディスパッチされなかったものを判定し、その
ロードを取り消す。さらに、ＡＧＵは、一時レジスタに
記述子データをロードすることができる。ＡＧＵは、こ
の記述子データをチェックしてから、アーキテクチャで
定義されたレジスタにそのデータをロードする。

【００１８】

【実施例】本発明の代表的な実施例を示す。図中の同一
要素は同じ参照番号で示す。

【００１９】アドレス生成ユニットについて詳しく説明
する。以下の説明では、正確を期するために、レジス
タ、モード、違反、障害などの用語について詳細に規定
することによって、本発明について完全に理解できるよ
うにする。しかし、当業者にとっては、このような詳細
な定義がなくても本発明を実現することができることは
明白である。さらに、公知の構造や装置については、本
発明の曖昧性を避けるためにブロック図で示することに
する。

【００２０】図１では、本発明の推奨実施例を実現する
コンピュータ・システムを番号１００で示している。コ
ンピュータ・システム１００には、情報をやり取りする
ためのバスなどの通信手段１０１、及び、このバス１０
１に接続されている、情報を処理するための処理手段１
０２が含まれる。プロセッサ１０２は、マイクロプロセ
ッサ（これだけに限定されない）などが含まれる。シス
テム１００には、ランダム・アクセス・メモリー（ＲＡ
Ｍ）などの動的記憶装置１０４（メインメモリーと呼
ぶ）が含まれており、これはバス１０１に接続されてお
り、プロセッサ１０２で実行される命令と情報がここに
格納される。メインメモリー１０４には、プロセッサ１
０２が命令を実行しているときに一時変数やその他の中
間情報を格納するのにも使用される。コンピュータ・シ
ステム１００には、さらに、読み出し専用メモリー（Ｒ
ＯＭ）などの静的記憶装置１０６が含まれており、これ
もバス１０１と接続されており、プロセッサ１０２で使
用する静的な情報や命令が格納される。さらに、システ
ム１００には、磁気ディスクや光学ディスク及びそれに
対応しているディスク・ドライブのようなデータ記憶装
置１０７が含まれる。データ記憶装置１０７は、バス１
０１に接続されており、情報や命令を格納している。

【００２１】コンピュータ・システム１００は、バス１
０１を経由して、陰極線管（ＣＲＴ）や液晶ディスプレ
イ（ＬＣＤ）のような表示装置１２１に接続して、情報
をコンピュータ・ユーザに表示することができる。英数
字などのキーをはじめとする英数字入力装置１２２をバ
ス１０１に接続すれば、プロセッサ１０２との間で情報
のやり取りやコマンドの選択をすることができる。さら
に、ユーザー入力装置として、マウス、トラックボー
ル、カーソル方向キーなどのカーソル制御装置１２３を
バス１０１に接続すれば、プロセッサ１０２との間でカ
ーソルの方向やコマンド選択に関する情報をやり取りし
たり、表示装置１２１上のカーソル動作を制御すること
ができる。さらに、ハードコピー装置１２４をバス１０
１に接続すれば、紙やフィルムなどの媒体に命令やデー
タなどの情報をプリントすることができる。さらに、ス
ピーカやマイクロフォンのような音声記録再生装置１２
５をバス１０１に接続すれば、コンピュータ・システム
１００とのインタフェースをとることができる。なお、
システム１００及び関連したハードウェアの構成要素は
一部でも全部でも推奨実施例で使用することができる
が、ユーザーの要求に合わせてシステムを任意に構成す
ることが望ましい。

【００２２】次に、ブロック図、図２を参照しながら、
本発明の機能を組み込んでいる代表的なプロセッサ１０
２について説明する。この代表的なプロセッサ１０２
は、実行ユニット２０１、バス・コントローラ２０２、
データ・キャッシュ・コントローラ２０３、データ・キ
ャッシュ２０４、リタイア・ロジック２０７、命令フェ
ッチ発行ユニット２０５、及びユニット２０５に内蔵さ
れている命令キャッシュ２０６で構成されている。図に
示したように、要素２０１−２０６は相互に接続されて
いる。これらの要素は、お互いに協力しながら、パイプ
ライン方式で命令のフェッチ、発行、実行、及び実行結
果の保存を実行する。

【００２３】命令のフェッチ発行ユニット２０５は、外
部のシステム・バスとバス・コントローラ２０２を経由
して外部メモリーから命令をフェッチする。バス・コン
トローラ２０２は、プロセッサ１０２と外部の構成要素
間でデータの転送を管理する。さらに、コントローラ２
０２は、キャッシュとの一貫したデータ転送も管理す
る。命令フェッチ発行ユニット２０５は、実行ユニット
２０１へ一定の順序に従って命令を発行する。実行ユニ
ット２０１の基本的な仕事は、加算、減算、論理ＡＮＤ
演算、及び整数の乗算である。これらの命令の中には、
先行してフェッチされて発行されるものもある。実行ユ
ニット２０１は、整数命令や浮動小数点命令を保持し、
直前の命令の実行結果の依存するオペランドが解決する
と、その命令を実行する。この種の命令には、先行して
フェッチされ発行されている整数命令や浮動小数点命令
が含まれる。同様なやり方で、実行ユニット２０１は、
命令の実行結果を保持しておいて、リタイア・ロジック
へ転送する。リタイア・ロジック２０７は、元のソース
・コードで指定されていた永続的なアーキテクチャの状
態にかかわらず、命令の状態を確定する。データ・キャ
ッシュ・コントローラ２０３は、データ・キャッシュ２
０４との間のデータのアクセスを制御する。データ・キ
ャッシュ２０４は、高速、小型の、ハードウェアが管理
するスクラッチパド・メモリーであり、ロードやストア
では、メインメモリーにアクセスするより短いクロック
・サイクルでアクセスできる。データ・キャッシュ・コ
ントローラ２０３及びデータ・キャッシュ２０４は、ロ
ード命令には即座に応答し、必要に応じてデータを転送
する。一方、ストア命令の場合は、リタイア・ロジック
が命令の状態が確定したことを示すまでそのままの状態
になっている。言い換えると、命令は、必ずしも発行さ
れた順序で実行／転送されるわけではない。さらに、先
行して実行／転送される命令もある。いずれにしても、
整数命令、浮動小数点命令、及びロード命令の実行結果
は、バッファに一時格納されてから、順番にリタイア又
はコミットされる。一方、バッファに入れられたストア
命令の場合は、順番にリタイア又はコミットされてか
ら、「バックグラウンド」で実行されるので、メモリー
・システムには都合がよい。先行して、整数命令、浮動
小数点命令、及びロード命令を実行した場合、予測した
分岐が発生しなかったときには、実行結果及びバッファ
ーに入れられたストア命令は破棄される。

【００２４】命令フェッチ発行ユニット２０５は、多く
のコンピュータ・システムに見られるさまざまな命令フ
ェッチ発行要素を代表している。この構成要素と機能に
ついては公知に属することなので、ここでは説明を省略
する。本発明の実施例では、命令フェッチ発行ユニット
２０５には、命令キャッシュ２０６を内蔵することが望
ましい。命令キャッシュ２０６は、実行する命令を保持
しておく高速のローカル・メモリーである。プログラム
がアクセスしようとした命令がキャッシュにないかある
いは削除されていた場合は、ハードウェアが別のキャッ
シュ又はメモリー・ダウンストリームから必要な命令を
フェッチするまで、プロセッサは待たなければならな
い。プログラムの性能を最大化するために次にアクセス
すべき命令キャッシュのエントリを判定することが命令
フェッチ発行ユニット２０５の仕事になる。本発明の実
施例では、命令キャッシュ２０６とデータ・キャッシュ
２０４がメモリー階層の中に存在していることが望まし
い。この階層構造は、小型であるが極めて高速のＬ１キ
ャッシュで構成する。Ｌ１キャッシュに対するアクセス
に失敗した場合は、それより大きいが速度の遅いＬ２キ
ャッシュにアクセスすることになる。そこでも必要なデ
ータがなかった場合は、Ｌ３キャッシュにアクセスする
か、あるいはＬ３キャッシュがなかった場合はメインメ
モリーへアクセスすることになる。データ・キャッシュ
・コントローラ２０３はページ障害の処理に使用され
る。さらに、連続したメモリー位置から命令をフェッチ
しなければならないという条件はない。言い換えると、
フェッチする命令が２つのキャッシュにまたがって格納
されていても構わない。しかし、本発明は、命令キャッ
シュの有無にかかわらず実施することができるし、命令
キャッシュとデータ・キャッシュを組み合わせて実施す
ることもできる。命令キャッシュを実装する場合は、ペ
ージ障害を専用のページ障害ハンドラで処理し、命令を
連続したメモリー位置からフェッチするようにすること
ができる。

【００２５】本発明の実施例では、アドレス計算の実
行、すべてのセグメント動作の処理、及びすべての制御
／テスト・レジスタへのアクセスをＡＧＵの仕事にする
ことが望ましい。ＡＧＵには１つ又は複数のアドレス計
算ブロックがあり、リニアアドレスと実効アドレスの計
算、さらに、セグメント・リミット違反、整列障害、及
びアクセス時間保護のチェックを実行する。ＡＧＵに
は、セグメント・ブロックがあり、セグメント・レジス
タ・ファイルの保持及びすべてのセグメント・レジスタ
・ロードの処理を実行し、さらに、セグメント・レジス
タ・ロードに対する保護の有無をチェックする。

【００２６】メモリー動作に対してリミット違反やアク
セス時間保護のチェックで問題が発生しなかった場合
は、アドレスがＡＧＵからメモリー・サブシステムへ送
られ、アクセスが実行され、その機能が完了する。その
動作でＡＧＵが障害を検出した場合は、ＡＧＵは障害ス
テータスをリタイア・ロジック２０７に返送し、メモリ
ー・サブシステムの動作を取り消す。セグメント・ロー
ド動作（セグメント・レジスタ・データをロードする処
理）でＡＧＵが障害を検出した場合は、ＡＧＵは障害ス
テータスをリタイア・ロジック２０７に返送する。その
動作でさらにマイクロコードの助けが必要になる場合
は、ＡＧＵがベクタを起動して動作の助けを求める。そ
れ以外の場合、動作は成功裏に完了する。詳細は、U.S
Patent No. ________ 米国特許＿＿＿＿＿号、発明の名
称"Method and Apparatus for loading a Segment Regi
ster in a Microprocessor Capable of Operating In M
ultiple Modes"「多重モードで動作が可能なマイクロプ
ロセッサにセグメント・レジスタをロードする方法と装
置」に記載されており、本発明の継承人に与えられる。

【００２７】アドレスを生成するために、ＡＧＵは、ベ
ース・アドレス、インデックス（スケールされてから加
算される）、及び変位（セグメント・ベースと加算され
てリニアアドレスが生成される）の形でデータを受け取
る。まだ実行されていないマイクロ命令は、予約ステー
ションという名前の小さなバッファーに保持しておき、
データ依存関係と資源の可用性に従ってディスパッチす
る。制御情報と命令コード（ｏｐｃｏｄｅ）情報をＡＧ
Ｕに送るのが予約ステーションの仕事である。一定の実
行モードで、一連のセグメント・レジスタを使用してメ
モリーのアドレス指定を制御する。これらのセグメント
・レジスタには、マイクロコード・シーケンスを経由し
てメモリーからセグメント記述子が明示的にロードされ
る。特定のセグメント・レジスタを使用しているすべて
のメモリー・アクセスは、関連しているセグメント・ベ
ース・アドレスに暗黙に関連付けられる。メモリーの各
セグメントごとにリミットがある。メモリー参照がある
たびにセグメント・レジスタにある権限に基づいて読み
出し／書き込み権があるかどうかがチェックされる。

【００２８】本発明の実施例では、セグメント記述子
は、マイクロプロセッサのアーキテクチャが幾世代にも
わたって維持できる形式で格納することが望ましい。こ
の形式を使って、旧アーキテクチャで作成されたソフト
ウェアと下位互換性を維持する。その結果、メモリーに
格納されるこの形式は、ＡＧＵのセグメント・レジスタ
・ファイルに記述子を格納するには複雑になりすぎる。

【００２９】図３に、下位３２ビットの値３０２及び上
位３２ビットの値３０１で構成される記述子示す。この
記述子にはフィールドが混在している。たとえば、値３
０１のビット０−７には、ベースのビット１６から２３
［２３：１６］が格納されている。ビット８−１５には
アクセス権（ＡＲ）が格納されている。値３０１のビッ
ト１６−１９にはリミットのビット［１９−１６］が格
納されている。ビット２０−２３には、細分度（Ｇ）と
データ・サイズ（Ｄ）が格納されている。値３０１のビ
ット２４−３１には、ベースのビット［３１：２４］が
格納されている。値３０２には、リミットのビット［１
５：０］及びベースのビット［１５：０］が格納されて
いる。

【００３０】本発明では、セグメント記述子をロードし
たときに、フィールドが連続するように工夫している。
特に、値３０２のビット０−１５及び値３０１のビット
１６−１９は、スクランブルしないで、非スクランブル
化のコード／データ・セグメント記述子３０３のビット
０−１９になる。同様に、値３０１のビット０−７及び
ビット２４−３１は、値３０２のビット１６−３１とス
クランブルしないで合成して、セグメント３０３のビッ
ト２４−５５を形成する。ＧビットとＤビットは、セグ
メント３０３のビット２０−２３に格納する。ＡＲバイ
トは、セグメント３０３のビット５６−６３に格納す
る。なお、リミットとベースは、すでに統合されている
ことに注意されたい。

【００３１】これで、レジスタ・ファイル３０３の１つ
のレジスタに、セグメント記述子が連続して格納された
ことになる。このレジスタの個々のフィールドは、マイ
クロコードで読んだり書いたりすることができる。その
ためには、セクションに読み書きするためのｕｐｏｓが
必要になる。これらのコード／データ・セグメント記述
子レジスタには、メモリー・セグメントに対する情報が
格納される。セグメントにアクセスするときに、加算器
がセグメント・ベースを使用してリニアアドレスを計算
する。リミットは、実効アドレスにリミット違反がない
かどうかをチェックするのに使用される。Ｇビットは、
リミットを必要な細分度に拡張するのに使用される。ア
クセス権（ＡＲ）は、セグメントが持っているアクセス
権のタイプを示しており、スタック・セグメントの場合
は、セグメント・リミットの拡張方向を示す。

【００３２】本発明の実施例では、インデックス値３０
４を使用して、ＴＩビット３０５で指定されたセグメン
ト記述子テーブルにインデックスを付けることが望まし
い。ＴＩビット３０５は、ローカル記述子テーブルとグ
ローバル記述子テーブルのどちらを使用するのかを示
す。さらに、要求元特権レベル（ＲＰＬ）値３０６は、
ＡＲバイトにある記述子特権レベル（ＤＰＬ）及び本発
明の特権レベルといっしょに使用されて、ロード時にセ
グメントで特権違反がないかどうかをチェックする。イ
ンデックス３０４、ＴＩビット３０５、及びＲＰＬ３０
６は、組み合わされてセレクタ値３０７が形成される。
セレクタ３０７は、関連したセグメント記述子テーブル
に格納され、オフセットとして使用される。さらに、ゼ
ロ検出３０８は、インデックス３０４とＴＩビット３０
５が両方ともゼロで、かつプロセッサが保護モードにな
っている場合に、ヌル・ビット３０９をセットする。そ
れ以外の場合は、ヌル・ビット３０９はクリアされる。
ヌル・ビット３０９がセットされた場合は、そのセグメ
ント・レジスタを使用するアクセスはすべてエラーにな
る。なお、セレクタ３０７とヌル・ビット３０９は、記
述子３０３といっしょに格納される（同じレジスタの一
部を共用する）ことに注意されたい。

【００３３】記述の各フィールドに読み書きする目的で
定義されているマイクロ命令がある。これには、セレク
タ、アクセス権、記述子特権レベル（ＤＰＬ）、Ｇビッ
トとＤビット、リミット、及びベースの読み書きする命
令が含まれる。レジスタ・ファイルのエントリ間でセグ
メント全体を転送する目的で定義されているマイクロ命
令もある。このような読み書き命令で入力する直値（im
mediate ）データは、セグメント・レジスタ・ファイル
内のどのフィールドに読み書きするのかを示している。

【００３４】メモリー・アクセスでは、セグメント・ベ
ースがレジスタ・ファイルから読み出され、セグメント
・ベースにＡＤＤ関数が実行されてリニアアドレスが得
られる。この読み出しには１クロック・サイクルが必要
になる。無効な命令が検出された場合は、その無効な命
令に対してはレジスタ・ファイルの読み出しは実行され
ない。この機能は、デフォルト・レジスタ・アドレスを
使って実現している。（それに関連したセグメント・レ
ジスタ・エントリはない。）予約ステーションが実アド
レスを送出していない間は、各クロック・サイクルで、
セグメント・レジスタ・ファイル（ＳＲＦ）エントリに
対応していないアドレス線にすべて「ゼロ」が送出され
る。

【００３５】本発明の実施例では、セグメントとセレク
タを含んでいるレジスタ・ファイルは９６ビット幅であ
ることが望ましい。しかし、ＡＧＵのデータ・パスは３
２ビット幅しかない。これは、レジスタ・ファイルに対
して３２ビットの読み書きしか実行できないということ
を意味している。したがって、フィールドに対する読み
書き動作は、レジスタ・ファイルの一定のビットを選択
して読み書きできるように定義してある。この動作でＡ
ＧＵが受け取る入力の一つに、読み書きの対象となるフ
ィールドを特定する指示子がある。このようなセグメン
ト・レジスタ・ファイル・フィールドには、読み出しセ
レクタフィールド、書き込みセレクタフィールド、読み
出し権フィールド、書き込み権フィールド、読み出しセ
グメント・リミット・フィールド、書き込みセグメント
・リミット・フィールド、読み出しセグメント・ベース
・フィールド、及び書き込みセグメント・ベース・フィ
ールドが含まれる。

【００３６】読み出しセレクタフィールド動作は、レジ
スタ・ファイル内にあるセグメント・レジスタのセレク
タフィールド・ビットのデータを読み出すことである。
このビットは、ＡＧＵから書き戻しバスへ送出され、書
き戻しデータ有効ビットが設定される。書き戻しバスの
ビット［１５：０］の１６ビットは右詰めされ、上位１
６ビットは強制的にゼロになる。書き込みセレクタフィ
ールド動作は、レジスタ・ファイルのセレクタフィール
ド・セグメント・レジスタにデータを書き込む動作のこ
とである。ソース２入力の下位１６ビットのデータがＡ
ＧＵに入力される。

【００３７】書き込み対象になるセグメント・レジスタ
は、ＳＲＦアドレス入力で指示される。ソース２は、予
約ステーションからＡＧＵへ入力されるデータである。
ＳＲＦアドレス入力は、４ビットのフィールドであり、
通常は、メモリー・アクセスで使用されるセグメント・
レジスタを示している。

【００３８】読み出し権フィールド動作は、記述子のア
クセス権フィールドのデータをＧ／Ｄビットフィールド
のデータといっしょに読み出すことである。アーキテク
チャで規定された正しい順序にビットが並ぶように、デ
ータを読み出す順序が変更される。書き込み権フィール
ド動作は、ＳＲＦアドレス入力で宛先のセグメント・レ
ジスタ・アドレスで指定されたセグメント記述子のＡＲ
バイト及びＧ−Ｄビットのフィールドに書き込むことで
ある。ＡＲバイトはソース２のビット［１５：８］、Ｇ
-Ｄビット・フィールドはビット［２３：２０］に入力
される。記述子の残りのビットはそのままである。

【００３９】図４に、セグメント・リミット読み出し動
作を示す。セグメント・リミット・フィールドの読み出
し動作は、セグメント・レジスタ４０２から２０ビット
のリミット値４０１読み出して、細分度ビット４０３に
基づいて３２ビット値に変換することである。細分度は
１バイトの場合は、２０ビットのリミットがゼロに変換
され、上位１２ビットに拡張される。細分度が４キロバ
イトであった場合は、シフタ４０４が２０ビットのリミ
ットを左方向へ１２ビットだけずらし、上位２０ビット
を書き戻しに送出し、下位１２ビットにはすべて１を詰
め込む。このように１を詰め込むことは、セグメントの
最終有効ページの各バイトが有効であることを保証する
のに必要になる。リミットがゼロになっている場合は、
セグメントの最終ページにあるバイトにアクセスしよう
とした時にリミット違反が発生することになる。変換さ
れたリミットは、３２ビットの書き戻しバス４０５へ送
出される。リミット・フィールドの書き込み動作は、ソ
ース２から入力を取り出して、そのデータをセグメント
・レジスタ・ファイルの下位２０ビットに書き込むこと
である。レジスタの残りの部分はそのままである。

【００４０】マイクロコードは、リミットの細分度を変
更するためにＡＲバイト・フィールドの書き込み動作を
使用してＧビットを変更する。

【００４１】セグメント・ベース・フィールドの読み出
しマイクロ動作は、セグメント・レジスタから３２ビッ
トのセグメント・ベースを読み出して、そのデータを書
き戻しバスに送出することである。セグメント・ベース
・フィールドの書き込みマイクロ動作は、セグメント・
レジスタ・ファイルのセグメント・ベース・フィールド
に３２ビットのソース２の値を書き込むことである。

【００４２】本発明の実施例では、次のマイクロコード
を使用して、図５に記述したプロセスを実現することが
望ましい。上記で、write_selector(selector_temp) は、一時セレ
クタレジスタの変更を指示するマイクロ命令の修飾子で
ある。ld_descriptor_cond()は、メモリーから６４ビッ
トの記述子をロードするマイクロ命令である。しかし、
ロードが実際に実行されるのは、アドレスの下位ビット
がマイクロ命令に関連したセグメントセレクタＧＤＴＲ
又はＬＤＴＲと一致した時だけに限定される。それ以外
の場合は。ロードは取り消され、特別なフラグが出力ｔ
１又はｔ２に書き込まれる。select.GLOBAL()は、入力t
1とt2について、それぞれに対応しているld_descriptor
_cond マイクロ命令が成功裏に完了したことを示したも
のだけを選択するという条件付きの選択動作である。

【００４３】以上の説明で明らかにしたセグメント化ア
ドレスを備えたアドレス生成ユニットについて開示する
ものである。

【図面の簡単な説明】

【図１】本発明の推奨実施例を実現するコンピュータ・
システムを示している。

【図２】本発明の機能を組み込んでいる代表的なプロセ
ッサを示すブロック図である。

【図３】３２ビットのコード／データ・セグメントの２
つの記述子を示している。

【図４】セグメント・リミットの読み込み動作を示して
いる。

【符号の説明】

１００コンピュータ・システム１０１バス２０１実行ユニット２０２プロセッサ２０５命令フェッチ発行ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者スコット・ディ・ロジャースアメリカ合衆国 97124 オレゴン州・ヒルズボロ・ノースイーストメリンダコート・848 (72)発明者アンドリュー・エフ・グルーアメリカ合衆国 97124 オレゴン州・ヒルズボロ・ノースイースト 21エスティアヴェニュ・アパートメント24・1038

Claims

【特許請求の範囲】

【請求項１】バスと、演算機能を実行するために前記バスに接続した実行ユニ
ットと、前記バスに接続され、アクセス対象のエントリを特定す
るフェッチ・ユニットと、前記バスに接続され、メモリー内の記憶場所から前記エ
ントリにアクセスする発行ユニットと、前記バスに接続され、前記エントリに対応したアドレス
を生成し、かつ、アドレス・セグメントを格納するセグ
メント・レジスタ・ファイルで構成されたアドレス生成
ユニットと、を有することを特徴とするプロセッサ。
【請求項２】ヌル・セグメントが使用障害を発生する
命令セットを有する特徴とする請求項１のプロセッサ。
【請求項３】デジタル信号を送信するためのバスと、前記バスに接続され、演算機能を実行する実行手段と、前記バスに接続され、アクセス対象のエントリを特定す
るフェッチ手段と、前記バスに接続され、メモリー手段内の記憶場所から前
記エントリにアクセスする発行手段と、前記バスに接続され、前記エントリに対応したアドレス
を生成し、かつ、アドレス・セグメントを格納するため
のセグメント・レジスタ手段で構成されたアドレス生成
手段と、を有することを特徴とする装置。
【請求項４】ヌル・セグメントが使用障害を発生する
命令セットを有する特徴とする請求項３のプロセッサ。
【請求項５】バスと、前記バスに接続され、デジタル・データを格納するメイ
ンメモリーと、前記バスに接続され、前記デジタル・データを処理する
マイクロプロセッサとを有し、前記マイクロプロセッサ
は、前記バスに接続され、演算機能を実行する実行ユニット
と、前記バスに接続され、アクセス対象のエントリを特定す
るフェッチ・ユニットと、前記バスに接続され、メモリー内の記憶場所から前記エ
ントリにアクセスする発行ユニットと、前記バスに接続され、前記エントリに対応したアドレス
を生成し、アドレス・セグメントを格納するためのセグ
メント・レジスタ・ファイルで構成されたアドレス生成
ユニットと、を有することを特徴とするコンピュータ・
システム。
【請求項６】ヌル・セグメントが使用障害を発生する
命令セットを有する特徴とする請求項５のコンピュータ
・システム。