JPH02287649A - リング削減ロジック装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（関連出願） 下記の米国特許出願は本願と関連する出願である。 １、本願と同じ譲受は人に譲渡された１９８８年１２月
１９０出願のＲ，Ｐ、　ＫｅｌｌｙおよびＪｉａｎ−Ｉ
Ｃｏｕ　５ｈｅｎの米国特許出願筒０７／２８６．５７
８号「多重ソースからのｆｌｊｌｌストアのアドレス指
定」 ２、本願と同じ譲受は人に譲渡された１９８８年１２月
１９１＝１出願のＲ，Ｐ、　Ｋｃｌｌｙ、　Ｊｉａｎ−
Ｋｏｕ　５ｈｅｎ、　Ｒ，Ｖ。 ＬｅｄｏｕｘおよびＣ，Ｍ、　　Ｎ１ｂｂｙ、　　Ｊｒ
、の米国特許出願筒０７／２８６．５８を号［制御スト
アの２連ポンプ動作」 ３、本願と同じ譲受は人に２１　、［された１９８８年
１２月１９Ｅ１出願のＲ，Ｐ、　　ＫｅｌｌｙおよびＲ
９Ｖ、　　Ｌｅｄｏｕｘの米国特許出願筒０７／２８６
．５８２号［一義的な命令実行始動アドレスを生成する
制御ストア・アドレス・ジェネレータ」 ４、本願と同じ譲受は人に譲渡された１９８８年１２月
１９日出願のり、　　Ｅ、　　Ｃｕｓｈｉｎｇ、　　Ｒ
，ＫｈａｒｉｌｅｈＪＬａｎ−Ｋｏｕ　５ｈｅｎおよび
１１ｉｎｇ−Ｔｚｃｒ　Ｍｉｕの米国特許出願筒０７／
２８６．５５２号「２連ボート読出／書込みレジスタ中
ファイル慟メモリー」 ５、本願と同じ譲受は人に譲渡された１９８８年１２月
１９日出願のり、　ＩＥ、　Ｃｕｓｈｉｎｇ、　Ｒ，Ｐ
、　ＫｅＬ］、ｙおよびＪｉａｎ−Ｋｏｕ　５ｈｅｎの
米国特許出願筒０７／２８６．５５１号「多重装置のレ
ジスタ・ファイル・メモリーを自動的に更新するための
機構」 ６、本願と同じ譲受は人に譲渡された１９８８年１２月
１９日出願の７’、ｌ’、　　Ｊｏｙｃｅおよびｉｌｉ
ｎｇ−Ｔｚｅｒ　Ｍｉｕの米国特許出願筒０７／２８６
．５８０弓・「高性能の命令実行のための生産ラインの
方法および装置」（昧術分野） 本発明は、データ処理システムに関し、特に情報のリン
グ保護に関する。 （背景技術） コンピュータのソフトウェアは、オペレーティング・シ
ステム、ユーティリティ、言語プログラムおよびアプリ
ケーション・プログラムを含んでいる。プログラマは、
特定の言語プログラムを用いて高いレベルの言語でアプ
リケーション・プログラムを書く。オペレーティング・
システム・ソフトウェアは、ハードウェアとインターフ
ェースして命令を実行することにより、アプリケーショ
ン・プログラムを機械語にコンパイルする。オペレータ
は、コンパイルされたアプリケーションとインターフェ
ースして、特定のジョブを実施する。 システムに格納されたソフトウェアを偶発的な改憲ある
いは意図的な改変から保護するため、リング保護装置が
考案されてきた。リング保護は、１組の階層的な保護レ
ベルからなり、内側から外側へ番号Ｏ１■、２１１、Ｎ
−１を付したメモリーにおける１組のＮ個の同心円とし
て見ることができる。円０に含まれるメモリー空間はリ
ング０と呼ばれ、円１と２の間に含まれるメモリー空間
はリング２と呼ばれる。１つのプロセスの各セグメント
はメモリーの１つのリングに置かれる。セグメントが中
心に近いほど、その保護および特権が太き（なる。番号
０．２および３を付した４つのリングがシステムにより サポートされている。リング０は最も大きな特権が与え
られ、リング３は最も小さな特権が与えられている。 典型的には、オペレーティング・システムの一部がリン
グ０に駐在している。メモリー管理装置のプロセスのス
ケジューリングは典型的にはリング１に駐在する。高い
完全性を必要とするソフトウェアは典型的にはリング２
に駐在する。 ユーザのアプリケーションはリング３に駐在している。 ユーザは、オペレーティング・システムにより分類が与
えられている。この分類は、ユーザに特定のリングにお
ける処理に対するアクセスを与える。ユーザはリング２
に対するアクセスが与えられるものとしよう。すると、
このユーザはリング０および１における処理の読出しは
できないが、リング２および３における処理は読出すこ
とができる。 仮想メモリーはオブジェクトの集まりからなり、各オブ
ジェクトは（ある経路の名前の形態における）名前、要
約の記述（例えば長さ、各々のアクセス権でオブジェク
トを使用することを許されるユーザのリスト・）および
本体部を有する。 オブジェクトの管理を８弓にするため、オブジェクトは
２つの種類、即ちディレクトリ・オブジェクト（ディレ
クトリでないオブジェクトの記述を含む）と、ディレク
トリでないオブジェクト（システムのプログラムおよび
データを含む）に分類される。あるオブジェクトを参照
する要求がなされる時は常に、オペレーティング・シス
テム（０，Ｓ　）はオブジェクトの経路（パス）の名前
を用いて要求されたオブジェクトのディレクトリのエン
トリのためディレクトリ・オブジェクトを迅速に探索す
る。次いで、ディレクトリのエントリはＯ８により使用
され、このオブジェクトが要求するユーザがアクセスで
きるかどうかを判定し、もしそうであれば、オブジェク
トがおかれる場所、その大きさ、等を判定する。 仮想メモリー機能を持つ従来技術のシステムは、仮想メ
モリー管理装置の一部として複雑なリング削減ロジック
を提供した。米国特許第３．９１６．３８５号「リング
検査ハードウェア」、および同第４．１７７、５１０号
［プ９セス間の異なる特権レベルを表わすリング概念を
実現することによる情報多重処理システムにおけるデー
タの保護］は、リング保護機構について記載している１
、シかし、今日のコンピュータは、更に大きな処理要求
を有する。 多段階の生産（プロダクション）ライン・システムにお
いては、参照される時常にデータの保護に関する情報を
集めて処理することが必要である。 オペレーティング・システムにより与えられる保護は、
生産ラインの異なる段階において局部的なハードウェア
によって強化される。 従って、本発明の［１的は、生産ラインのある段階にお
けるより大きな処理能力を備えたリング保護システムの
提供にある。 （発明の要約） 本発明の前記目的は、下記により達成される。 プロセス・タイプ・レジスタは、保全作動を表示する保
全処理信号を生じるように前辺てセットされる。実行装
置による命ａの実行中、この命令は命令レジスタに格納
され、リング番号を含むオペランドはデータ・レジスタ
に格納され、仮想メモリー管理装置により生成されるリ
ング番号はリング実効レジスタに格納される。命令は、
制御ストア・レジスタにファームウェア・ワードを格納
する制御ストアをアドレス指定する。フｙ　−ムラエア
・フィールドは、複数のリング制御信号を生成するため
復号される。データおよびリング実効レジスタからのリ
ング番号が比較され、実効リング番号が生成される。保
全処理信号、リング制御信号およびリング番号の相対値
の状態に従って、実効リング番号は２進数００あるいは
より大きなリング番号となる。 本発明の特徴である斬新な諸特徴については、特に頭書
の特許請求の範囲に記載される。しかし、本発明それ自
体は、その更に池の目的ならびに利点と共に構成および
作動の双方について、図面に関して以降の記述を参照す
ることによりよく理解することができよう。 （実施例） 第１図は、生産バイブライン・データ処理システム１の
プロ・ンク図を示す。含まれているのは、中央処理装置
（ＣＩ’Ｕ）２、仮想メモリー管理装置（ＶＭＭＵ）／
１、キャッシュ装置６、メモリー・サブシステム８、お
よび入出力周辺装置ＩＱである１゜キャッシュ装置６、
メモリー装置８および入出力周辺装置ＩＯは全て、共通
して１つのシステム・パス１２に接続されている。メモ
リー８は、命令およびオペランドを格納する。即時実行
される高い可能性を有するこれらの命令およびオペラン
ドは、メモリー・サブシステム８からキャッシュ装置６
へ転送される。 ＣＰＵ２は、キャッンユ装置６から命令を受取り、これ
ら命令の実行時に命令の仮想アドレス部分をＶＭＭＵ４
へ送出する。Ｖ　Ｍ　Ｍ　Ｕ　４　ｆｔ、この仮想アド
レスを物理的アドレスへ変換し、これらは必要なオペラ
ンドの取出しのためキャッシュ装置６へ与えられ、ＣＰ
Ｕ２が命令を実行することを可能にする。ＶＭＭＬＩ４
はまた、最後のリング番号の計算時に使用されるＣＰＵ
２に対してリング番号を、りえる、。 人Ｉｌｌ力装置１（）は、典型的にはどんな数の周辺コ
ントローラでもそのデバイス、あるいは周辺コントロー
ラおよびデバイスを制御する入出カプロセッサで表わし
、あるいは装置１０は通信サブシステムを表わし得る９
、 第２図は、ブロック図形態で、ＣＰＵ２およびキャッシ
ュ装置６を構成する主要な要素を示している。ＣＰＵ２
は、命令（１）ユニット２−２、Ａユニット２−４およ
び多数の実行（Ｅ）ユニット２−６を含む。実行ユニッ
ト２−６は、科学計算命令プロセッサあるいは商業的命
令プロセッサでよい。しかし、論議を簡単にするため、
実行ユニット２−６の１つの作動のみについて述べるが
、これは本発明の理解に充分である。［ユニット２−２
、Ａ−Ｌニット２−４およびＩζユニット２−６はそれ
ぞれその古手導体チップに内蔵されている。 キャッシュ装置６は、Ｉキャッシュ６−２およびＥキャ
ッシュ６−４を含む。この■キャッシュ６−２は実行さ
れるべき命令を格納し、Ｅキャッシュ６−４は命令が演
算するオペランドを格納する。Ｉユニット２−２は、主
として２つの機能を実施する。これは、Ｉキャッシュ６
−２から命令を予め取出し、次いでこれら命令を分解し
て、池の装置、叩ちＡユニット２−４およびＥユニット
２−６がいかにして命令を更に処理するかを判定する。 更に、Ｉユニット２−２は、その時生産ラインからυト
除されるある分岐命令を実行する。 Ａ、：Ｌ＝、７　ト２　４１；！、Ｉ　ユニット２−２
から命令を受取り、もしこの、命令がレジスタ間命令で
あるならば、この命令を実行する１、命令がＥユニット
２−６により実行されるべき時、Δユニット２−４がリ
ング番号を含む仮想アドレスをＶＭＭＵ４に対して送出
し、このメモリー管理装置がこれを１クキャソシュ６−
４に対する物理的アドレスへ変換する３、Ｅキャッシュ
６−４は、１キャッシュ６−２から１ユニット２−２に
より最初に受取られた命令の実行の完了のため、オペラ
ンドを１シュニット２−６へ送出する。 Ａユニット２−４はまた、分岐命令の実行を確認し、分
岐アドレスを、■ユニツ）　２−２　（’）ブリフェッ
チ分岐アドレスにより指定された■キャッシュ６−２に
おける場所において次の命令を既に要求した命令ユニ・
ント２−２へ再び戻す。 Ａユニット２−４およびＥユニット２−６は共に、プロ
グラマがアクセス可能なレジスタ、即ちいわゆるソフト
ウェア・ビジプルなレジスタの内容を格納するレジスタ
・ファイルを含む。 ■キャッシュ６−２およびＥキャッシュ６−４ハ共に、
システム・バス

【２に接続され、その内容はメモリー８
から受取る命令およびオペランドにより更新される。 命令は、Ｃｒ’Ｕ２の各要素により生産パイプライン状
に実行される。即ち、■ユニット２−２は、■キャッシ
ュ６−２から命令を受取り、これを分解し、次いでもし
この命令を実行するならば、この命令をＡユニット２−
４およびＥユニット２−６へ送出する。Ａユニット２−
４は、命令を実行するかあるいは１シキャッシュ６−４
のアドレスを指定するために仮想アドレスを変換するた
めＶＭＭＵ４へ送出する。 Ａユニット２−４　カＩ　ｎニット２−２からの最初の
命令のその部分を実行中、１ユニット２−２はＩキャッ
シュ６−２からの第２の命令および以後の命令を取出す
。Δユニット２−４が最初の命令により指定される仮想
アドレスをＶＭＭＵ４へ送出して！ユニット２−２にそ
のことを通知する時、夏ユニット２−２は第２の命令を
Ａユニット２−４へ送出する。ＶＭＭＵ４は、Ａユニッ
ト２−４がバイブラインで第２の命令を処理しつつある
間Ｅキャッシュ６−４をアドレス指定する。Ｅユニット
２−６が最初の命令を実行中、Δユニット２−４が第３
の命令の仮想アドレスを生成しつつある間、ＶＭＭＵ４
はＥキャッシュをアドレス指定して第２の命令のオペラ
ンドを取出す。その間、■ユニット２−２は第４の命令
を分解しかつその後の命令の１つを取出し、つりある。 従って、このような典型的な事例においては、生産ライ
ンには５つの命令が存在し得る。 しかし、１ユニット２−２がある分岐命令を実行できか
つＡユニット２−４があるソフトウェア・ビジプルなレ
ジスタ命令を実行できるため、これらはこれらの命令の
実行が完了すると直ちに生産ラインから排除される。同
様に、Ａユニット２−１１が分岐命令を処理しつつあり
かつ分岐の条件が満たされる時、Ａユニット２−４は即
時に！ユニット２−２の分岐アドレスを確認し、この分
岐命令が生産ラインから排除されることになる。 第３図は、本発明を説明するＥユニット２−６のロジッ
ク部分を示す。Ｅユニット２−６は、実行のためＩ−Ｆ
ＩＦＯ２−６００の１ユニット２−２から受取った命令
を格納する。次のアドレス・ジェネレータ（ＮＡＧ）２
−６０２は、ファームウェア・ワードのアドレスを制御
ストア２−６０４へ与え、これがこのファームウェア・
ワードをＲＤＲ（１’：）レジスタ２−６０６に格納す
る。ファームウェア・ワードＲＤＲＯ−９５はＥユニッ
ト２−６の命令実行を制御する。−例として、ある命令
は保全処理操作を表示する１つのビットをＩ）　Ｔレジ
スタ２−６０８にロードし得る。 演算論理装置２−６１／Ｉは、Ｉ）−Ｆ　Ｉ　ＦＯ２−
６３０およびレジスタ・ファイル（Ｅ）２−６１０から
レジスタＲＦＡ２−６１３およびマルチプレクサ（ＭＵ
Ｘ）２−６１７、およびレジスタＲＦＢ２−６１５を介
して受取られるオペランドについて論理演算を行うこと
ができる。（図示しない）多数のソースからのオペラン
ドは、演算論理波！！ｆｆ１Ａ　Ｌ　Ｕ　２−６１４の
Ｂ人カへ与えることができる。 ある命令の実行中、ＶＭＭＵ〆１はリング番号Ｖ−ＲＥ
Ｉ”　（０，１）を１−＜　１ＣＩ”　−１”　Ｉ　Ｆ
　Ｏ２−６３２に格納し　Ｅキャッシュ〔５−４をアド
レス指定する１、アドレス指定された場所の内容はＤ−
！”１ＦＯ２−６３０に格納される。 り　−１”　Ｉ　Ｔ”　０２−６］）からのリング番号
Ｅ−１）ＡＴ−Ｉ　Ｎ　（０，１）およびＲ１？、Ｉ”
−１”　ｌ　Ｆ　０２−６３２からのＥ　−Ｒｌ：　Ｆ
　（０，１）は、比較ロジック２−６ｔ１７において比
較され、選択ロジック２−６０９に与えられる信号Ｅ−
ＲＥＦＦ（０，１）を生しる。１１１号ＳＥｔ、−Ｅ　
−ＲＩＥ　Ｆ’の状態に応じて、レジスタＲＩ”　Ａ　
２−６１３からのリング信号Ｒ１”Ａ（０，１）あるい
はＥ−ＲＥＦＦ（０、■）が選択されてリング信号ＲＳ
　Ｌ　Ｔ　−ＲＮＧ　（０，１）を生じる１゜ ファームウェア信号Ｒ１）Ｒ６ロー６７の状態に応じて
、合成ロジック２−６１１が、演算論理装置２−６１／
ｌからの出力信号Ａ　Ｌ　Ｕ　２−３１を、リング信号
Ｒ５ＬＴ−ＲＮＧ　（０，１）と合成し、あるいは信号
ＡＬＵＯ−３１を選択して信号ＲＳ　Ｌ　Ｔ’０−３１
を生じる。信号Ｒ３ＬＴＯ−３１は、Ｅキャッシュ６−
４に、あるいはレジスタ・ファイル（Ｅ）２−’６１０
のソフトウェア・ビジプル・１／ジスタおよびレジスタ
・ファイル（Ａ）　２−４０４（７）対応するソフトウ
ェア・ビジプル・レジスタに格納され得る。 次は、後続の実効リングの論理式により読出されるべき
詳細なロジックである。ファームウェア信号ＲＤ　Ｒ７
１，−７７が復号ロジック２−６０３に１５えられて、
信号ＲＮ　（’；　−０、ＲＮ　Ｇ　−ＲまたはＲＮ　
Ｇ　−ＲＥ　ｌマを生しる。信号１（Ｎ　Ｇ　−０、Ｒ
Ｅ　Ｉ”　−ＲあるいはＲＮ　Ｇ　−ＲＥ　Ｆが比較ロ
ジック２−６０７にＱえられる。論理ｆｉＱ　Ｌの信号
ＲＮ　Ｇ　−０は、出力信号１クーＲ１シＦＦ（０、■
）を２進＃！！ｏｏに強制する。論理ｌｌ＋１１の信号
ＲＥ　ｌ”−Ｒは、１シーＲＸεＦ＋”（０，１）をＥ
−ＲＥＦ（０，１）に等しくなるよう強制する。もし信
号ＲＮＧ−ＲＥＦおよびｔ）　Ｔが共に論理値１である
場合、Ｅ−ＲＥＩ”（０、■）がＥ−ＤＡＴｉＮ（０，
１）より大きいかあるいはこれに等しければ、Ｅ−ＲＩ
’：ＦＦ（０，１）ｌ；！Ｅ−ＲＥＦ（０，１）に等し
く、！クー１）ＡＴ−ＩＮ（０、■）がＥ−ＲＥＦ（０
、■）より大きければ、Ｅ−Ｒ［シ［”　ｒ”　（Ｑ、
１）は１シーＤＡＴ−ＩＮ（０、■）と等しい。 信号ＲＮＧ−０，ＲＩらｌ”　−ＲあるいはＲＮＧ−Ｆ
　ｌ；　ＦはＯＲロジック２−６０５に与えられて、論
理値１の信号Ｓｌζ■、−１’：　−ＲＥ　Ｆを生じて
リング削減操作を指定し、これにより選択ロジック２−
６０９からＥ　−ｒ＜　１εＦ　Ｆ　（０、■）を選択
する。さもなければ、選択ロジック２−６０９はＲ１”
Ａ（０，１）を選択する。 信号ＲＮ　Ｇ　−０は、仮想アドレスにおいてアドレス
演算を実施する時アクティブとなる。この場合、演Ωが
行われる前にオペランドのリング・フィールドが２進数
（）０に強制される（Ｅ−ＲＥＦＦ　（０，１）＝１）
。 信号ＲｌζＦ　−Ｒは、間接的なアドレス措定中アクテ
ィブとなる。、１シーＲＦＩ”Ｆ（０，１）はＥ−４１
：Ｉ”Ｆ（０，１）、Ｒ１またはＲＮの内置も大きなも
のである。 ＲＮ　Ｇ　−ＲＩ！：　Ｆ信号は、仮想アドレスをオペ
ランドとして使用する命令の実行中アクティブとなる。 Ｅ−ＲＥＩ”［”（０、■）は、Ｅ−ＲＥＦ（０、■）
または「シー１）ＡＴ−ＩＮ（０、■）の内の大きい方
である。 第４図においては、読出し操作である、ソフトウェア・
ビジプル・レジスタ１３１に格納される仮想アドレスに
より指摘されるＥキャッシュ６−４の場所の内容でレジ
スタ・ファイル（Ａ）２１０４のソフトウェア・ビジプ
ル・レジスタＢ４をロードするＩ、ｉ）　！３　　＄　
８１−　　［３／Ｉ命令を仮定しよう。また下記を仮定
する。即ち、その時のプロセスのリング訴号ＲＣＲ１信
号ＲＩ’：、　Ｆ　Ｆは００である。２ビツトのＲＣＲ
はプログラム・カウンタ２−４１６に前取て格納されて
いる。 Ｂ４に格納された仮想アドレスは、０１にｉＬいｎＣ］
を持つリング・フィールドＲＮと、１６進数００００に
等しい値を持つセグメント番号フィールド（ＳＮ）、１
６進数ｏｏｏｏに等しい値を持つページ番号フィールド
、および１６進数０　］　００のオフセット値を含む。 この仮想アドレスは、仮想メモリーにおけるどのオブジ
ェクトでもアドレス指定するプロセスを可能にする。セ
グメント番号＜ｓＮ）は、百方ワードより小さいかある
いはこれと等しい特定のオブジェクトあるいはオブジェ
クトの一部をアドレス指定する。谷セグメントはｔ０２
４ページを含み、各ページは１０２４ワードを含む。ペ
ージ番号ＰＮはセグメントにおける１つのページをアド
レス指定する。オフセットは、１つのページに格納され
た１つのワードを指定する。リング番号は、仮想アドレ
スのアクセス権を指定する。 ＳＮの２つの上位ビットは、記述子セグメントの基底レ
ジスタ（ＤＳ１３Ｒ）４−２を指示する。 ＤＳＬＩＲ４−２は、ページ番号である１６進数ｏｏｏ
ｏｏ、および記述子セグメント・ページ・テーブル０　
（ＤＳＰＴ　　０）４−４の場所を指示するオフセット
である［６進数００を含む。 Ｄ　Ｓ　ｌ］　Ｔ　　０　４−　／１のページ番号フィ
ールドである１６進ｖｉ０００００は、セグメント記述
子テーブル（Ｓｔ）Ｔ）／１−１２のセグメント記述子
Ｏを指示する。Ｓｌ）　０は、オペレーティング・シス
テムによりプロセスに割当てられるアクセス権を指定す
る。 ｖビットはＹ′ｒ９ＪＪＳＩ）０を示す。Ｉ）　Ｒビッ
トは、命令の実行がリング０にある場合のみ許されるこ
とを示している。１】ビットはページ付けされたセグメ
ントを示す。Ｅビットは、このセグメントからの命令フ
ェッチがプロセッサがＲ１より大きいかこれと等しく、
またＲ２より小さいかこれと等しいリングで実行中であ
る時のみ許されることを示す。１シ１は、このセグメン
トに対する読出し／書込みブラケットの最上位の（最も
小さな特権を持つ）リング番号を指定する。 本例においては、Ｒ１＝０１゜Ｒ２は、このセグメント
に対する読出し／１！Ｊ込みブラケットの最上位のリン
グ番号を指定する。本例では、Ｒ２＝１０゜ページ番号
フィールドである１６進数ｏｏｏｏｏは、セグメント番
号のページ・テーブル（ＳＮＰＴ）４−１＋＋の場所を
指定する。レジスタ＋３１のＰＮフィールドは、オペラ
ンドのページ番号を格納する５ＮＩ）Ｔ４−１ｏ内の場
所を指示する。レジスタＢ１のオフセットである１６進
数０１００は、Ｅキャッシュ６−４におけるオペランド
の場所を指示する。物理的アドレスは、Ｂ１からのオフ
セットと、Ｓ　Ｎ　ｒ’　Ｔ　４−１０からのページ番
号とからなっている。 ロジック４−６の出力である実行リングＲＥ　Ｆは、Ｒ
Ｅ　Ｉ”　ＦおよびＩ＜　Ｎの内の大きいほうである。 ＲＥＦＦはＯＯに等しく、１＜Ｎは０１に等しく、従っ
てＲＥ　Ｉ”は０１に等しい。セグメント・記述子テー
ブル４−１２の８１〕　０のリング番号Ｒ２は１０であ
り、ｒ＜　Ｉ＞　Ｉ；’がＲ２より小さいため、これは
より大きなアクセス権を持ち、データの読出しを可能に
する。１オペランドの読出し中、ＲＥ　Ｉ”　Ｉ”が計
算されてとのリング番号がＬ　Ｄ＄１３１１３４命令の
基底レジスタにロードされるかを判定する。信号Ｖ　−
ＲＥ　Ｆ　　Ｏｌｌは、ＲＥＦ−Ｆ　１１”０２−６３
２に格納されるＲ１とＲＥＦの大きいほうによりロジッ
ク４−８で生成される。この場合、両方とも０１に等し
い値を有する。 リング番号００を含む場所０１００の内容は、ＤＡＴＡ
−Ｆ　ｆ　Ｆ”０２−６３０に格納される。従って、こ
のロジックは、ソフトウェア・ビジプル・レジスタ１３
４に格納するためＲＥＩ”　−Ｆ　Ｉ　Ｆ　０２−６３
２からリング番号０１を選択する。 要約すれば、リング・ブラケットがｒｌ、Ｒ２、「３で
あるセグメントにおけるリング１くのプロセスに潜在的
に許容される動作はＦ記の如くである。 即ち、 書込み：　もし　０＜＝Ｒ＜＝ｒ１ 読出し：　もし　Ｏ＜＝Ｒ＜＝ｒ２ 実行：　　もしｒｌ＜＝Ｒ＜＝ｒ２ 呼出し：　もしＲ２＜−Ｒ＜＝ｒ３　（内側呼出し、Ｒ
３での実行） もしｒｌ＜＝Ｒ＜＝ｒ２Ｃ側方呼出 し、Ｒでの実行） 呼出し操作は、米国特許筒４．７０３．４０号「リング
交差アーキテクチレに対する呼出し命令」において記載
されている。 実効リング・ロジック 復号ロジック２−６０３（第３図） ＲＤＲ７１−７７が１６進数０１に笠しければ、信号Ｒ
Ｎ　Ｇ　−０＝１ Ｒ１）Ｒ７１−７７が１６進数０２に等しければ、信号
ＲＥ　Ｆ　−１＜＝１ Ｒ１）Ｒ７１−７７が１６進数０　？１に′テしければ
、信号ＲＮＧ−ＲＥ　Ｆ＝１ ＯＲロソソク２−６０５ ＲＮＧ−０−ト　Ｒｌ川”　　−Ｒ十　ＲＮ　　Ｇ　　
−Ｒ［シ　Ｆ＝ＳＥＬ−Ｅ−ＲＩＣＦ 比較ロジック２−６０７ もしＲＮ　Ｇ　−０＝　０ならば、１ζ−ＲｌζＦ　ｌ
”　（０，ｔ）＝　ＯＯもい（Ｅ　［”　−Ｒ＝　、１
ならば、］シーＲ［’：　ｌ”　Ｆ　（０，１）＝Ｅ−
ＲＥＦ［”（０，１） アドレス指定変換モード（］゛へＭ） もしＲＮＧ−Ｒ１！’＆Ｐ’ｒ＆　（Ｅ−ＲＥＦ（０，
１）＞＝Ｅ−１）ＡＴ＝ｌＮ（０，１））ならば、【シ
ーＲ１コｌ”　Ｆ　＝ＩＥ　−Ｒ［シＦ もしＲＮ　Ｇ　−Ｒｌシ１？＆１）ｌ’＆　（Ｅ−Ｒ１
＞１”（０，１）＜Ｅ−ＤＡＴ＝ＩＮ（０，１））なら
ば、１う−ＲＩＦＦ＝Ｅ−ＤＡＴＩＮ（０，１） 絶対アドレス指定モード（ＡＡＭ） もしＲＮ　Ｇ　−ＲＥ　Ｆ　＆　”　ｌ）　Ｔならば、
Ｅ−ＲＥＩ”Ｆ　（０，１）＝００ 遭択ロジック２−６０９ Ｒ３Ｌ’ｒ−ＲＮＧ（０，１）＝ＲＦ△（０，１）もし
Ｓ１シ（、−ｃ−ｒ＜ｒｒ；’＝ｏならＲ８ＬＴ−ＲＮ
Ｇ（０、■）＝１シーＲＩＥ　［”　Ｆ　（０、■）も
しＳ　Ｅ　Ｌ　−Ｅ　−Ｒｒシｌ”　＝　、１なら合成
ロジック２−６１１ Ｒ３ＬＴ　（０−３１）＝Ｒ５Ｉ、Ｔ−ＲＮＧ（０，１
）：ＡＬＵ　（２−３１） もしＲＤ　Ｒ６ロー６７＝　０１ならばＡＡＭにある時
、プロセッサは全ての仮想アドレスを物理的アドレスと
して解釈する、即ち、アドレス変換が行われない。全て
の仮想アドレスは、そのリング番号がｒＯＪにセフ　）
される。Ｔ　Ａ　Ｍにおいては、セグメントおよびペー
ジ・テーブルを用いてプロセッサは全ての仮想アドレス
を物理的アドレスへ変換する。 本発明の望ましい実施（ｆｊ　４；Ｑについて示し記し
たが、当支者は、本文に述べた本発明を実施するため多
くの変更および修正が可能であり、依然として特許請求
の範囲内にあることを理解されよう３゜

【図面の簡単な説明】

第１図は本発明をもちいるコンピュータ・システムのブ
ロック図、第２図は本発明を包含するキャッシュ・メモ
リーを備えた中央処理装置のブロック図、第３図は本発
明を示す中央処ｆ’ｌマ装置の実行装置のロジック図、
および第４図は仮想アドレスを物理的アドレスに変換す
る、リング生成ロジックを含む仮想メモリー管理装置の
部分を示すソフトウェアのブロック図である。 ２・・・中央処理装置（Ｃ１’Ｕ）、／１・・・仮想メ
モリー管理装置（■ＭＮＩＵ）、６・・・キャッシュ装
置、８・・・メモリー・サブンステト、１１）・・・入
出力周辺装置１１ｉｌ、１２・・・システム・パス、２
−２・・・命令（１）ユニット２−４・・・アドレス（
Ａ）ユニット、２−６・・・実行（１シ）ユニット、６
−２・・・命令（［）キャッシュ、６−４・・・実行（
Ｅ）キャッシュ、２ｉ０４・・・レジスタ・ファイル（
）＼）、２−４１６・・・プログラム・カウンタ、２−
６００・・・Ｉ　−Ｉ”　Ｉ　Ｆ　０１２−６０２・・
・アドレス・ジェネレータ（ＮＡＧ）　、２−６（１／
ｌ・・・制御ストア、２−６０６・・・Ｒ１）Ｒ（１’
：）レジスタ、１−６０７・・・比較ロジック、２−６
０８・・・ＰＴ　１７；スタ、２−６０！１・・・選ｊ
Ｒロジンク、２−６Ｈ１・・・レジスタ・ファイル（１
’：）　、２−６１１・・・合成ロジック、２−６１３
・・・レジスタＲ［”八、２−６５・・・１ノジ２９　
ＲＩ”　Ｒ１２−ｆｉＬ７−７　ルチプレクサ（ＭＵｘ
）、２−６３０・・・Ｉ’）　−Ｆ　Ｉ　Ｆ　０１２−
６３２・・・Ｒ［ζｌ”　−Ｆ　［Ｆ　０１４−６・・
・ロジック。 代理人　弁理士　湯浅恭三園、′看 外ヰろ（Ｌ二ｊ −＋＋＋＋＋＋＋＋＋＋＋−−−、ＪＡＭ’ニ、−−一
−−−・２−６ （士Ｉ７）２）

Claims (1)

1. 【特許請求の範囲】 １、命令の実行中プロセスのリング番号を生成する実行
   装置において、 保全プロセスを指定する保全プロセス信号 を生成するプロセス・タイプ・レジスタ手段と、 第１のリング番号部分と第１のデータ部分とを有する第
   １のオペランドを格納する記憶手段と、 第２のリング番号を格納するリング実効レジスタ手段と
   、 前記命令を格納する命令レジスタ手段と、 前記命令レジスタ手段と接続されて、該命令に応答して
   複数のファームウェア・ワード信号を生成する制御スト
   ア手段とを設け、前記実行装置が前記複数のファームウ
   ェア・ワード信号に応答して前記命令を実行し、 第１の複数のファームウェア・ワード信号に応答して、
   複数のリング制御信号を生成する復号ロジック手段と、 前記リング実効レジスタ手段と、前記記憶 手段と、前記プロセス・タイプ・レジスタ手段と、前記
   復号ロジック手段とに接続されて、前記第１のリング番
   号部分、前記第２のリング番号、前記保全プロセス信号
   および前記複数のリング制御信号に応答して実効リング
   番号を生成する比較ロジック手段と、 を設けてなることを特徴とする実行装置。 ２、前記実行装置が更に、 第３のリング番号部分と第２のデータ部分とを有する第
   ２のオペランドを格納するレジスタ・ファイル手段と、 前記復号ロジック手段と接続されて、前記 複数のリング制御信号の１つに応答して第１の状態の選
   択信号を生成するＯＲロジック手段と、 前記ＯＲロジック手段と、前記比較ロジック手段と、前
   記レジスタ・ファイル手段とに接続されて、前記第１の
   状態の前記選択信号に応答して前記実効リング番号を選
   択し、かつ第２の状態の前記選択信号に応答して前記第
   ３のリング番号部分を選択する選択ロジック手段とを含
   み、該選択ロジック手段はこれにより第４のリング番号
   を生成することを特徴とする請求項１記載の実行装置。 ３、前記第１および第２のデータ部分、あるいは前記第
   １または第２のデータ部分について演算論理処理を行い
   、第３のデータ部分を持つ第３のオペランドを生成する
   演算論理手段と、 前記制御ストア手段と、前記選択ロジック 手段と、前記演算手段とに接続されて、第２の複数のフ
   ァームウェア・ワード信号に応答して、前記第４のリン
   グ番号を前記第３のデータ部分に付加する合成ロジック
   手段とを更に設けることを特徴とする請求項２記載の実
   行装置。 ４、第１のリング制御信号が第２の状態にある時、前記
   実効リング番号が２進数００であることを特徴とする請
   求項１記載の実行装置。 ５、第２のリング制御信号が第１の状態にあるならば、
   前記実効リング番号が前記第２のリング番号と等しいこ
   とを特徴とする請求項１記載の実行装置。 ６、第３のリング制御信号が第１の状態にあり、前記保
   全処理信号が第１の状態にあり、かつ前記第２のリング
   番号が前記第１のリング番号部分より大きかあるいはこ
   れと等しければ、前記実効リング番号が前記第２のリン
   グ番号と等しいことを特徴とする請求項１記載の実行装
   置。 ７、第３のリング制御信号が第１の状態にあり、前記保
   全処理信号が第１の状態にあり、かつ前記第２のリング
   番号が前記第１のリング番号部分より小さければ、前記
   実効リング番号が前記第１のリング番号部分と等しいこ
   とを特徴とする請求項１記載の実行装置。 ８、第３のリング制御信号が第１の状態にありかつ前記
   特権信号が第２の状態にあるならば、前記実効リング番
   号が２進数００と等しいことを特徴とする請求項１記載
   の実行装置。