JPS6336012B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は仮想計算機システムに関し、特に仮想
記憶機能を有する仮想計算機システムに関する。

近年、“仮想計算機”という概念が考えられ、
実用化の試みがなされている。仮想計算機の効用
を要約すると次の２つに集約できる。

(1) 計算機システムを使つている複数のユーザが
あたかも自動が計算機システムを専有している
ような環境を１台のハードウエアを使つて実現
できる。

(2) アーキテクチヤが若干異なる計算機システ
ム、またはシステム構成が若干異なる計算機シ
ステムを仮想的に作ることができる。

したがつて仮想計算機を使うことにより、異な
るオペレーテイング・システム（OS）の下で走
るプログラムを同時に走らせることが可能であ
り、またシステム構成をより柔軟に変えることが
できる。そしてシステムの動作状態の監視が可能
となり、また計算機に備えられているデバグ機能
を各ユーザは使うことができる。

第１図に従来の一般的な計算機システムの概念
図、第２図に仮想計算機システムの概念図を示
す。第１図、第２図において実計算機は計算機ハ
ードウエアのことである。オペレーテイング・シ
ステム（OS）は複数のユーザ・プログラムがそ
の下で走るために、計算機リソース（中央処理装
置、主記憶装置、チヤネル、入出力制御装置、入
出力装置およびシステム・コンソール等）を各プ
ログラムが共有するように管理する。そしてオペ
レーテイング・システムと実計算機との間にハー
ドウエア・インタフエースという概念的なインタ
フエースが設定されている。ユーザ・プログラム
とオペレーテイング・システムとの間にはユー
ザ・プログラム／OSインタフエースと呼ばれる
インタフエースが設定されている。

仮想計算機システムの場合、システム・リソー
スを各プログラムが共有するように、仮想計算機
モニター（VMM）と呼ばれるプログラムが複数
のオペレーテイング・システムを管理する。第２
図において破線で囲まれた部分が従来の一般の計
算機システムに対応するものであり、仮想計算機
（VM）と呼ばれ、仮想計算機システムのもとで
は複数の仮想計算機を同時に走らせることができ
る。

今日、計算機システムを効率よく運用するため
にマルチプログラミング技術が使用されており、
このマルチプログラミング技術によればシステ
ム・リソース（中央処理装置、主記憶装置、チヤ
ネル、入出力制御装置、入出力装置およびシステ
ム・コンソール等）を各プログラムが共有するこ
とができる。

これらのシステム・リソースの管理はオペレー
テイング・システムが行なつており、通常“特権
命令”と呼ばれるオペレーテイング・システムの
みが発生できる命令によつて、これらのシステ
ム・リソースにアクセスすることができる。個々
のユーザプログラムは“非特権モード”が割当て
られ、ユーザプログラムが前述の“特権命令”を
出すと“特権命令例外”と呼ばれるプログラム割
込が検出される。

仮想計算機の場合、従来のオペレーテイング・
システムは複数個同時に走ることが可能であり、
従つて従来オペレーテイング・システムが管理し
ていたシステム・リソースは仮想計算機モニター
（VMM）と呼ばれるプログラムが管理する。そ
して各ユーザのプログラムは使用しているオペレ
ーテイング・システムも含めてすべて“非特権モ
ード”が割当てられ、仮想計算機モニターのみが
“特権モード”で動作する。したがつて各ユーザ
が使用しているオペレーテイング・システムが
“特権命令”を実行しようとするとプログラム割
込が検出され仮想計算機モニターに実行制御が渡
り、仮想計算機モニターはこの“特権命令”をシ
ミユレーシヨンする。

仮想計算機の場合、前述した通り、複数個のオ
ペレーテイング・システムが同時に走るので、性
能を考えた場合、実計算機の主記憶装置のスペー
スが（通常のスペース）×（オペレーテイングシス
テムの数）だけ存在するのが望ましい。そして従
来は主記憶装置のコストの問題から仮想記憶シス
テムが利用されてきた。

この場合、後述するように、仮想計算機モニタ
ーにより主記憶の管理が行なわれる。したがつて
仮想計算機モニターの役割は概略次の通りであ
る。

(1) 各ユーザプログラム（オペレーテイング・シ
ステムも含めて）がシステム・リソースを効率
よく共有するように制御する。

(2) 各オペレーテイング・システムから出された
“特権命令”をシミユレーシヨンする。

(3) すべての割込（この中にはＩ／Ｏ割込、外部
割込および仮想記憶に附随する割込等も含まれ
る）を受けとつて、それらの割込原因に応じた
処理をして、必要ならば各オペレーテイング・
システムに割込を通知する。

仮想計算機における主記憶の管理は以下のよう
に行なわれる。

第３図に仮想計算機システムにおけるアドレス
空間の概念図、第４図にその具体例を示す。この
例は仮想計算機システムのもとで走るオペレーテ
イング・システムが仮想記憶システムを採用して
いるときの場合である。第３図において、仮想ア
ドレス、実アドレスはオペレーテイング・システ
ムが管理している仮想記憶上でのアドレスであ
り、オペレーテイング・システムが管理している
アドレス変換用のテーブルを使用して動的アドレ
ス変換（DAT）が実現される。従来の計算機シ
ステム（仮想計算機でない場合）では、この実ア
ドレスが主記憶装置アドレスと対応ずけられる
が、仮想計算機では複数のオペレーテイング・シ
ステムが同時に存在するので、ホストマシンの実
装主記憶のスペースが足りない。したがつてオペ
レーテイング・システムが管理している実アドレ
スをホストマシンでは論理アドレスとみなして、
ホストマシンの主記憶スペースの管理を仮想計算
機モニターが行なつている。

これを２重ページングと呼んでいる。この２重
ページングを行なうと性能上大変なオーバヘツド
になるので、２つのDAT変換テーブルを合成し
たテーブル（シヤドウ・テーブルと呼ばれる）を
仮想計算機モニターが用意して高速化を図る例が
発表されている。

つまり、オペレーテイング・システムが管理し
ている論理アドレスとホストマシンの主記憶アド
レスとの対応テーブルを仮想計算機モニターが管
理している。

前述の２つの変換テーブルのいずれかが変更さ
れれば、それをシヤドウ・テーブルへ反映させな
ければならないが、この処理を仮想計算機モニタ
ーが行なつている。第４図の具体例について説明
する。第４図はオペレーテイング・システムが管
理している論理ページアドレス１６を仮想計算機
モニターが管理しているホストマシンの実ページ
アドレス１００に対応させる例である。第４図に
おいてＡはオペレーテイング・システムによつて
作成されたDATテーブルであり、論理ページア
ドレス１６を実ページアドレス６に写像する。Ｃ
は仮想計算機モニターによつて作成されたDAT
テーブルであり、オペレーテイング・システムの
実ページアドレス６をホストマシンの実ページ１
００に写像する。Ｂはシヤドウ・テーブルであ
り、論理ページアドレス１６をホストマシンの実
ページアドレス１００に直接写像する。

以上は中央処理装置（CPU）における主記憶
の管理を述べたが、チヤネルに関しては以下のよ
うな処理が仮想計算機モニターにより行なわれ
る。仮想計算機のオペレーテイング・システムが
入出力装置起動命令を出すと、この命令は特権命
令であり、仮想計算機モニターに割出される。仮
想計算機側のオペレーテイング・システムが入出
力装置を起動するときのチヤネルプログラムはオ
ペレーテイング・システムが管理している実アド
レスで記述されている。したがつて、仮想計算機
モニターはこのチヤネルプログラムを仮想計算機
モニターが管理している主記憶上に作成し直し、
データアドレス、コマンド制御語（CCW）アド
レス等をホストマシン上の実アドレスに変換しな
おす。したがつてユーザ・プログラムによる
CCW修飾はサポートされない。

仮想計算機は、本明細書冒頭に述べた如き利点
を有するものであるが、同一プログラムを従来通
りの一般計算機のオペレーテイング・システムの
下で走らせた場合と比較して、仮想計算機の下で
走らせた場合は仮想計算機特有のオーバヘツドの
ためにある程度性能低下が生ずる。そのオーバヘ
ツドは直接的なものと間接的なものに分けること
ができ概略以下の通りである。

(1) 直接的なオーバヘツド。

主として仮想計算機モニターのソフトウエア
が処理を行なつていく上で生ずるオーバヘツド
であり以下のものがある。

(a) 特権命令のシミユレーシヨンによるオーバ
ヘツド。

前述のように、各ユーザプログラムは使用
しているオペレーテイング・システムも含め
て“非特権モード”が割当てられているので
オペレーテイング・システムが出す特権命令
はすべて仮想計算機モニターによつてシミユ
レーシヨンされる。

(b) 各ユーザプログラムの切換えのためのオー
バヘツド。

(c) オペレーテイング・システムの仮想記憶機
能のサポートのためのオーバヘツド。

これは前述のシヤドウ・テーブルの管理の
ためのオーバヘツドである。

(d) チヤネルプログラムの変換のためのオーバ
ヘツド。

オペレーテイング・システムが入出力装置
を起動するときのチヤネルプログラムはホス
ト計算機にとつては論理アドレスであるの
で、これを仮想計算機モニターはホスト計算
機の実アドレスに変換する。

(e) 割込みのサポートのためのオーバヘツド。

仮想計算機ではすべての割込は仮想計算機
モニターに割り出されるのでこの割込を必要
ならばオペレーテイング・システムに反映す
る必要があり、仮想計算機モニターがその処
理を行なう。

(f) コンソール機能のサポート。

デバツク機能も含めてコンソール機能のサ
ポートを仮想計算機モニターが行なう。

(2) 間接的なオーバヘツド。

現在のオペレーテイング・システムはシステ
ム・リソースの利用率を高くするため、リソー
スの割付けや管理の方法に様々なアルゴリズム
を組んでいるが、これらを仮想計算機システム
の下で走らせると逆効果を及ぼす場合がある。

すでに述べた通り、仮想計算機には種々の利点
があるが同時に、性能低下もまた生ずる。

本発明は仮想計算機における性能低下を押さえ
るために前記オーバヘツドのうち“オペレーテイ
ング・システムの仮想記憶機能のサポートのため
のオーバヘツド”および“チヤネルプログラムの
変換のためのオーバヘツド”を削減することを目
的とするものであり、そのため本発明は、複数の
オペレーテイング・システムと、該複数のオペレ
ーテイング・システムを管理する管理プログラム
をそなえ、該管理プログラムの制御のもとに上記
複数のオペレーテイング・システムを１つの計算
機システム上で動作させるとともに、複数のオペ
レーテイング・システムの各々に対して、または
複数のオペレーテイング・システム群毎に共通に
主記憶装置上の連続した領域を専有的に割当てる
ようにした計算機システムにおいて、 各々のオペレーテイング・システムに割当てら
れた領域の先頭アドレスおよび最終アドレスを保
持し、リージヨンを規定する複数のチヤネル用ア
ドレス変換レジスタと、 あるオペレーテイング・システムが動作中に入
出力命令が発行されたとき、そのオペレーテイン
グ・システムの領域の識別子を含み、次のCCW
アドレスとして、該オペレーテイング・システム
の領域内に用意されたチヤネル・プログラムの先
頭アドレスを、当該領域内の相対アドレスで指定
するコマンドを、上記管理プログラム内のチヤネ
ル・コマンド語として生成するオペレーテイン
グ・システムの領域の識別子をチヤネルまたはサ
ブチヤネルに伝達する手段と、 該オペレーテイング・システムの領域の識別子
に応じて上記複数のチヤネル用アドレス変換レジ
スタの一つを選択する手段と、 上記オペレーテイング・システムの領域の識別
子をチヤネルまたはサブチヤネル上に保持する手
段とを設け、 チヤネルによる主記憶装置のアクセスの際に与
えられたアドレスに対して上記オペレーテイン
グ・システムの領域の識別子で選択されたチヤネ
ル用アドレス変換レジスタ内の先頭アドレスを加
算し、その結果のアドレスが該チヤネル用アドレ
ス変換レジスタ内の最終アドレスより大きくない
とき、該加算結果のアドレスを実際の主記憶アド
レスとして使用することを特徴とする。

本発明は各ユーザのオペレーテイング・システ
ムに対して、ホスト・マシンの主記憶装置の連続
した領域（この領域をリージヨンと呼ぶ）を割当
て、２重ページングに関するオーバヘツドを完全
になくすようにしたものである。また本発明は容
易に類推できるように主記憶装置のバツフアメモ
リに対しても適用される。

第５図に本発明の概念図を示す。第５図におい
てベース（BASE）レジスタ、リミツト
（LIMIT）レジスタはリージヨンの先頭アドレ
ス、最終アドレスを絶対アドレスで保持している
レジスタであり、中央処理装置から主記憶装置に
アクセスするときに使用される。またMPREXレ
ジスタは仮想計算機モニタのプレフイクス領域を
示すレジスタである。AMRは各VMの領域の先
頭アドレス、最終アドレスを絶対アドレスで保持
するレジスタであり、チヤネルから主記憶装置に
アクセスするときに使用される。またVMMプロ
グラムリージヨンはVMMプログラム領域およ
び、VMMプレフイクス領域から成つている。
VMMプログラム領域には複数のオペレーテイン
グシステムを同時に動作させるための管理プログ
ラム（VMMプログラム）がおかれる。VMMプ
レフイクス領域はプログラム（VMMプログラ
ム、VMプログラムのいずれかを問わず）の実行
中に発生した割込の割込情報および制御をVMM
割込処理プログラムに与え、割込処理を行なわせ
るために使用される。またVMプログラムリージ
ヨンはVMプログラム領域およびVMプレフイク
ス領域から成つている。VMプログラム領域には
ユーザが与えるオペレーテイングシステム（VM
プログラム）がおかれる。VMプレフイクス領域
はVMMプログラムによる割込処理の結果をVM
プログラムに与えるために使用される。CPUお
よびチヤネルはVMMプログラムの実行中のアド
レシングとVMプログラムの実行中のアドレシン
グが異なるためいずれのプログラムの実行中であ
るかを識別するために動作状態が定義される。
VMMプログラム実行中にはホスト・マシンの主
記憶装置全体がアクセス可能であるのに対し、
VMプログラム実行中はそのVM（オペレーテイ
ングシステム）に割当てられた領域内のみをアク
セス可能であるように制御される。実行中のVM
が割当てられた領域外をアクセスしようとすると
アドレス指定例外が認識される。CPUおよびチ
ヤネルの動作状態は第６図に示されている。
CPUはVMM状態あるいはVM状態で動作する。
すなわちVMM状態はVMMプログラムの実行中
であることを示し、VM状態はVMプログラムの
実行中であることを示している。状態の遷移は、
VM状態において割込が発生するとVMM状態へ
遷移する場合と、VMM状態において状態の遷移
を引き起す命令（RTN命令）が実行されると
VM状態へ遷移する場合とがある。上記の状態は
CPU内部に保持された１ビツトの記憶機能の値
により識別される。チヤネル（あるいはサブチヤ
ネル）はノン・アドレス・モジユレーシヨン・モ
ードあるいはアドレス・モジユレーシヨン・モー
ドで動作する。すなわちノン・アドレス・モジユ
レーシヨン・モードはVMMのチヤネルプログラ
ムの実行中であることを示し、アドレス・モジユ
レーシヨン・モードはVMのチヤネルプログラム
の実行中であることを示す。チヤネル（あるいは
サブチヤネル）は初期状態ではノン・アドレスモ
ジユレーシヨン・モードでありSIO命令で最初に
実行されるコマンドがモードを変更するコマンド
（TVMコマンド）であればアドレス・モジユレ
ーシヨンモードに遷移する。該TVMコマンドが
出なければノン・アドレス・モジユレーシヨン・
モードのまま動作する。

次にCPUの主記憶アクセス時のアドレス変換
について述べる。

第７図は本発明の実施例におけるアドレス変換
過程を示したものである。図ａはVM状態におけ
るアドレス変換であり図ｂはVMM状態における
アドレス変換である。システム絶対アドレスは主
記憶装置に割付けられたアドレスに対応するもの
であり、他のアドレスはシステム絶対アドレスに
変換されて主記憶アクセスが行なわれる。システ
ム絶対アドレスはVMMプログラムには認識でき
るが、VMプログラムには認識できない。VMプ
ログラムで認識できるアドレスは論理アドレス
（VM）、実アドレス（VM）、絶対アドレス
（VM）だけであり、それぞれ従来の計算機にお
ける論理アドレス、実アドレス、絶対アドレスに
対応するものである。DAT
（DynamicAddressTranslation：動的アドレス変
換）、プレフイクシング（VM）も従来と同じ変
換であり、それぞれVMの提供するDATテーブ
ル、プレフイクス値を使用して行なわれる。アド
レスげたはかせは本発明の特徴的なものであり、
第８図にその変換の概念図を示す。

BASEレジスタ、LIMITレジスタにはそれぞ
れ現在実行中のVMの領域の先頭アドレス、最終
アドレスが保持されている。第７図の絶対アドレ
ス（VM）に対してBASEレジスタの値を加算し
てシステム絶対アドレスを得る。このシステム絶
対アドレスはLIMITレジスタの値と比較され、
前者が後者より大きいとアドレス指定例外のプロ
グラム割込が発生する。したがつて、そのVMプ
ログラムが動作中にはそのVMに割当てられた領
域以外の領域へのアクセスはハードウエアによつ
て禁止される。

BASEレジスタ、LIMITレジスタは、VMの数
に関係なくCPU内部に一組だけ存在すれば十分
であり、ある動作中のVMが別のVMにデイスパ
ツチされるときに、VMMによつてBASEレジス
タ、LIMITレジスタに次に実行されるVMに割
当てられた領域の先頭アドレス、最終アドレス
（システム絶対アドレス）がロードされる。

次にVMM状態におけるアドレシングを述べ
る。VMMプログラムの論理アドレス（VMM）
に対してはDATは行なわれない。従つて論理ア
ドレスは即、実アドレス（VMM）とみなされ
る。実アドレス（VMM）はプレフイクシング
（VMM）による変換が行なわれて、システム絶
対アドレスとなる。プレフイクシング（VMM）
はホスト計算機がマルチプロセシングシステムの
とき必要なものである。プレフイクシング
（VMM）で使われるプレフイクス値はVMMプ
レフイクス領域を示す値である。

次に割込時のアドレシングについて述べる。

VM状態で割込が発生すると割込処理に使用さ
れるアドレスは実アドレス（VMM）とみなさ
れ、VMMのプレフイクシングを対象にして行な
われる。同時にVM状態から、VMM状態への遷
移が発生し、VMMに制御が移る。VMM状態で
割込が発生した場合は、同様に実アドレス
（VMM）が使われるが、状態遷移は発生しない。

次にチヤネルの主記憶アクセス時のアドレシン
グを述べる。

チヤネルに関しては、アドレス・モジユレーシ
ヨン・モードとノン・アドレス・モジユレーシヨ
ン・モードにおいて、アドレシングが異なる。

アドレスモジユレーシヨンモードではチヤネル
から主記憶にアクセスするときには、CPUと同
様な“アドレスげたはかせ”が行なわれるが、ノ
ンアドレスモジユレーシヨン・モードでは行なわ
れない。この“アドレスげたはかせ”を採用する
ことにより、従来の計算機ではサポートしていな
かつた“ユーザプログラムによるCCW修飾”を
サポートすることができる。チヤネルの“アドレ
スげたはかせ”のためにAMRと呼ばれるレジス
タが複数個設けられる。各レジスタは一対の
BASEレジスタ、LIMITレジスタから成り、
CPUにおけるBASEレジスタ、LIMITレジスタ
と同一様式のものである。これらの一対のレジス
タには番号が付けられ、リージヨン識別子と対応
づけられている。AMRの構成は第９図に図示さ
れている。一方リージヨン識別子は各VMに一意
的に対応づけられており、その対応関係はVMM
によつて管理されている。リージヨン識別子はチ
ヤネル（あるいはサブチヤネル）に保持され、チ
ヤネルによる主記憶アクセス時リージヨン識別子
が“アドレスげたはかせ”のためのAMRのレジ
スタ選択のために使われる。リージヨン識別子に
対応するAMR中のBASEレジスタ、LIMITレジ
スタには、VMMによつてあらかじめそのリージ
ヨン識別子に対応するVMの領域の先頭アドレ
ス、最終アドレスがロードされ、保持される。
“アドレスげたはかせ”のアドレス計算はCPUの
場合と同じである。チヤネルの起動時、チヤネル
に対してリージヨン識別子を指示するためにチヤ
ネルコマンドにTVMと呼ばれるコマンドが新設
される。このコマンドがチヤネルで実行される
と、以降のチヤネルによるメモリアクセスは、こ
のリージヨン識別子に対応するAMRエントリー
の“アドレスげたはかせ”によるアドレス修飾を
受ける。第１０図にTVMコマンドの様式を示
す。

実際には仮想計算機のオペレーテイング・シス
テムが入出力装置を起動する命令は次のように仮
想計算機モニターで処理される。仮想計算機のオ
ペレーテイング・システムが入出力装置を起動す
る命令を出すと、この命令は“特権命令”であ
り、仮想計算機モニターに割り出される。仮想計
算機モニターは、その仮想計算機に対応するリー
ジヨン識別子を指定したTVMコマンドをチヤネ
ルプログラムの先頭に付加して、入出力装置を起
動する命令を出し直す。

第１１図は、チヤネルプログラムの実行の概念
図である。第１１図において、は、仮想計算機
２のオペレーテイング・システムが付加したチヤ
ネルプログラムであり、はユーザプログラムが
用意したチヤネルプログラム、は仮想計算機モ
ニターがリージヨン識別子“２”をチヤネルに伝
送するために用意したTVMコマンドである。次
のCCWアドレスは、当該オペレーテイング・シ
ステムに割り当てられたリージヨン＃２内におけ
る絶対アドレス（図示α）でを指示するように
される。

次に本発明の実施例を図面により説明する。第
１２図は仮想計算機システムとして動作する実計
算機ハードウエアの１実施例ブロツク図である。
図中、１は主記憶装置、２は記憶制御ユニツト
（SCU）、３は命令ユニツト(I)、４は実行ユニツ
ト(E)、５はコンソール、６はチヤネル制御ユニツ
ト（CHC）、７は入出力装置（Ｉ／Ｏ）である。
本発明は、第１１図において、主として記憶制御
ユニツト（SCU）およびチヤネル制御ユニツト
（CHC）に関する。

次に記憶制御ユニツト（SCU）のブロツク構
成を第１３図に示す。第１３図において、１０は
TBLレジスタ、１１はCRIレジスタ、１２は
CHRレジスタ、１３はRGN−IDレジスタ、１４
はベースレジスタ、リミツトレジスタ、１５は
AMRレジスタ、１６は選択ゲート、１７はDAT
加算器、１８と１８′はプレフイクスレジスタ、
１９はTRレジスタ、２０は比較回路、２１はプ
レフイクス回路、２２は比較回路、２３はSTO
−IDレジスタ、２４はLARレジスタ、２５は選
択ゲート、２６はTLBバツフア、２７，２８は
比較回路、２９はTWRレジスタ、３０は選択ゲ
ートである。

TBLレジスタ１０は主記憶より読出したアド
レス変換テーブルのデータを保持するレジスタで
ある。CRIレジスタ１１はアドレス変換テーブル
のセグメント長およびセグメントテーブル先頭ア
ドレスを保持するレジスタである。CHRレジス
タ１２はチヤネルからメモリアクセス要求があつ
たとき、アドレス及びデータを保持するレジスタ
である。RGN−IDレジスタ１３はチヤネルから
メモリアクセス要求が生じたときチヤネルからア
ドレスとともに送られてくるリージヨン識別子を
保持するレジスタである。AMR１５はチヤネル
から送られてきたアドレスを修飾するレジスタで
ある。

STO−IDレジスタ２３は中央処理装置に用意
されているSTOスタツクのうち現在有効なSTO
番号を保持するレジスタである。STO−ID２３
はTLB２６中に保持されているIDと比較されて
対応するTLBエントリが該当するものであるか
どうかチエツクされる。LARレジススタ２４は
中央処理装置から主記憶内のオペランドや命令に
アクセスするときの論理アドレスを保持するレジ
スタである。このレジスタはTLBの内容との比
較およびDATテーブルのアクセス時に使用され
る。TLB２６は主記憶内のDATテーブルを索引
することなくアドレス変換を高速に行なうための
バツフアである。TLB２６は論理アドレスの一
部の情報を使用して索引され、TLB２６の１エ
ントリには論理ページアドレスのうち索引に使用
されなかつたビツト、論理ページアドレスに対応
する物理ページアドレスに対応する物理ページア
ドレスおよびTLBのエントリが登録されたとき
有効であつたSTO−ID、リージヨンID（Ｒ−
ID）、の値等が格納されている。通常、LARレジ
スタ２４内の論理アドレスはTLB２６を索引し
て物理アドレスに変換される。TWRレジスタ２
９はTLB２６をリード／ライトするとき使用さ
れるレジスタである。

第１５図は、システムがVM状態にあるか
VMM状態にあるかを記憶する回路、および管理
プログラムが動作中に使用されるプレフイクスレ
ジスタ１８′（MPRFX）とオペレーテイング・
システムが動作中に使用されるプレフイクスレジ
スタ１８（PREFIX）を選択する信号を作成する
回路である。

第１５図において、８１はVM状態あるいは
VMM状態を表示するラツチであり、信号線８４
がオン（“１”）の時VM状態を表わし、信号線８
５がオンの時VMM状態を表わす。信号線８２は
VMM状態からVM状態へ状態を変える命令
（RTN命令）が実行された時オンになる信号線で
ラツチ８１がVM状態を表示するようにセツトさ
れる。信号線８３はラツチ８１がVM状態を表示
していて、かつ割込処理が終了時点（信号線８６
がオン）にオンになる信号線であり、ラツチ８１
をVM状態からVMM状態へ変化させる。信号線
１００はVM状態あるいはVMM状態における割
込処理時おこなわれる主記憶アクセス時にオンに
される。信号線８７はVM状態あるいはVMM状
態において、割込処理でない主記憶アクセスのと
きオンにされる。信号線８８は信号線８４および
８７がオンのときオンとなり、プレフイクス処理
時にPREFIXレジスタを選択することを指示す
る。信号線１０１は８９あるいは１００がオンの
ときオンとなりプレフイクス処理時にMPRFXレ
ジスタを選択することを指示する。

第１３図の動作は以下の通りである。最初に
VM状態における動作を説明する。プログラム内
で指定されたベース・レジスタ、インデツクス・
レジスタおよびページ内相対アドレスをもとにし
て実効的な論理アドレスがハードウエアによりも
とめられてLARレジスタ２４にセツトされる。
この論理アドレスはセグメント番号、ページ番
号、ページ内相対アドレスに分けて考えることが
できる。そしてセグメント番号の一部およびペー
ジ番号が選択ゲート２５を通してTLB２６に与
えられ対応するTLBエントリーを読出す。そし
てTLBから読出された論理アドレス部とLARレ
ジスタ内TLB索引に使用されなかつたセグメン
ト番号の一部とが比較回路２７により比較され
る。同時にIDレジスタ２３の内容とTLBエント
リ中のID部とが比較回路２８により比較される。
そして比較回路２７および２８が共に一致出力を
発するときTLBによるアドレス変換は成功し、
TLBエントリ中の物理アドレス部とLARレジス
タ２４内のページ内相対アドレスとが選択ゲート
３０により結合されて、主記憶をアクセスするた
めの物理アドレスとなる。この求められた物理ア
ドレスにより主記憶がアクセスされ動作が進行す
る。

一方、比較回路２７および２８の少なくともい
ずれか一方が一致出力を発しないときTLBによ
るアドレス変換は失敗する。このときは、主記憶
に格納されているアドレス変換テーブル（セグメ
ントテーブル、ページテーブル）を読出して物理
アドレスを作成することになる。まず、CR1レジ
スタ１１に保持されているセグメントテーブル先
頭アドレスとLARレジスタ２４内に保持されて
いるセグメント番号をDAT加算器１７で加算し、
加算結果をTRに一時保持する。そしてTRレジ
スタ１９の内容について、プレフイクスレジスタ
１８、比較回路２０、プレフイクス回路２１によ
り、周知のプレフイクス処理を行なう。その後、
プレフイクス処理されたTRレジスタ１９の内容
とBASEレジスタ１４の内容をDAT加算器１７
で加算し、加算結果を再びTRレジスタ１９に保
持する。そしてこのTRレジスタ１９の内容と
LIMITレジスタ１４の内容を比較回路２２で比
較する。もしTRレジスタ１９の内容がLIMITレ
ジスタ１４の内容より大きければアドレス指定例
外が発生し、アドレス変換は中止される。一方、
正常な場合はTRレジスタ１９の内容より小さい
とき処理が続行される。いまTRレジスタ１９は
システム絶対アドレスを保持しており、これを選
択ゲート３０を経由して主記憶に送り、主記憶内
のセグメントテーブル中からセグメントテーブル
エントリを読出しTBLレジスタ１０に保持する。
そしてTBLレジスタ中に読出されたセグメント
テーブルエントリ中の一部ビツトがページテーブ
ルの先頭アドレスとなつているので、これと
LARレジスタ２４中のページ番号とをDAT加算
器１７で加算し、加算結果をTRレジスタ１９に
一時保持する。そしてTRレジスタ１９の内容に
ついて前記と同様なプレフイクス処理を行ない、
プレフイクス処理されたTRレジスタの内容と
BASEレジスタ１４の内容をDAT加算器１７で
加算し、加算結果を再びTRレジスタ１９に保持
する。そしてこのTRレジスタ１９の内容と
LIMITレジスタ１４の内容を再び比較回路２２
で比較し、前記と同様にアドレス指定例外の有無
を判定する。アドレス例外が発生しなければ処理
を続行する。いまTRレジスタ１９はシステム絶
対アドレスを保持しており、これを選択ゲート３
０を介して主記憶に送り、主記憶内のページテー
ブル中からページテーブルエントリを読出し
TBLレジスタ１０に保持する。そして、TBLレ
ジスタ中に読出されたページテーブルエントリ中
の一部ビツトが実ページアドレスの上位ビツトに
対応するものであるから、これについて前述と同
様にプレフイクス処理、BASEレジスタ１４の内
容の加算、LIMITレジスタとの比較処理を行な
う。アドレス指定例外が発生しなければTRレジ
スタ１９は、TBLレジスタ中のページテーブル
エントリの一部ビツトとBASEレジスタ１４の値
を加算した値を保持しており、この値を選択ゲー
ト３０へ送り、LAR２４内のページ内相対アド
レスと結合することにより主記憶の物理アドレス
が求められこの対応関係がTLBに登録される。
これによりアドレス変換が終了する。

次に、VMM状態における第１３図の動作を説
明する。VMM状態においては、LARレジスタ
２４に物理アドレスがセツトされている。そのた
め、上記したようなDAT機構によるアドレス変
換は行なわず、LARレジスタ２４の上位アドレ
スを、プレフイクスレジスタ１８′（MPRFX）、
比較回路２０、プレフイクス回路２１によりプレ
フイクス処理するだけである。そして、プレフイ
クス処理された上位アドレスとLARレジスタ２
４の下位アドレスを選択ゲート３０を経由して主
記憶に送り主記憶にアクセスする。

次にチヤネル制御ユニツトおよびチヤネルのブ
ロツク構成を第１４図に示す。第１４図におい
て、４０はチヤネル制御ユニツト、４１はブロツ
ク・マルチプレクサ・チヤネル、４２はバイト・
マルチプレクサ・チヤネル、５０は主記憶からき
たデータおよび主記憶へ送るデータを保持するレ
ジスタ、５１は中央処理装置の命令ユニツトから
送られてきたコマンドおよびアドレスを保持する
レジスタ、５２はコマンドを解読するデコーダ、
５３は同じく命令ユニツトから送られてきたフラ
グ情報、カウント情報、リージヨン識別子を保持
するレジスタ、５４はチヤネルから送られてくる
リージヨン識別子を保持するレジスタ、５５はチ
ヤネルから送られてくるアドレスを保持するレジ
スタ、５６はチヤネル選択および記憶制御ユニツ
ト（SCU）への要求を制御する制御部、６０は
チヤネル制御ユニツトから送られてくるリージヨ
ン識別子を保持するレジスタ、６１はチヤネル制
御ユニツトから送られてくるアドレスを保持する
レジスタおよび転送バイト数を計数するバイトカ
ウンタ、６２は入出力装置から送られてくる入力
データを複数バイト保持するレジスタ、６３は入
出力装置へ送る出力データを複数バイト保持する
レジスタ、６４は入出力装置との間の各種タグ情
報線を制御するタグ制御部、７０はチヤネル制御
ユニツトから送られてくるリージヨン識別子を保
持するレジスタ、７１はチヤネル制御ユニツトか
ら送られてくるアドレスを保持するレジスタおよ
び転送バイト数を計数するバイトカウンタ、７２
の入出力装置から送られてくる入力データを１バ
イト保持するレジスタ、７３は入出力装置へ送る
出力データを１バイト保持するレジスタ、７４は
入出力装置との間の各種タグ情報線を制御するタ
グ制御部である。第１４図のチヤネル制御部４
０、ブロツクマルチプレクサチヤネル４１、バイ
トマルチプレクサチヤネル４２の構成において、
リージヨン識別子に関する部分以外は従来の構成
と同一であるので詳細な説明は省略する。以下、
リージヨン識別子に関する部分について説明す
る。前述の第１０図に示すようにTVMコマンド
にはリージヨン識別子が付加されており、チヤネ
ルがTVMコマンドを実行するため、主記憶のコ
マンド制御語（CCW）が中央処理装置の命令ユ
ニツトを経由してチヤネル制御装置４０に送られ
てくると、チヤネル制御装置４０ではTVMコマ
ンドをレジスタ５１のコマンド保持部にセツトす
るとともに、リージヨン識別子をレジスタ５３内
のリージヨン識別子保持部にセツトする。そして
デコーダ５２でTVMコマンドであることを識別
すると、レジスタ５３に保持されているリージヨ
ン識別子をチヤネルに送りチヤネル内のレジスタ
６０（または７０）にセツトする。以後、チヤネ
ルは主記憶にアクセスするためにアドレス情報を
チヤネル制御ユニツト４６を介して記憶制御ユニ
ツト（SCW）へ送出するとき、同時にリージヨ
ン識別子を付加してアドレス情報を送出する。チ
ヤネル内のレジスタ６０（または７０）に保持さ
れているリージヨン識別子はチヤネル制御ユニツ
ト４０内のレジスタ５４を経由して記憶制御ユニ
ツト（SCU）へ送出される。記憶制御ユニツト
（SCU）においては、送られてきたリージヨン識
別子を第１３図に示すレジスタ１３にセツトす
る。一方、チヤネルからのアドレス情報は記憶制
御ユニツト（SCU）においては第１３図に示す
レジスタ１２にセツトされる。そしてチヤネルか
ら主記憶へのアクセスに際しては第１３図に示す
AMRレジスタ１５の内容によりアドレス変換が
行なわれる。第１３図のレジスタ１３に保持され
ているリージヨン識別子は複数のAMRレジスタ
のうち１つを選択する。次にレジスタ１２に保持
されているアドレスと選択されたAMRレジスタ
のBASEアドレスとがDAT加算器１７により加
算され、TRレジスタ１９に一時保持される。そ
してTRレジスタ１９の内容と、選択された
AMRレジスタのLIMITアドレスとが比較回路２
２により比較され、TRレジスタ１９の内容が
LIMITアドレスより小さければ、TRレジスタ１
９の内容は選択ゲート３０を経由して主記憶装置
へ送られ、アクセスが行なわれる。一方、比較回
路２２による比較の結果、TRレジスタ１９の内
容がLIMITアドレスより大であればアドレス例
外が発生し、主記憶へのアクセスは行なわれな
い。このようにリージヨン識別子およびAMRレ
ジスタにより、“アドレスゲタはかせ”が行なわ
れるので各チヤネルはプログラム上のアドレス０
から始まる指定された連続領域を自由にアクセス
することができる。

以上述べたように、本発明によれば主記憶装置
上のアクセス可能領域を指定する手段をもうけ、
CPUと非同期にチヤネルが主記憶をアクセスす
るとき、複数のオペレーテイング・システムと効
率的に動作できる。

【図面の簡単な説明】

第１図は一般的な計算機システムの概念図、第
２図は仮想計算機システムの概念図、第３図は仮
想計算機におけるアドレス空間の概念図、第４図
は仮想計算機におけるアドレス空間の具体例、第
５図は本発明の概念図、第６図はCPUの状態の
遷移図、第７図はアドレス変換の過程を示す図、
第８図はアドレスゲタはかせの概念図、第９図は
AMRレジスタの構造を示す図、第１０図は
TVMコマンドの様式を示す図、第１１図はチヤ
ネルプログラム実行の概念図、第１２図は実計算
機ハードウエアの１実施例ブロツク図、第１３図
は記憶制御ユニツト（SCU）のブロツク構成図、
第１４図はチヤネル制御ユニツトおよびチヤネル
のブロツク構成図、第１５図は状態記憶回路であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 複数のオペレーテイング・システムと、該複
   数のオペレーテイング・システムを管理する管理
   プログラムをそなえ、該管理プログラムの制御の
   もとに上記複数のオペレーテイング・システムを
   １つの計算機システム上で動作させるようにした
   仮想計算機システムにおいて、 上記複数のオペレーテイング・システムの各々
   に対して、主記憶装置上の連続した領域を専有的
   に割り当てるとともに、各々の領域の先頭アドレ
   スおよび最終アドレスをシステム絶対アドレスで
   保持する複数のチヤネル用アドレス変換レジスタ
   を設け、 更にチヤネルは、与えられるアドレスをそのま
   まシステム絶対アドレスとして使用するノン・ア
   ドレス・モジユレーシヨン・モードと、与えられ
   るアドレスをシステム絶対アドレスに変換して使
   用するアドレス・モジユレーシヨン・モードとを
   有し、 上記管理プログラムは、あるオペレーテイン
   グ・システムから入出力命令が発行されると、 (1) アドレス・モジユレーシヨン・モードへの移
   行指示、 (2) 当該オペレーテイング・システムに割り当て
   られた領域を識別するリージヨン識別子、及
   び、 (3) 当該オペレーテイング・システムが上記入出
   力命令用に用意したCCWの先頭アドレスを、
   当該オペレーテイング・システムに割り当てら
   れた領域内における絶対アドレスで表示したア
   ドレス値、 を含む特殊コマンドをチヤネルに伝達し、 チヤネルは該特殊コマンドを受け取ると、以後
   アドレス・モジユレーシヨン・モードになるとと
   もに上記リージヨン識別子を記憶手段に保持し、
   該リージヨン識別子に基づいて対応する上記アド
   レス変換レジスタが選択され、該レジスタに記憶
   された先頭アドレス値に、上記特殊コマンドで与
   えられたCCWの先頭アドレスが加算され、該加
   算されたアドレスが上記アドレス変換レジスタに
   記憶された最終アドレスを超えていない事を条件
   に、該加算されたアドレスをシステム絶対アドレ
   スとして主記憶をアクセスしてCCWを読み出す
   ことを特徴とする仮想計算機システム。