JPS61221847A - 主記憶装置制御方式 - Google Patents
主記憶装置制御方式Info
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- JPS61221847A JPS61221847A JP60045814A JP4581485A JPS61221847A JP S61221847 A JPS61221847 A JP S61221847A JP 60045814 A JP60045814 A JP 60045814A JP 4581485 A JP4581485 A JP 4581485A JP S61221847 A JPS61221847 A JP S61221847A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理システムの主記憶装置の制御方式に
関する。
関する。
大型の情報処理システムにおける、比較的大容量の主記
憶は、しばしば複数の主記憶装置で構成され、それらの
主記憶装置は互いに独立に動作して、並行動作が可能な
ようにされる。
憶は、しばしば複数の主記憶装置で構成され、それらの
主記憶装置は互いに独立に動作して、並行動作が可能な
ようにされる。
このような、主記憶構成において、各主記憶装置のアド
レスは、公知の、いわゆるインタリーブ方式によって、
主記憶装置間を横断するように付与することが、処理能
力を高めるために望ましい場合が多い。
レスは、公知の、いわゆるインタリーブ方式によって、
主記憶装置間を横断するように付与することが、処理能
力を高めるために望ましい場合が多い。
又、公知のように、主記憶には、例えば２〜４キロバイ
ト程度の大きさに等分割した領域ごとに、キーを設ける
方式がある。それらのキーは、各対応領域の、記憶保護
制御情報及びその他の記憶管理情報として用いられる。
ト程度の大きさに等分割した領域ごとに、キーを設ける
方式がある。それらのキーは、各対応領域の、記憶保護
制御情報及びその他の記憶管理情報として用いられる。
キーは、主記憶とは別の、キー用の記憶装置に保持され
るが、主記憶アクセスの場合に、通常は同時にキーにも
アクセスが行われて、キー情報を更新する。
るが、主記憶アクセスの場合に、通常は同時にキーにも
アクセスが行われて、キー情報を更新する。
従って、一般にキーの記憶装置は主記憶装置内に置かれ
るのが、制御上及び増設単位として好ましいが、インタ
リーブが行われる場合には、主記憶の記憶装置と、キー
の記憶装置とで、主記憶アドレスとの対応構成が異なっ
てくるので、アクセ大制御上で特別の考慮を要する場合
がある。
るのが、制御上及び増設単位として好ましいが、インタ
リーブが行われる場合には、主記憶の記憶装置と、キー
の記憶装置とで、主記憶アドレスとの対応構成が異なっ
てくるので、アクセ大制御上で特別の考慮を要する場合
がある。
〔従来の技術と発明が解決しようとする問題点〕第２図
は、情報処理システムの一構成例を示すブロック図であ
る。
は、情報処理システムの一構成例を示すブロック図であ
る。
主記憶制御装置（ＭＣＵ） １に、複数の中央処理装置
（ＣＰＵ） ２、チャネル処理装置（ＣＨＰ） ３、サ
ービスプロセッサ（ＳＶＰ） ４、及び主記憶装置（Ｍ
ＳＵ） ５−０．５−１が接続され、それらは主記憶制
御装置１を介して、互いに通信することができる。
（ＣＰＵ） ２、チャネル処理装置（ＣＨＰ） ３、サ
ービスプロセッサ（ＳＶＰ） ４、及び主記憶装置（Ｍ
ＳＵ） ５−０．５−１が接続され、それらは主記憶制
御装置１を介して、互いに通信することができる。
主記憶装置５−０．５−１の各々は、本来の主記憶の記
憶領域であるデータ記憶部６と、キー情報を保持するキ
ー記憶部７を有するものとする。
憶領域であるデータ記憶部６と、キー情報を保持するキ
ー記憶部７を有するものとする。
主記憶制御装置１は、中央処理装置２、チャネル制御装
置３等からの主記憶アクセス要求を受けると、要求アド
レスから、複数の主記憶装置５−０．５−１の１装置を
決定して、アクセス動作を起動する信号を送る。
置３等からの主記憶アクセス要求を受けると、要求アド
レスから、複数の主記憶装置５−０．５−１の１装置を
決定して、アクセス動作を起動する信号を送る。
主記憶装置５−０．５−１はアクセス起動信号によって
、データ記憶部６の指定のアドレスへのアクセス動作を
実行し、又並行して、アクセスした領域に対する、キー
記憶部７上のキーを、リード／ライトのアクセス種類等
に従って更新する。
、データ記憶部６の指定のアドレスへのアクセス動作を
実行し、又並行して、アクセスした領域に対する、キー
記憶部７上のキーを、リード／ライトのアクセス種類等
に従って更新する。
主記憶装置間のインタリーブが無い場合には、各主記憶
装置５−０．５−１のデータ記憶部６には、連続した主
記憶アドレスが割り当てられるので、キー記憶部７には
、データ記憶部６に割り当てられているアドレスに対応
する領域のキーを保持するようにし、データ記憶部６の
指定アドレスの、上位ビット列を使って、キー情報へア
クセスするように構成することができる。
装置５−０．５−１のデータ記憶部６には、連続した主
記憶アドレスが割り当てられるので、キー記憶部７には
、データ記憶部６に割り当てられているアドレスに対応
する領域のキーを保持するようにし、データ記憶部６の
指定アドレスの、上位ビット列を使って、キー情報へア
クセスするように構成することができる。
しかし、主記憶装置間インタリーブを行う場合には、各
主記憶装置５−０．５−１のデータ記憶部６が、例えば
１メガバイトづつの８個の記憶バンクに分かれていて、
各記憶バンクが８バイトを１語としてアクセスできると
すると、例えば第３図に示すように、２台の主記憶装置
のデータ記憶部（それらをＭＳＵＯＳＭＳＵＩとする）
を通して、横断する方向にアドレスを割り当てる。
主記憶装置５−０．５−１のデータ記憶部６が、例えば
１メガバイトづつの８個の記憶バンクに分かれていて、
各記憶バンクが８バイトを１語としてアクセスできると
すると、例えば第３図に示すように、２台の主記憶装置
のデータ記憶部（それらをＭＳＵＯＳＭＳＵＩとする）
を通して、横断する方向にアドレスを割り当てる。
この場合、主記憶制御装置１は、アクセス要求アドレス
の、下位から７ビツト目のビット値を判定し、０”であ
ればＭＳＵＯ１°１゛ であればＭＳＵＩにデータがあ
るものとして、アクセスを起動する必要がある。
の、下位から７ビツト目のビット値を判定し、０”であ
ればＭＳＵＯ１°１゛ であればＭＳＵＩにデータがあ
るものとして、アクセスを起動する必要がある。
このようにインクリーブをした場合に、例えば主記憶ア
ドレス領域を、６４バイトより大きな領域、例えば通常
のように２又は４キロバイトの領域に分割し、それらの
ブロックに対して、キーを設けるとする。
ドレス領域を、６４バイトより大きな領域、例えば通常
のように２又は４キロバイトの領域に分割し、それらの
ブロックに対して、キーを設けるとする。
その場合には、あるブロックのキーを、ＭＳｔｌＯ。
ＭＳＵＩ何れの側に置くにしても、そのブロックの半分
の領域に対するアクセスにおいては、データ記憶部と、
対応するキーを保持するキー記憶部とが、別の主記憶装
置にあることになる。
の領域に対するアクセスにおいては、データ記憶部と、
対応するキーを保持するキー記憶部とが、別の主記憶装
置にあることになる。
このために従来は、キー記憶部を主記憶装置に置いて、
インタリーブをしないか、又はインタリーブをする場合
には、キー記憶部を主記憶装置と全く別個に制御するこ
とにして、例えば主記憶制御装置にキー記憶部を置く等
の方法によらなければならないという問題があった。
インタリーブをしないか、又はインタリーブをする場合
には、キー記憶部を主記憶装置と全く別個に制御するこ
とにして、例えば主記憶制御装置にキー記憶部を置く等
の方法によらなければならないという問題があった。
前記の問題点は、データ記憶部とキー記憶部を有し、互
いに独−立に動作可能にされた、複数の主記憶装置を有
する情報処理システムにおいて、該各車記憶装置は、上
記データ記憶部のアクセス起動指定と、上記キー記憶部
のアクセス起動指定とを、個別に受信する手段を有し、
該指定に従って、該データ記憶部及びキー記憶部の、何
れか一方又は両方のアクセスを実行するように構成され
た、本発明の主記憶装置制御方式によって解決される。
いに独−立に動作可能にされた、複数の主記憶装置を有
する情報処理システムにおいて、該各車記憶装置は、上
記データ記憶部のアクセス起動指定と、上記キー記憶部
のアクセス起動指定とを、個別に受信する手段を有し、
該指定に従って、該データ記憶部及びキー記憶部の、何
れか一方又は両方のアクセスを実行するように構成され
た、本発明の主記憶装置制御方式によって解決される。
即ち、各主記憶装置にデータ記憶部とキー記憶部を持ち
、主記憶制御装置では、アクセス要求しているデータを
保持する主記憶装置を決定すると同時に、それとは別に
、キーを保持する主記憶装置を決定するようにする。
、主記憶制御装置では、アクセス要求しているデータを
保持する主記憶装置を決定すると同時に、それとは別に
、キーを保持する主記憶装置を決定するようにする。
又、主記憶装置に対するアクセス起動信号は、データ記
憶部とキー記憶部の起動を別個に指定するようにする。
憶部とキー記憶部の起動を別個に指定するようにする。
このようにして、主記憶制御装置から主記憶装置に対し
、前記の決定に従って、同じア゛ドレス指定について、
例えば一方の主記憶装置のデータ記憶部と、他方の主記
憶装置のキー記憶部を同時に起動したり、或いは一方の
主記憶装置のみのデータ記憶部とキー記憶部を共に起動
したりすることを可能にする。
、前記の決定に従って、同じア゛ドレス指定について、
例えば一方の主記憶装置のデータ記憶部と、他方の主記
憶装置のキー記憶部を同時に起動したり、或いは一方の
主記憶装置のみのデータ記憶部とキー記憶部を共に起動
したりすることを可能にする。
以上により、主記憶装置にデータ記憶部とキー記憶部を
持つ構成とし、且つ主記憶装置間にアドレスのインタリ
ーブを適用することが可能になる。
持つ構成とし、且つ主記憶装置間にアドレスのインタリ
ーブを適用することが可能になる。
〔実施例〕第１図は本発明の一実施例構成を示すブロッ
ク図である。
ク図である。
主記憶装置５−０．５−１は、第２図のようにデータ記
憶部６とキー記憶部７からなり、データ記憶部６は、第
３図に示すように、主記憶装置間にまたがるインタリー
ブ方式によるアドレスが付与されているものとする。
憶部６とキー記憶部７からなり、データ記憶部６は、第
３図に示すように、主記憶装置間にまたがるインタリー
ブ方式によるアドレスが付与されているものとする。
第１図の主記憶制御装置１において、アクセス要求アド
レス１０は、第０〜３１ビツトからなる、３２ビツトに
よってバイトアドレスを指定する。
レス１０は、第０〜３１ビツトからなる、３２ビツトに
よってバイトアドレスを指定する。
従って、その第２５ビツトは、６４バイトの境界を示し
、第３図のアドレス付けを参照して明らかなように、第
２５ビツトが′０゛ であればデータ記憶部ＭＳｔｌＯ
，“１゛であればＭＳＩＩＩに、所要のデータがあるこ
とを表示している。
、第３図のアドレス付けを参照して明らかなように、第
２５ビツトが′０゛ であればデータ記憶部ＭＳｔｌＯ
，“１゛であればＭＳＩＩＩに、所要のデータがあるこ
とを表示している。
従って、第２５ビツトによって、データ記憶部起動ラッ
チ１１−０又は１１−１の一方をオンにする。
チ１１−０又は１１−１の一方をオンにする。
又、本例では、各主記憶装置５−０．５−１のデータ記
憶部６を８メガバイトとしたので、各キー記憶部７は、
それぞれ８メガバイトの連続データ領域に対するキー情
報を保持する。
憶部６を８メガバイトとしたので、各キー記憶部７は、
それぞれ８メガバイトの連続データ領域に対するキー情
報を保持する。
従って、キーが主記憶装置５−０にあるか５−１にある
かは、８メガバイトを境界として決定され、これはアク
セス要求アドレス１０の第８ビツトによって、キーの属
する主記憶装置が決定することを意味する。
かは、８メガバイトを境界として決定され、これはアク
セス要求アドレス１０の第８ビツトによって、キーの属
する主記憶装置が決定することを意味する。
従って、アクセス要求アドレス１０の第８ビツトにより
、キー記憶部起動ラッチ１２−０又は１２−１の一方を
オンにする。
、キー記憶部起動ラッチ１２−０又は１２−１の一方を
オンにする。
以上によりセットされるラッチ１１−０． ’１１−１
．１２−０．１２−１の出力と共に、従来と同様のアド
レス線１３にアクセス要求アドレス１０のアドレスを乗
せ、アクセス起動線１４をオンにして主記憶装置５−０
１５−１を起動する。
．１２−０．１２−１の出力と共に、従来と同様のアド
レス線１３にアクセス要求アドレス１０のアドレスを乗
せ、アクセス起動線１４をオンにして主記憶装置５−０
１５−１を起動する。
その結果、主記憶装置５−０ 、５−１は、同一のアド
レスによるアクセス起動が同時に行われるが、ラッチ１
１−０と１２−〇又は１１−１と１２−１の組み合わせ
指定よって、それぞれ「不動作」、「データ記憶部のみ
起動」、「キー記憶部のみ起動」及び「データ記憶部と
キー記憶部を共に起動」の４ケースの１つを指定され、
両生記憶装置によって、データとキーへのアクセスが並
行して実行される。
レスによるアクセス起動が同時に行われるが、ラッチ１
１−０と１２−〇又は１１−１と１２−１の組み合わせ
指定よって、それぞれ「不動作」、「データ記憶部のみ
起動」、「キー記憶部のみ起動」及び「データ記憶部と
キー記憶部を共に起動」の４ケースの１つを指定され、
両生記憶装置によって、データとキーへのアクセスが並
行して実行される。
以上の説明から明らかなように本発明によれば、データ
記憶部とキー記憶部を持つ構成の主記憶装置に、アドレ
スのインタリーブを適用することが可能になるので、実
装上の便宜と、主記憶性能が共に満足され、情報処理シ
ステムの品質を改善するという著しい工業的効果がある
。
記憶部とキー記憶部を持つ構成の主記憶装置に、アドレ
スのインタリーブを適用することが可能になるので、実
装上の便宜と、主記憶性能が共に満足され、情報処理シ
ステムの品質を改善するという著しい工業的効果がある
。
第１図は本発明一実施例構成のブロック図、第２図は情
報処理システムの一構成例ブロック図、第３図はインタ
リーブの説明図である。 図において、 １は主記憶制御装置、 ２は中央処理装置、３はチャネ
ル処理装置、４はサービスプロセッサ、５−０ 、５−
１は主記憶装置、 ６はデータ記憶部、 ７はキー記憶部、１０はアクセ
ス要求アドレス、 １１−０．１１−１はデータ記憶部起動ラッチ、１２−
０．１２−１はキー記憶部起動ラッチ、１３はアドレス
線、 １４はアクセス起動線茅 １ 幻 茅 ２ 国
報処理システムの一構成例ブロック図、第３図はインタ
リーブの説明図である。 図において、 １は主記憶制御装置、 ２は中央処理装置、３はチャネ
ル処理装置、４はサービスプロセッサ、５−０ 、５−
１は主記憶装置、 ６はデータ記憶部、 ７はキー記憶部、１０はアクセ
ス要求アドレス、 １１−０．１１−１はデータ記憶部起動ラッチ、１２−
０．１２−１はキー記憶部起動ラッチ、１３はアドレス
線、 １４はアクセス起動線茅 １ 幻 茅 ２ 国
Claims (1)
- データ記憶部とキー記憶部を有し、互いに独立に動作可
能にされた、複数の主記憶装置を有する情報処理システ
ムにおいて、該各主記憶装置は、上記データ記憶部のア
クセス起動指定と、上記キー記憶部のアクセス起動指定
とを、個別に受信する手段を有し、該指定に従って、該
データ記憶部及びキー記憶部の、何れか一方又は両方の
アクセスを実行するように構成されていることを特徴と
する主記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045814A JPS61221847A (ja) | 1985-03-08 | 1985-03-08 | 主記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045814A JPS61221847A (ja) | 1985-03-08 | 1985-03-08 | 主記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61221847A true JPS61221847A (ja) | 1986-10-02 |
| JPH037980B2 JPH037980B2 (ja) | 1991-02-04 |
Family
ID=12729717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045814A Granted JPS61221847A (ja) | 1985-03-08 | 1985-03-08 | 主記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61221847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348954A (ja) * | 1989-07-17 | 1991-03-01 | Fujitsu Ltd | キー記憶制御方式 |
-
1985
- 1985-03-08 JP JP60045814A patent/JPS61221847A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348954A (ja) * | 1989-07-17 | 1991-03-01 | Fujitsu Ltd | キー記憶制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH037980B2 (ja) | 1991-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |