JPS6115245A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6115245A JPS6115245A JP13466484A JP13466484A JPS6115245A JP S6115245 A JPS6115245 A JP S6115245A JP 13466484 A JP13466484 A JP 13466484A JP 13466484 A JP13466484 A JP 13466484A JP S6115245 A JPS6115245 A JP S6115245A
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- Japan
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- data
- address
- signal line
- storage device
- byte
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置における記憶装置に関し特に記
憶装置に対するアドレスの仕方に関する。
憶装置に対するアドレスの仕方に関する。
（従来の技術）
従来、記憶装置からのデータの読出し幅が最小アドレス
可能データ単位よシも大きい場合には、−回の読出しで
アクセスかり能なアドレスくけ制限があシ、任意のアド
レスからデータを読出すことは不可能であった。
可能データ単位よシも大きい場合には、−回の読出しで
アクセスかり能なアドレスくけ制限があシ、任意のアド
レスからデータを読出すことは不可能であった。
（発明が解決しようとする問題点）
このアドレス境界条件のため、記憶装置から続出したい
データのビット幅が物理的なインターフェースバスのビ
ット幅と等しいが、あるいは小さい場合においても、一
度のメモリアクセスでデー夕を読出すことができず、二
回のメモリアクセスが必要となる場合があった。
データのビット幅が物理的なインターフェースバスのビ
ット幅と等しいが、あるいは小さい場合においても、一
度のメモリアクセスでデー夕を読出すことができず、二
回のメモリアクセスが必要となる場合があった。
本発明の目的は、メモリアクセスしたいデータ幅がイン
ターフェースのデータ幅と姉しいか、あるいは小さい場
合には一回のメモリアクセスによシ所望のデータをアク
セスできるように構成し、さらに所望のデータがデータ
信＋ｉＩｉ！上で正規化された形でアクセスすることが
できるように構成した記憶装置を提供するととＫある。
ターフェースのデータ幅と姉しいか、あるいは小さい場
合には一回のメモリアクセスによシ所望のデータをアク
セスできるように構成し、さらに所望のデータがデータ
信＋ｉＩｉ！上で正規化された形でアクセスすることが
できるように構成した記憶装置を提供するととＫある。
（問題点を解決するための手段）
本発明による記憶装置においては、インターフェースパ
スがデータ幅として最小アドレス可能データ単位の２の
整数べき乗の幅を有し、そのアドレス信号線がデータ幅
単位の指定を行うアドレスビットと、データ幅のうち最
小アドレス可能データ単位を指定するサブアドレスビッ
トとから成るシステムにおいて使用されるものである。
スがデータ幅として最小アドレス可能データ単位の２の
整数べき乗の幅を有し、そのアドレス信号線がデータ幅
単位の指定を行うアドレスビットと、データ幅のうち最
小アドレス可能データ単位を指定するサブアドレスビッ
トとから成るシステムにおいて使用されるものである。
本発明においては複数のメモリバンクと、複数のインク
リメンタと、複数の比較器と、ローデータとを具備し、
データアクセス要求があった時に、指定された最小アド
レス可能データ単位がインターフェースパスのデータ信
号線の最下位位置に出力され、上位のデータ位置には指
定されたアドレス以降のデータ単位が出力されるように
構成したものである。
リメンタと、複数の比較器と、ローデータとを具備し、
データアクセス要求があった時に、指定された最小アド
レス可能データ単位がインターフェースパスのデータ信
号線の最下位位置に出力され、上位のデータ位置には指
定されたアドレス以降のデータ単位が出力されるように
構成したものである。
複数のメモリバンクは、それぞれバイト単位にデータを
格納するためのものである。
格納するためのものである。
複数のインクリメンタは、複数のメモリバンクのアドレ
スをそれぞれ＋１づつ増分するためのものである。
スをそれぞれ＋１づつ増分するためのものである。
複数の比較器は、アドレス信号線から供給されるアドレ
ス情報の有効性を判定して、複数のインクリメンタにそ
れぞれ比較の結果を供給するためのものである。
ス情報の有効性を判定して、複数のインクリメンタにそ
れぞれ比較の結果を供給するためのものである。
ローデータは、複数のメモリバンクから出力されたデー
タを整列して出力信号線に与えるためのものである。
タを整列して出力信号線に与えるためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明による記憶装置を含む情報処理システ
ムの一実施例を示すブロック図である。
ムの一実施例を示すブロック図である。
第１図において、１０１はデータ処理装置、１０２は記
憶装置、１０６けデータ処理装置１０１と記憶装置１０
２との間を接続するためのインターフェースパスである
。
憶装置、１０６けデータ処理装置１０１と記憶装置１０
２との間を接続するためのインターフェースパスである
。
本実施例においては、最小アドレス単位を８ビツトバイ
トとして取扱い、インター７エースバス１０３上のデー
タ幅が２の２乗によって与えられる４バイトである場合
を考える。
トとして取扱い、インター７エースバス１０３上のデー
タ幅が２の２乗によって与えられる４バイトである場合
を考える。
インターフェースパス１０６の各信号線の構成例をｔａ
２図に示す。第２図において、アドレス信号線は４バイ
ト単位でアドレスを指定するためのアドレスビット２０
８と、上記４バイトのなかの１バイトを指定するための
サブアドレスビット２０９とから構成しである。
２図に示す。第２図において、アドレス信号線は４バイ
ト単位でアドレスを指定するためのアドレスビット２０
８と、上記４バイトのなかの１バイトを指定するための
サブアドレスビット２０９とから構成しである。
第８図は、本発明による記憶装置の一実施例を示すブロ
ック図である。第８図において、６１３〜６１６はそれ
ぞれインクリメンタ、６１７〜６２０はそれぞれメモリ
バンク、３２１〜６２４は比較器、６２５はローデータ
である。インクリメンタ６１３〜６１６はそれぞれアド
レス信号線２０８から供給されるアドレスデータを入力
し、アドレスを比較するだめの比較器６２１〜６２４の
出力をそれぞれ判定し、比較器６２１〜６２４の出力を
それぞれそのまま送出するか、あるいは＋１だけ増分し
て送出するためのものである。メモリパンクロ１７〜６
２０は、それぞれバイト単位の入出力を行うことができ
るメモリである。ローチータロ２５は指定されたアドレ
スのバイトデータがデータ信号線２０４に出力されるよ
うに、データの形式を整列するためのものである。
ック図である。第８図において、６１３〜６１６はそれ
ぞれインクリメンタ、６１７〜６２０はそれぞれメモリ
バンク、３２１〜６２４は比較器、６２５はローデータ
である。インクリメンタ６１３〜６１６はそれぞれアド
レス信号線２０８から供給されるアドレスデータを入力
し、アドレスを比較するだめの比較器６２１〜６２４の
出力をそれぞれ判定し、比較器６２１〜６２４の出力を
それぞれそのまま送出するか、あるいは＋１だけ増分し
て送出するためのものである。メモリパンクロ１７〜６
２０は、それぞれバイト単位の入出力を行うことができ
るメモリである。ローチータロ２５は指定されたアドレ
スのバイトデータがデータ信号線２０４に出力されるよ
うに、データの形式を整列するためのものである。
第４図は、本発明による第８図に示した記憶装置の動作
を説明するための説明図である。第４図において４２６
はメモリの最初の数アドレスの内容を示したブロックで
あシ、小ブロックの中の数字は各バイトのアドレスを示
している。４２７はインターフェースパス１０６上の各
バイトに対応した４個のアドレス情報を個々に比較する
だめの比較器６２１〜６２４によって得られた結果を示
しており、右から左に向って低位アドレスから高位アド
レスのバイトへと対応している。比較器出力４２７の各
ブロックの表かの１は、与えられたサブアドレスがメモ
リパンクロ１７〜る２０のアドレスより大きいことを示
すものである。４２８はインターフェース１０６上のア
ドレス信号線の内容を示すものである。第４図では、４
２７よジインターフエースパス１０Ａ上のアドレスが６
番地であることを示している。この状態で、メモリパン
クロ１７〜６２０から読出されたデータは４２９に示し
たものである。さらに、ローチータロ２５を通過し先後
のデータは４６０によって示しである。この例では、ノ
（イトアドレスの６＠地から４バイトのデータを読出し
ている。
を説明するための説明図である。第４図において４２６
はメモリの最初の数アドレスの内容を示したブロックで
あシ、小ブロックの中の数字は各バイトのアドレスを示
している。４２７はインターフェースパス１０６上の各
バイトに対応した４個のアドレス情報を個々に比較する
だめの比較器６２１〜６２４によって得られた結果を示
しており、右から左に向って低位アドレスから高位アド
レスのバイトへと対応している。比較器出力４２７の各
ブロックの表かの１は、与えられたサブアドレスがメモ
リパンクロ１７〜る２０のアドレスより大きいことを示
すものである。４２８はインターフェース１０６上のア
ドレス信号線の内容を示すものである。第４図では、４
２７よジインターフエースパス１０Ａ上のアドレスが６
番地であることを示している。この状態で、メモリパン
クロ１７〜６２０から読出されたデータは４２９に示し
たものである。さらに、ローチータロ２５を通過し先後
のデータは４６０によって示しである。この例では、ノ
（イトアドレスの６＠地から４バイトのデータを読出し
ている。
例えば、比較器２２における下位アドレス側の２本の信
号線がアクティベートされている場合には、データを表
わすバイトアドレス４または）（イトアドレス５がアク
セスされず、インターフェースバス１０３上の各データ
信号線のデータ幅である４バイトが加えられ７’ｌ：８
番地および９番地の内容が読出される。４３０は読出さ
れたデータのアドレスを示すものである。一方、上記を
従来技術によ）構成すると、例えば、ある構成において
インターフェース上にアドレスとして４バイトを与える
とバイトアドレスの例えは６番地および７番地のデータ
を最初に取出し、次にバイトアドレスとして８バイトを
与えてバイトアドレスの８番地と９番地のデータを読出
し、２回のメモリアクセスによって取出したデータを合
成する必要があった。
号線がアクティベートされている場合には、データを表
わすバイトアドレス４または）（イトアドレス５がアク
セスされず、インターフェースバス１０３上の各データ
信号線のデータ幅である４バイトが加えられ７’ｌ：８
番地および９番地の内容が読出される。４３０は読出さ
れたデータのアドレスを示すものである。一方、上記を
従来技術によ）構成すると、例えば、ある構成において
インターフェース上にアドレスとして４バイトを与える
とバイトアドレスの例えは６番地および７番地のデータ
を最初に取出し、次にバイトアドレスとして８バイトを
与えてバイトアドレスの８番地と９番地のデータを読出
し、２回のメモリアクセスによって取出したデータを合
成する必要があった。
本発明では、任意のアドレスから読出されたデータがイ
ンターフェースバスのデータビット幅以下のものである
ならば、一度のメモリアクセスによシ読出される。
ンターフェースバスのデータビット幅以下のものである
ならば、一度のメモリアクセスによシ読出される。
（発明の効果）
以上説明したように本発明は、記憶装置の内部に最小ア
ドレス可能データ単位に１個づつにアドレスを比較する
ため複数の比較器を用意し、メモリアクセスの際には最
小アドレス可能データ単位ごとのメモリバンクに供給す
るアドレスとしてインターフェースパス上のアドレスに
１を加え、上記比較器による比較結果がアクティベート
された場合には、当該メモリパンクに供給されるインタ
ーフェースバス上のアドレス信号線のアドレスに１を加
えて一回のメモリアクセスによシ所望のデータをアクセ
スすることができるという効果がある。
ドレス可能データ単位に１個づつにアドレスを比較する
ため複数の比較器を用意し、メモリアクセスの際には最
小アドレス可能データ単位ごとのメモリバンクに供給す
るアドレスとしてインターフェースパス上のアドレスに
１を加え、上記比較器による比較結果がアクティベート
された場合には、当該メモリパンクに供給されるインタ
ーフェースバス上のアドレス信号線のアドレスに１を加
えて一回のメモリアクセスによシ所望のデータをアクセ
スすることができるという効果がある。
第１図は、本発明による記憶装置を含むデータ処理シス
テムの一実施例を示すブロック図である。 第２図は、第１図に示すインターフェースパスの信号の
一部を説明する説明図である。 １０１・・・データ処理装置 １０２・・・記憶装置 ６１６〜３１６ψ・争インクリメンタ ３１７〜６２０・ｅやメモリバンク ３２１〜３２４・ｅ＠比較器 ６２５拳１１−ローデータ
テムの一実施例を示すブロック図である。 第２図は、第１図に示すインターフェースパスの信号の
一部を説明する説明図である。 １０１・・・データ処理装置 １０２・・・記憶装置 ６１６〜３１６ψ・争インクリメンタ ３１７〜６２０・ｅやメモリバンク ３２１〜３２４・ｅ＠比較器 ６２５拳１１−ローデータ
Claims (1)
- インターフェースバスがデータ幅として最小アドレス
可能データ単位の２の整数べき乗の幅を有し、前記イン
ターフェースバスのアドレス信号線がデータ幅単位の指
定を行うアドレスビットと、データ幅のうちの前記最小
アドレス可能データ単位を指定するサブアドレスビット
とから成るシステムにおいて使用される記憶装置であつ
て、それぞれバイト単位にデータを格納するための複数
のメモリバンクと、前記複数のメモリバンクのアドレス
をそれぞれ＋１づつ増分するための複数のインクリメン
タと、前記アドレス信号線から供給されるアドレス情報
の有効性を判定して前記複数のインクリメンタにそれぞ
れ結果を供給するための複数の比較器と、前記複数のメ
モリバンクから出力されたデータを整列して出力信号線
に与えるためのローデータとを具備し、データアクセス
要求があつた時に指定された前記最小アドレス可能デー
タ単位が前記インターフェースバスのデータ信号線の最
下位位置に出力され、上位のデータ位置には前記指定さ
れたアドレス以降のデータ単位が出力されるように構成
したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13466484A JPS6115245A (ja) | 1984-06-29 | 1984-06-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13466484A JPS6115245A (ja) | 1984-06-29 | 1984-06-29 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115245A true JPS6115245A (ja) | 1986-01-23 |
Family
ID=15133666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13466484A Pending JPS6115245A (ja) | 1984-06-29 | 1984-06-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335146U (ja) * | 1986-08-22 | 1988-03-07 | ||
| JPS63108443A (ja) * | 1986-10-24 | 1988-05-13 | Nec Corp | マイクロプロセツサのデ−タ・アクセス方式 |
| US4773048A (en) * | 1986-02-21 | 1988-09-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having even and odd numbered bank memories |
-
1984
- 1984-06-29 JP JP13466484A patent/JPS6115245A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4773048A (en) * | 1986-02-21 | 1988-09-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having even and odd numbered bank memories |
| JPS6335146U (ja) * | 1986-08-22 | 1988-03-07 | ||
| JPS63108443A (ja) * | 1986-10-24 | 1988-05-13 | Nec Corp | マイクロプロセツサのデ−タ・アクセス方式 |
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