JPH03252993A - Ｅ↑２ｐｒｏｍの情報書込み装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的に消去可能なＥ２ＰＲＯＭ　（ＥＥＰ
ＲＯＭとも称す）に対する情報書込み装置に関する。

［従来の技術〕 中央を寅算処理装置（ｃｐｕ）の実行対象の演算プログ
ラムを格納しておくメモリとして、不揮発性で、かつ、
電気的に消去可能なＥ２ＰＲＯＭが知られている。Ｅ２
ＰＲＯＭの書き込みはページ書き込みを用いているので
、書き込み装置にアドレス指定された書き込み対象の１
ペ一ジ分の情報をメモリ内のレジスタに保持し、このレ
ジスタに保持されている情報を各対応のアドレスのメモ
リセルに記憶させて行く。このＥ２ＰＲＯＭに対して記
憶内容を全面的に書き換える場合、８にバイトのＥ２Ｐ
ＲＯＭで約２〜３秒の時間を要し、書き込み時間がラン
ダムアクセスメモリ（ＲＡＭ）に比べると非常に長くな
るという欠点があった。

〔発明が解決しようとする課題〕

したがって、プログラム格納用に複数個のＥ２ＰＲＯＭ
を用いると、従来では１つのＥ２ＰＲＯＭの書き込みが
終了した後、次のＥ２ＰＲＯＭの書き込みを行うので、
全てのＥ２ＰＲＯＭの書換えに数十秒という多大の時間
がかかるという不具合が従来のＥ２ＰＲＯＭの書込み装
置にはあった。

そこで、本発明の目的は、このような不具合を解消し、
従来のＥ２ＰＲＯＭ自身の回路変更を行うことなく、複
数のＥ２ＰＲＯＭに渡る記憶内容の書き換え時間を短縮
させることが可能なＥ２ＰＲＯＭの情報書込み装置を提
供することにある。

Ｅ２ＰＲＯＭに記憶されたことを検出する書込み終了検
出手段と、該書込み終了検出手段の書込終了の検出に応
じて次回の書込みを前記書込み指示手段に指令する制御
手段とを具えたことを特徴とする。

〔作　用１ 本発明では、複数のＥ２ＰＲＯＭに対して並列的に情報
の書き込みを行うようにしたので、従来の直列的な書き
込み処理に比べて、Ｅ２ＰＲＯＭの個数に反比例した時
間で書き込み処理を終了することができる。

〔課題を解決するための手段〕

このような目的を達成するために、本発明は、複数のＥ
２ＰＲＯＭに記憶すべき情報を、前記複数のＥ２ＰＲＯ
Ｍ毎に予め分割し、当該分割した各情報を一定容量単位
で前記複数のＥ２ＰＲＯＭにほぼ同時に送信すると共に
書込みの指示を行う書込み指示手段と、当該書込みの指
示された情報が前記複数の［実施例］ 以下、図面を参照して本発明実施例を詳細に説明する。

第１図は本発明実施例の基本構成を示す。

第１図において、複数のＥ２ＰＲＯＭ２００に記憶すべ
き情報を、前記複数のＥ２ＰＲＯＭ毎に予め分割しであ
る。１００は、分割した各情報を一定容量単位で前記複
数のＥ２ＰＲＯＭにほぼ同時に送信すると共に書き込み
の指示を行う書込指示手段である。

３００は当該書込みの指示された情報が上記複数のＥ２
ＰＲＯＭに記憶されたことを検出する書込終了検出手段
である。

４００は上記書込終了検出手段の書込み終了の検出に応
じて次回の書込みを上記書込み指示手段に指令する制御
手段である。

第２図は本発明実施例における回路構成を示す。

第２図において、ＣＰＵｌ０　、第１　Ｅ２ＦＲＯＭ２
０．第２Ｅ２ＰＲＯＭ３０およびデコーダ４０が共通に
バス接続されている。ＣＰＵｌ０は第１および第２　Ｅ
２ＰＲＯＭ２０．３０に対してアドレス信号線４−１に
よりアドレス指定を行い、アクセス（読み書き）対象の
データをデータ！！β−２に送出する。また、書き込み
および読出しの指示を表わすリード／ライト信号をリー
ド／ライト信号線β−３に送出する。

本実施例ではＣＰＵｌ０がＥ２ＰＲＯＭ２０．３０に対
する情報書き込み装置として動作する。

第１および第２　Ｅ２ＦＲＯＭ２０．３０には従来周知
のものを使用することが可能であり、それぞれラッヂ回
路２１．３１を有し、ｌページ分のデータを保持記憶し
、最初に指定されたアドレスから順次にデータを対応ア
ドレスのメモリセルに書き込む。

デコーダ４０はＣＰＵｌ０の発生したアドレス信号を信
号解読し、アドレスと対応のＥ２ＰＲＯＭにチップセレ
クト（Ｃ／Ｓ）信号を発生し、そのＥ２ＰＲＯＭを動作
可能状態に設定する。

このような回路におけるプログラム情報の書き換え処理
について第３図のフローヂャートを参照して説明する。

第３図は、第２図のＣＰＵｌ０の実行する制御手順を示
す。

なお、２つのＥ２ＰＲＯＭ２０．３０にまたがって書き
込むべきプログラム情報が不図示のワークメモリに予め
記憶されているものとする。

ＣＰＵｌ０はプログラム情報の書き換えについて指示を
外部入力すると、第３図の制御手順を開始する。

すなわち、ＣＰＵｌ０はプログラム情報のステップ数等
によりプログラム情報の容量がＥ２ＰＲＯＭ２０．３０
の２つにまたがることを確認する（ステップＳｌの肯定
判定）。次にＣＰＵｌ０はワークメモリから第１Ｅ２Ｐ
ＲＯＭ２０への書き込みの対象の１ペ一ジ分のプログラ
ム情報を読出して、第１　Ｅ２ＰＲＯＭ２０にバスを介
して送信する。また、ライト信号（書込み指示信号）を
も発生する。したがってこの時のＣＰＵｌ０は書込み指
示手段として動作する。さらに、このとき、ページの最
終アドレスのプログラム情報がＣＰＵｌ０内の内部第２
レジスタに一時保存される（ステップＳ２）。

次に、ＣＰＵｌ０はワークメモリから第２　Ｅ２ＰＲＯ
Ｍへ書き込むべき１ペ一ジ分のプログラム情報を読出し
て、第２　Ｅ２ＰＲＯＭ３０に送信し、ライト信号を発
生する。このとき、ページの最終アドレスのプログラム
情報がＣＰＵ内の内部第２レジスタに一時保存される（
ステップＳ３）。

ＣＰＵｌ０側からの１ペ一ジ分のプログラム情報を第１
および第２　Ｅ２ＰＲＯＭ２０．３０においてほぼ同時
に受信すると、この受信情報は内部ラッチ回路２１゜３
１によりそれぞれ、−時記憶された後、メモリセルに書
き込まれる。第１および第２　Ｅ２ＰＲＯＭ２０．３０
内において、それぞれプログラム情報が書き込まれてい
る間、ＣＰＵｌ０では、書き込みを行ったページの最終
アドレスの記憶情報の読出しを第１Ｅ２ＰＲＯＭ２０、
次に第２　Ｅ２ＰＲＯＭ３０に対して、繰り返し行う。

次に読出しの情報と、内部第１．第２レジスタにに記憶
しであるプログラム情報との一致比較をＣＰＵｌ０で行
う。各Ｅ２ＰＲＯＭ２０．３０内のメモリセルへのプロ
グラム情報の書き込みが終了していれば、読み出しの情
報とＣＰＵｌ０内の書き込み時の情報が一致する。この
一致判定の結果に基き、第１および第２　Ｅ２ＰＲＯＭ
２０．３０での書き込みの終了をＣＰＵｌ０が検出する
ことができる。このときのＣＰＵｌ０は書き込み終了検
出手段として動作する。

次にＣＰＵｌ０は書き込みの終了を検出した後、制御手
段として手順を進め、次のページのプログラム情報をワ
ークメモリから読出し、上述と同様の手順で第１および
第２　Ｅ２ＦＲＯＭに対して読出し情報の送信を行う（
ステップＳ４→５５−３６−３２）。

以下、ＣＰＵｌ０はページ単位のプログラム情報の書き
込みの指示およびプログラム情報の送信を行って、全て
のプログラム情報の書き込みの終了の後、本制御手順を
終了する（ステップ３２〜Ｓ５→Ｓ６）。

従来では１つのＥ２ＰＲＯＭの全ての記憶領域への書き
込みが終了してから次のＥ２ＦＲＯＭに対する書き込み
を行っていたのに対し、本実施例ではＣＰＵｌ０により
２つのＥ２ＰＲＯＭ２０．３０へほぼ同時に書き込み指
示を行うので、従来に比べて書き込みに要する時間は約
半分となる。

本実施例の他、次の例が挙げられる。

ｌ）本実施例ではＥ２ＰＲＯＭに記憶する情報はプログ
ラム情報であるが、プログラム情報に限らずシーケンシ
ャル（連続アドレス順）に読出す情報であればよい。

２）本実施例では２個のＥ２ＦＲＯＭに対する書き込み
を例に取り説明したがＥ２ＰＲＯＭの個数は２個以上で
あればよい。

［発明の効果］ 以上、説明したように、本発明によれば、複数のＥ２Ｐ
ＲＯＭに対して並列的に情報の書き込みを行うようにし
たので、従来の直列的な書き込み処理に比べて、Ｅ２Ｐ
ＲＯＭの個数に反比例した時間で書き込み処理を終了す
ることができる。

【図面の簡単な説明】

第１図は本発明実施例の基本構成を示すブロック図、 第２図は本発明実施例の回路構成を示すブロック図、 第３図は本発明実施例のＣＰＵｌ０が実行する制御手順
を示すフローチャートである。 ＩＯ・・・ｃｐｕ　　。 ２０．３０・・・Ｅ２ＦＲＯＭ。

Claims (1)

1. 【特許請求の範囲】 １）複数のＥ＾２ＰＲＯＭに記憶すべき情報を、前記複
   数のＥ＾２ＰＲＯＭ毎に予め分割し、 当該分割した各情報を一定容量単位で前記複数のＥ＾２
   ＰＲＯＭにほぼ同時に送信すると共に書込みの指示を行
   う書込み指示手段と、 当該書込みの指示された情報が前記複数の Ｅ＾２ＰＲＯＭに記憶されたことを検出する書込み終了
   検出手段と、 該書込み終了検出手段の書込終了の検出に応じて次回の
   書込みを前記書込み指示手段に指令する制御手段と を具えたことを特徴とするＥ＾２ＰＲＯＭの情報書込み
   装置。