JP2005100470A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 標準バス1、複数個のフラッシュメモリ4、データを一時保持するためのライトバッファメモリ5、プロセッサ2を有する。プロセッサ2は、データの書き込みの制御や、コマンドやステータスの授受や解析を行う。31は物理アドレスを発生するアドレス制御部、6はフラッシュメモリの書き込み電源であるVpp発生回路、71はメモリアドレスバスであり、72はデータバスである。プロセッサ2は、連続に書き込まれる1ワードのデータを任意のフラッシュメモリに書き込み、そのフラッシュメモリに次の1ワードのデータの書き込みが可能となるまでの待ち時間の間に、アクセス可能なフラッシュメモリに連続して書き込んでいく。
【選択図】 図1
Description
2・・・プロセッサ
31・・・アドレス制御部
32・・・WE選択部
4・・・フラッシュメモリ
5・・・ライトバッファメモリ
6・・・Vpp発生回路
61・・・Vppスイッチ部
71・・・アドレスバス
72・・・データバス
Claims (6)
- フラッシュメモリを複数個搭載し、上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において、
書き込み指示を上記フラッシュメモリに送り、書き込み指示が送られた上記フラッシュメモリが次の書き込み指示を受付可能となるまでの間に、書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送る制御部を有することを特徴とした半導体記憶装置。 - フラッシュメモリを複数個搭載し、上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において、
書き込み指示を上記フラッシュメモリに送る制御部を有し、
書き込み指示が送られた上記フラッシュメモリは、次の書き込み指示を受付可能となると受付可能の信号を出力し、
制御部は、上記受付可能の信号を受付けるまでの間に、書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送ることを特徴とした半導体記憶装置。 - フラッシュメモリを複数個搭載し、上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において、
データの消去の指示を上記フラッシュメモリに送り、指示が送られた上記フラッシュメモリが次の消去の指示を受付可能となるまでの間に、消去が行なわれている上記フラッシュメモリとは別のフラッシュメモリに消去の指示を送る制御部を有することを特徴とした半導体記憶装置。 - フラッシュメモリを複数個搭載し、上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において、
データの消去の指示を上記フラッシュメモリに送る制御部を有し、
消去の指示が送られた上記フラッシュメモリは、次の消去の指示が受付可能となると受付可能の信号を出力し、
制御部は、上記受付可能の信号を受付けるまでの間に、消去が行なわれている上記フラッシュメモリとは別のフラッシュメモリに消去の指示を送ることを特徴とした半導体記憶装置。 - フラッシュメモリを複数個搭載し、上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において、
データの書き込みの指示もしくはデータの消去の指示を上記フラッシュメモリに送り、データの書き込みの指示もしくはデータの消去の指示を送ったフラッシュメモリを示す信号を出力する制御部と、
上記フラッシュメモリを示す信号を受けて、上記フラッシュメモリがデータを書き込む際もしくはデータを消去する際に使用する電圧を、上記書き込みもしくは消去が行われているフラッシュメモリに選択的に供給するスイッチを有することを特徴とした半導体記憶装置。 - 請求項1、2、3、4または5記載の半導体記憶装置において、
データの書き込みの指示もしくはデータの消去の指示を受けたフラッシュメモリの論理アドレスと物理アドレスの対応情報を記憶する記憶手段を有することを特徴とした半導体記憶装置。
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