JP2023044471A - メモリシステム及びメモリ制御方法 - Google Patents

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Abstract

【課題】 高速でのリードを可能にする。【解決手段】 実施形態のメモリシステムは、複数のメモリセルのそれぞれに２ビット以上のビット数のデータを保持可能なメモリと、前記各メモリセルにデータを書き込む制御と、前記各メモリセルに書き込まれたデータを読み出す制御とを行うメモリコントローラと、を具備し、前記メモリコントローラは、ホストから第１コマンドを受信すると、前記第１コマンドの対象となったデータを前記メモリから読み出し、読み出したデータの書き込み時の書き込み方式に対応したビット数よりも小さいビット数に対応する書き込み方式で前記読み出したデータを前記メモリに書き込む第１書き込み制御を行い、前記ホストから前記第１コマンドの対象となったデータに対するリードコマンドを受信すると、前記第１書き込み制御によって前記メモリに書き込まれたデータを読み出して前記ホストに転送する。【選択図】図５

Description

本発明の実施形態は、メモリシステム及びメモリ制御方法に関する。
近年、ＮＡＮＤ型メモリ等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。また、この種の半導体記憶装置では、メモリセルトランジスタを、１ビット（２値）のデータを保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）、４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）、５ビット（３２値）のデータを保持可能なＰＬＣ（Ｐｅｎｔａ Ｌｅｖｅｌ Ｃｅｌｌ）として構成する場合がある。
しかしながら、メモリセルトランジスタが多値化されたことから読み出しの限界性能が低下し、ホストインタフェース速度の速度増加に拘わらず、十分に高速でのデータ転送を行うことができないことがある。
米国特許第１０５７２３８８号明細書 米国特許第７９４１５８８号明細書 特開２０１６－１１９５７９号公報
本実施形態は、高速でのリードを可能にすることができるメモリシステム及びメモリ制御方法を提供することを目的とする。
実施形態のメモリシステムは、複数のメモリセルを有し、前記複数のメモリセルのそれぞれに２ビット以上のビット数のデータを保持可能なメモリと、前記メモリの各メモリセルに書き込み可能なデータのビット数に対応した書き込み方式で前記各メモリセルにデータを書き込む制御と、前記各メモリセルに書き込まれたデータを読み出す制御とを行うメモリコントローラと、を具備し、前記メモリコントローラは、ホストから第１コマンドを受信すると、前記第１コマンドの対象となったデータを前記メモリから読み出し、読み出したデータの書き込み時の書き込み方式に対応したビット数よりも小さいビット数に対応する書き込み方式で前記読み出したデータを前記メモリに書き込む第１書き込み制御を行い、前記ホストから前記第１コマンドの対象となったデータに対するリードコマンドを受信すると、前記第１書き込み制御によって前記メモリに書き込まれたデータを読み出して前記ホストに転送する。
本実施形態に係る半導体装置により構成されるメモリシステムを示すブロック図。 図１中のメモリコントローラの具体的な構成の一例を示すブロック図。 メモリチップ４の構成例を示すブロック図。 高速リード準備コマンド及び後述する書き戻しコマンドを実現するためのコマンドフォーマットの一例を示す説明図。 第１の実施形態における読み出し時のタイミングチャート。 比較例における書き込み及び読み出し時のタイミングチャート。 メモリチップ４のメモリ領域を説明するためのメモリマップ。 第１の実施形態の動作を示すフローチャート。 第２の実施形態に採用される動作フローを示すフローチャート。 変形例を示すブロック図。 図１０の変形例の動作を示すフローチャート。 変形例を示すフローチャート。
以下、図面を参照して本発明の実施形態について詳細に説明する。
本実施形態は、ホストからの要求に従って、記録されたデータをｔＲがより小さくなる書き込み方式に変更して記録し直すことで、リード時の性能を向上させるものである。
ＮＡＮＤ型メモリの１つのメモリセルトランジスタに記録する情報量は、１ビット（ＳＬＣ）から２ビット（ＭＬＣ），３ビット（ＴＬＣ）、４ビット（ＱＬＣ）、５ビット（ＰＬＣ）と増大する傾向にある。このように１つのメモリセルトランジスタに記憶できる情報量が増えると、少ないセル数でデバイスに必要な容量を確保できるようになるため、チップサイズは小さくなりコストを低減できる。しかし、多値化が進む、即ち、１つのメモリセルトランジスタに記録する情報のビット数（以下、セルビット数という）が多くなるほど、１つのメモリセルトランジスタから１ビットのデータを読み出すために必要な読み出し電圧の種類が多くなり、ホストからの要求に対してデータがホストに転送されるまでの時間（ｔＲ）は増大する。
なお、ｔＲは、ＮＡＮＤ型メモリの種類等に応じたメモリセルトランジスタのパラメータである。ｔＲが増大すると、単位時間当たりに読み出し可能なデータ量を示す読み出しの限界性能（以下、限界リード性能という）は低下する。メモリデバイスの限界リード性能は、下記（１）～（３）の乗算によって決定される。
（１）１回の読み出し要求に対して、ＮＡＮＤ型メモリの１ダイ（ｄｉｅ）当たり読み出せるデータサイズ（ページサイズ）
（２）ｔＲの逆数
（３）デバイスあたりのＮＡＮＤダイ（ｄｉｅ）数
近年、メモリデバイスとホストとの間のインタフェース（ホストインタフェース）の速度は向上してきている。これに対し、多値技術によってｔＲが増大すると、メモリデバイスの限界リード性能がホストインタフェースの速度よりも低下してしまう可能性がある。そうすると、ホストとメモリデバイスとの間のリード時のデータ転送が、メモリデバイスの限界リード性能により制限されてしまう。
そこで、限界リード性能を向上させるために、上記（１）のページサイズを大きくする、又は（３）のダイ数を増加させる方法が考えられる。しかしながら、（１）のページサイズの増加は、ＮＡＮＤ型メモリのダイのコスト増を招来することになり、実現困難である。また、（３）のダイ数を増加させる手法を採用すると、メモリデバイス製品の容量が増加するが、製品需要との関係から容量を増加させるダイ数の増加は適切な対応とは言えない。また、デバイスの容量を変えることなく、ダイ数を増加させようとすると、ダイ容量の小さいＮＡＮＤ型メモリを用いることになり、コスト増となる。
また、メモリデバイスの限界リード性能を改善させるために、（２）のｔＲの逆数を大きくする方法も考えられる。同一のメモリデバイスであっても、セルビット数が異なる複数の書き込み方式を採用することが可能である。例えば、同一メモリデバイスに対して、ＱＬＣに対応した書き込み方式でデータ書き込みを行ったり、ＳＬＣに対応する書き込み方式でデータ書き込みを行ったりすることができる。そこで、データ記録時に、ｔＲを小さくする書き込み方式、即ち、セルビット数が小さい書き込み方式を採用して書き込みを行うのである。しかしながら、ｔＲを小さくするために、例えばｔＲが最小（セルビット数が最小）となる書き込み方式であるＳＬＣを採用してデータを記録すると、記録可能な容量が低下してしまうという問題がある。
そこで、本実施形態においては、書き込み時には、ＳＬＣよりもセルビット数が大きい書き込み方式を採用して記録を行うと共に、データの読み出しを行う場合には、ホストからの要求に従って、データをよりｔＲが小さい（セルビット数が小さい）書き込み方式で記録し直しておくことで、リード時におけるメモリデバイスの限界リード性能を向上させるようになっている。
（メモリシステムの構成）
図１は本実施形態に係る半導体装置により構成されるメモリシステムを示すブロック図である。また、図２は図１中のメモリコントローラの具体的な構成の一例を示すブロック図である。
本実施形態のメモリシステム１は、メモリコントローラ３と４つのメモリチップ４Ａ～４Ｄ（以下、４つのメモリチップ４Ａ～４Ｄを区別する必要がない場合には代表してメモリチップ４という）を備える。メモリチップ４の個数は４に限定されるものではなく、１つ以上の任意の個数のメモリチップを採用することができる。なお、メモリコントローラ３とメモリチップ４によりメモリデバイスが構成される。
メモリシステム１は、ホスト２と接続可能である。ホスト２は、例えば、パーソナルコンピュータ、携帯端末、車載装置、サーバなどの電子機器である。ホスト２はプロセッサとしての中央処理装置（ＣＰＵ）２ａと、ＲＯＭ（図示せず）、ＤＲＡＭ２ｂを有する。メモリシステム１は、ホスト２からのリクエストに応じて、ホスト２からのデータ（以下、単にデータという）を各メモリチップ４に記憶したり、各メモリチップ４に記憶されたデータを読み出してホスト２へ出力したりする。具体的には、メモリシステム１は、ホスト２からの書き込みリクエストに応じて各メモリチップ４へデータを書き込み、ホスト２からの読み出しリクエストに応じてデータを各メモリチップ４から読み出すことができる。
メモリシステム１は、メモリコントローラ３と複数のメモリチップ４とが１つのパッケージとして構成されるＵＦＳ（Universal Flash Storage）デバイス等であってもよいし、ＳＳＤ（Solid State Drive）等であってもよい。図１では、メモリシステム１は、ホスト２と接続された状態として示してある。
メモリチップ４は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリ等により構成された半導体記憶装置である。図１に示すように、メモリコントローラ３と各メモリチップ４とはＮＡＮＤバスを介して接続される。メモリコントローラ３は、ホスト２からの書き込みリクエストに従ってメモリチップ４へのデータの書き込みを制御する。また、メモリコントローラ３は、ホスト２からの読み出しリクエストに従ってメモリチップ４からのデータの読み出しを制御する。メモリコントローラ３は、ホスト２からのリクエストでなく自発的に、メモリチップ４に対するデータの書き込み及び読み出しを制御することがある。
図２において、メモリコントローラ３は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４、ホストインタフェース（Ｉ／Ｆ）回路１５、及びメモリＩ／Ｆ回路１６を備える。ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ＥＣＣ回路１４、ホストＩ／Ｆ回路１５及びメモリＩ／Ｆ回路１６は、互いに内部バス１７により接続される。
ホストＩ／Ｆ回路１５は、ホスト２からのデータを受信し、受信したデータに含まれるリクエストや書き込みデータなどを内部バス１７に出力する。また、ホストＩ／Ｆ回路１５は、メモリチップ４から読み出されたデータや、ＣＰＵ１１からの応答などをホスト２へ送信する。なお、ホスト２においても、ホストＩ／Ｆ回路１５に対応する図示しないＩ／Ｆ回路を有している。
ホスト２とホストＩ／Ｆ回路１５との間は、所定のインタフェースを介して接続される。例えば、このインタフェースとしては、ｅＭＭＣ（embedded Multi Media Card）のパラレルインタフェース、ＰＣＩｅ（Peripheral Component Interconnect-Express）のシリアル拡張インタフェース、Ｍ－ＰＨＹの高速シリアルインタフェース等の各種インタフェースが採用される。
メモリＩ／Ｆ回路１６は、ＣＰＵ１１の指示に基づいてデータ等を各メモリチップ４へ書き込む処理及び各メモリチップ４から読み出す処理を制御する。
ＣＰＵ１１は、メモリコントローラ３を統括的に制御する。制御回路を構成するＣＰＵ１１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。ＣＰＵ１１は、ホストからホストＩ／Ｆ回路１５経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、ＣＰＵ１１は、ホストからのリクエストに従って、各メモリチップ４へのデータの書き込みをメモリＩ／Ｆ回路１６へ指示する。また、ＣＰＵ１１は、ホストからのリクエストに従って、各メモリチップ４からのデータの読み出しを、メモリＩ／Ｆ回路１６へ指示する。
ＲＡＭ１３は、ホストから受信したデータを各メモリチップ４へ記憶するまでに一時格納したり、各メモリチップ４から読み出したデータをホストへ送信したりするまでに一時格納する。ＲＡＭ１３は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。また、ＲＡＭ１３には、論物変換テーブルを記録する領域ＬＵＴ１３ａが設けられる。
ＣＰＵ１１は、ＲＡＭ１３に格納されるデータに対して、各メモリチップ４上の格納領域（以下、メモリ領域という）を決定する。データは、内部バス１７経由でＲＡＭ１３に格納される。ＣＰＵ１１は、メモリ領域の決定を、例えば、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。
メモリチップ４のメモリ領域には物理アドレスが割当てられている。ＣＰＵ１１は、データの書き込み先のメモリ領域を、物理アドレスを用いて管理する。ＣＰＵ１１は、決定したメモリ領域の物理アドレスを指定してデータをメモリチップ４へ書き込むようメモリＩ／Ｆ回路１６へ指示する。ＣＰＵ１１は、データの論理アドレス（ホストが管理する論理アドレス）と、そのデータが書き込まれた物理アドレスとの対応を示す論物変換テーブルをＲＡＭ１３の領域ＬＵＴ１３ａに格納する。ＣＰＵ１１は、論理アドレスを含む読み出しリクエストをホストから受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してデータの読み出しをメモリＩ／Ｆ回路１６へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１３に格納されたデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、各メモリチップ４から読み出された符号語を復号する。
図２では、メモリコントローラ３が、ＥＣＣ回路１４とメモリＩ／Ｆ回路１６をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路１４がメモリＩ／Ｆ回路１６に内蔵されていてもよい。また、ＥＣＣ回路１４が、各メモリチップ４に内蔵されていてもよい。
ホスト２からライトコマンドによる書き込みリクエストを受信した場合、メモリコントローラ３は次のように動作する。ＣＰＵ１１は、書き込みデータをＲＡＭ１３に一時記憶させる。ＣＰＵ１１は、ＲＡＭ１３に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリＩ／Ｆ回路１６に提供する。メモリＩ／Ｆ回路１６は、入力された符号語を各メモリチップ４に書き込む。
ホスト２からリードコマンドによる読み出しリクエストを受信した場合、メモリコントローラ３は次のように動作する。メモリＩ／Ｆ回路１６は、各メモリチップ４から読み出した符号語をＥＣＣ回路１４に提供する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１３に格納する。ＣＰＵ１１は、ＲＡＭ１３に格納されたデータを、ホストＩ／Ｆ回路１５を介してホスト２に送信する。
図３はメモリチップ４の構成例を示すブロック図である。メモリチップ４は、ＮＡＮＤ Ｉ／Ｏインタフェース２１、制御回路２２、ＮＡＮＤメモリセルアレイ２３、ビット線ドライバ２４及びワード線ドライバ２５を備える。ＮＡＮＤ Ｉ／Ｏインタフェース２１は、メモリコントローラ３から出力された、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどの制御信号を受け取る。また、ＮＡＮＤ Ｉ／Ｏインタフェース２１は、メモリコントローラ３から出力された、コマンド、アドレス、データを受け取る。
ビット線ドライバ２４は、複数のビット線ＢＬに独立して電圧（または電流）を印加し、また、複数のビット線ＢＬの電圧（または電流）を独立して検出することができるように構成されている。
ワード線ドライバ２５は、複数のワード線および選択ゲート線に独立して電圧を印加することができるように構成されている。
制御回路２２は、ＮＡＮＤ Ｉ／Ｏインタフェース２１から制御信号、コマンド、アドレス、データを受け取り、それらに基づいて、メモリチップ４の動作を制御する。制御回路２２は、例えば、制御信号、コマンド、アドレス、データに基づいてワード線ドライバ２５やビット線ドライバ２４を制御し、書き込み動作、読み出し動作、消去動作等を実行する。
ビット線ドライバ２４及びワード線ドライバ２５に供給する電圧は、電圧発生回路２６によって発生する。電圧発生回路２６は、制御回路２２に制御されて、必要な電圧を発生する。例えば、制御回路２２は、電圧発生回路２６を制御して、ワード線ドライバ２５によって複数のワード線ＷＬへ印加される電圧や、ビット線ドライバ２４によって複数のビット線ＢＬに印加される電圧（ビット線電圧）を設定する。こうして、ＮＡＮＤメモリセルアレイ２３に含まれるメモリセル（メモリセルトランジスタ）ＭＴに対する書き込み、メモリセルトランジスタＭＴからの読み出し及びメモリセルトランジスタＭＴの消去が行われる。
例えば、制御回路２２は、ライトコマンドが入力された場合、ライトコマンドに伴って入力されたデータをＮＡＮＤメモリセルアレイ２３上の指定されたアドレスへ書き込むようビット線ドライバ２４とワード線ドライバ２５を制御する。また、制御回路２２は、リードコマンドが入力された場合、ＮＡＮＤメモリセルアレイ２３上の指定されたアドレスからデータを読み出すようビット線ドライバ２４とワード線ドライバ２５を制御する。
（ホストのコマンド）
ホスト２のＣＰＵ２ａは、データの記録時には、ライトコマンドを発生し、データの論理アドレス（例えば先頭アドレスとデータサイズ）及びデータと、ライトコマンドとをメモリコントローラ３に送信する。また、ＣＰＵ２ａは、データの読み出し時には、リードコマンドを発生し、データの論理アドレス（例えば先頭アドレス及びデータサイズ）とリードコマンドとをメモリコントローラ３に送信する。なお、データの記録時は、例えば、メモリデバイスにおいて最も大きいセルビット数を得る書き込み方式での書き込みが行われることが多い。
更に、本実施形態においては、ＣＰＵ２ａは、データの読み出しの前の所定のタイミングで、高速リード準備コマンドを発生するようになっている。第１コマンドとしての高速リード準備コマンドは、メモリコントローラ３において、セルビット数が比較的大きい書き込み方式で書き込まれたデータを一端読み出し、セルビット数が書き込み時よりも小さい書き込み方式で再記録するモード（以下、高速リード準備モードという）を実施するためのコマンドである。ＣＰＵ２ａは、高速リード準備コマンドの送信に際して、読み出す可能性が高いデータの論理アドレスの情報をメモリコントローラ３に送信するようになっている。
例えば、ゲームのデータやＯＳ（オペレーションシステム）のデータ等においては、頻繁に使用されるデータ、或いは、他のデータよりも高速読み出しが必要なデータが存在する。また、書き込み直後においては当該書き込まれたデータにアクセするされる可能性が高い（時間的ローカリティー）場合や、読み出されたデータのアドレスに隣接するアドレスのデータはアクセスされる可能性が高い（空間的ローカリティー）場合などもある。
ＣＰＵ２ａは、このようなデータアクセスに関する知識を有しており、このようなデータ（以下、高速リードデータという）の論理アドレスを指定して、高速リード準備コマンドと共にメモリコントローラ３に送信する。
なお、書き込み時において、ＳＬＣに対応した書き込み方式で記録を行うことも考えられる。しかしながら、常時高速読み出しが必要なデータばかりではなく、例えばプログラムの特性によってはある一時期だけ高速読み出しが必要なデータがある場合がある。本実施形態における高速リード準備コマンドは、ある期間に高速読み出しを行いたい場合に極めて有効である。
図４は高速リード準備コマンド及び後述する書き戻しコマンドを実現するためのコマンドフォーマットの一例を示す説明図である。図４の例はＵＦＳデバイスを想定したものである。
ＵＦＳプロトコルではホストからデバイスへのコマンド送信のためにコマンドＵＰＩＵ（UFS Protocol Information Unit）を用いるが、その中のｂｙｔｅ［１６］からｂｙｔｅ［３１］のＣＤＢ（Command Descriptor Block）を使用して様々なコマンド種類を実現している。図４の例は、このＣＤＢを利用した高速リード準備コマンド及び書き戻しコマンドコマンドのフォーマット例である。
ＯＰＥＲＡＴＩＯＮ ＣＯＤＥは、新設するコマンド番号である。ＭＯＤＥには、「高速リード準備コマンド」であるか「書き戻しコマンド」であるかを区別する情報が記述される。ＬＯＧＩＣＡＬ ＢＬＯＣＫ ＡＤＤＲＥＳＳは、論理アドレスを示す。ＴＲＡＮＳＦＥＲ ＬＥＮＧＴＨは、対象とするデータサイズを示す。
例えば、ホスト２は、図４に示すフォーマットの高速リード準備コマンドをメモリコントローラ３に送信する。メモリコントローラ３のＣＰＵ１１は、高速リード準備コマンドを受信すると高速リード準備モードに実行する。即ち、ＣＰＵ１１は、ＬＵＴ１３ａに展開されているデータを参照して、ホスト２から指定された論理アドレスを物理アドレスに変換する。ＣＰＵ１１は、変換後のアドレス及びリードコマンドをメモリチップ４に送信する。これにより、メモリチップ４の制御回路２２は、ビット線ドライバ２４及びワード線ドライバ２５を駆動して、ホスト２により指定されたデータを、メモリコントローラ３によって指定されたアドレスから読み出してメモリコントローラ３に送信する。ＣＰＵ１１は、読み出されたデータをＲＡＭ１３に保持する。
更に、ＣＰＵ１１は、高速リードデータの書き込み時の書き込み方式よりもセルビット数が小さくなる書き込み方式を選択して、ＲＡＭ１３に記憶されたデータをメモリチップ４に書き込む。この場合には、ＣＰＵ１１は、書き込み方式に対応したアドレスを指定する。即ち、ＣＰＵ１１は、読み出したデータの物理アドレスを書き込み方式に対応した物理アドレスに変換してＬＵＴ１３ａを更新すると共に、この物理アドレス及びライトコマンドをメモリチップ４に送信する。メモリチップ４の制御回路２２は、指定されたアドレスに基づいてビット線ドライバ２４及びワード線ドライバ２５を駆動して、指定された書き込み方式でデータを書き込む。
（作用）
次に、このように構成された実施形態の動作について図５から図８を参照して説明する。図５は第１の実施形態における読み出し時のタイミングチャートを示し、図６は比較例における書き込み及び読み出し時のタイミングチャートを示している。また、図７はメモリチップ４のメモリ領域を説明するためのメモリマップを示し、図８は第１の実施形態の動作を示すフローチャートである。
先ず、図６に示す比較例の書き込み及び読み出し動作について説明する。ホスト２は、書き込み時にライトコマンドを発生して、書き込むデータの論理アドレス（先頭アドレス（Ｘ）及びデータサイズ（Ｙ））と、書き込むデータ（ライトデータ）をメモリコントローラ３に出力する（図６（１），（２））。メモリコントローラ３は、論物変換によりライトデータの論理アドレスを物理アドレスに変換してＬＵＴ１３ａを更新すると共に、変換後の物理アドレスを指定してライトデータをメモリチップ４に送信する。メモリチップ４は、物理アドレスで指定されたＮＡＮＤメモリセルアレイ２３のメモリ領域にライトデータを書き込む。なお、メモリコントローラ３は、ライトデータを所定のセルビット数に対応した書き込み方式で書き込むように、メモリチップ４に指示を与える。例えば、ＱＬＣに対応したメモリチップ４の場合には、ＱＬＣに対応した書き込み方式で書き込みが行われる（図６（３）多値データ書き込み）。
次に、ホスト２がメモリチップ４に書き込まれたデータの読み出しを行うものとする。この場合には、ホスト２は、リードコマンドを発生して、読み出すデータの論理アドレス（先頭アドレス（Ｘ）及びデータサイズ（Ｙ））をメモリコントローラ３に出力する（図６（４））。メモリコントローラ３は、ＬＵＴ１３ａに展開された情報を参照して、リードデータの論理アドレスを物理アドレスに変換し、変換後の物理アドレスを指定してメモリチップ４のデータを読み出す（図６（５）多値データ読み出し）。このデータは、例えば、ＱＬＣ等のセルビット数が大きい書き込み方式で書き込まれており、メモリチップ４の制御回路２２は、この書き込み方式に対応した読み出し制御を行って、リードデータを取得して、メモリコントローラ３に転送する。メモリコントローラ３は、受信したリードデータをホスト２に転送し、リードレスポンスを返す（図６（６），（７））。上述したように、セルビット数が大きい書き込み方式で書き込まれたデータの読み出しでは、ｔＲが大きくなる。
本実施形態においては、書き込み時の動作は、比較例と同様である。本実施形態においては、読み出し時において、実際の読み出し前に高速リード準備モードが実行される点が比較例と異なる。図５は読み出し時の動作のみを示している。読み出しに際して、ホスト２は、実際の読み出し前の所定のタイミングにおいて、高速リード準備コマンドを発生する。即ち、ホスト２のＣＰＵ２ａは、高速読み出しが必要であると判断したデータ（高速リードデータ）の論理アドレス（先頭アドレス（Ｘ）及びデータサイズ（Ｙ））と高速リード準備コマンドとをメモリコントローラ３に送信する（図５（１））。メモリコントローラ３のＣＰＵ１１は、図８のＳ１において、高速リード準備モード指示の待機状態である。ＣＰＵ１１は、高速リード準備コマンド及び論理アドレスを受信すると（Ｓ１のＹＥＳ判定）、高速リード準備モードを実行する。即ち、ＣＰＵ１１は、ＬＵＴ１３ａに展開された情報を参照して受信した論理アドレスを物理アドレスに変換し（Ｓ２）、変換後の物理アドレスを指定してメモリチップ４のデータを読み出す制御（以下、準備読み出し制御という）を行う。この読み出し指示されたデータは、例えば、ＱＬＣ等のセルビット数が大きい書き込み方式で書き込まれており、メモリチップ４の制御回路２２は、この書き込み方式に対応した読み出し（図５（２）多値データ読み出し）を行って、高速リードデータを取得して、メモリコントローラ３に転送する（Ｓ４）。
準備読み出し制御では、ＣＰＵ１１は、受信した高速リードデータをＲＡＭ１３に保持する。ＣＰＵ１１は、準備読み出し制御によって読み出した高速リードデータを、セルビット数をより小さくする（ｔＲを小さくする）書き込み方式で、メモリチップ４に書き込む（図５（３））。例えば、高速リードデータが書き込み時にＱＬＣに対応する書き込み方式で書き込まれている場合には、ＴＬＣ，ＭＬＣ，ＳＬＣに対応する書き込み方式で書き込みを行う。ＣＰＵ１１は、準備読み出し制御によって読み出した高速リードデータを再度書き込むメモリ領域を設定し、当該メモリ領域に対応してＬＵＴ１３ａを更新する。ＣＰＵ１１は高速リードデータを再度書き込む制御（以下、準備書き込み制御という）のためのコマンドを書き込み先のアドレスと共にメモリチップ４に送信する（Ｓ６）。メモリチップ４の制御回路２２は、指定されたＮＡＮＤメモリセルアレイ２３のメモリ領域に高速リードデータを書き込む（Ｓ７）。この場合には、制御回路２２は、ｔＲを小さくする（セルビット数を小さくする）書き込み方式で書き込むように、各部を制御する。例えば、ＳＬＣに対応した書き込み方式で書き込みが行われる。
図７はこのような準備書き込み制御前後のメモリ領域を示している。図７の例では、ＮＡＮＤメモリセルアレイ２３は、ＳＬＣに対応した書き込み方式で書き込みを行うＳＬＣ領域と、ＱＬＣに対応した書き込み方式で書き込みを行うＱＬＣ領域との２つのメモリ領域が設定されている。なお、使用方法としてはＳＬＣ／ＱＬＣの書き込み方式が設定されているが、各方式用の領域が完全に固定されているわけではない。ＳＬＣ領域は、管理領域と論物変換テーブルを記憶するＬＵＴ領域とを含む。いま例えば、高速リードデータが、書き込み時には、ＱＬＣ領域中の領域Ｒ４に書き込まれているものとする。高速リード準備モードにおいては、メモリコントローラ３によって、領域Ｒ４に書き込まれている高速リードデータは準備読み出し制御により読み出され、例えば、ＳＬＣ領域中の領域Ｒ３に準備書き込み制御により書き込まれる。高速リード準備モード完了時点では、ＬＵＴ１３ａに記憶された高速リードデータの物理アドレスは、領域Ｒ３を示すものとなる。
メモリコントローラ３のＣＰＵ１１は、第１書込み制御としての準備書き込み制御が終了すると、高速リード準備モードが完了したことを示す高速リード準備コマンド応答を発生して、ホスト２に送信する（図５（４））。なお、この高速リード準備コマンド応答は、ホスト２の指定によって、省略することも可能である。
次に、ホスト２がメモリチップ４に書き込まれた高速リードデータの読み出しを行うものとする。この場合には、ホスト２は、リードコマンドを発生して、読み出す高速リードデータの論理アドレス（先頭アドレス（Ｘ）及びデータサイズ（Ｙ））をメモリコントローラ３に出力する（図５（５））。メモリコントローラ３は、Ｓ８において、リードコマンドの待機状態であり、リードコマンドを受信すると（Ｓ８のＹＥＳ判定）、ＬＵＴ１３ａの情報を参照して、高速リードデータの論理アドレスを物理アドレスに変換し、変換後の物理アドレス、例えば図７では領域Ｒ３を示す物理アドレスを指定してメモリチップ４のデータを読み出す（Ｓ９、図５（６））。この高速リードデータは、準備書き込み制御により、例えば、ＳＬＣ等のセルビット数が小さい書き込み方式で書き込みが行われており、メモリチップ４の制御回路２２は、この書き込み方式に対応した読み出し制御を行って、高速リードデータを取得する。制御回路２２は読み出した高速リードデータをメモリコントローラ３に転送する。メモリコントローラ３は、受信した高速リードデータをホスト２に転送し、リードレスポンスをホスト２に送信する（図５（７），（８））。高速リードデータは、ｔＲが小さい（セルビット数が小さい）書き込み方式で書き込まれており、高速の読み出しが可能となる。
このように本実施形態においては、ホストからの要求に従って、記録されたデータをｔＲがより小さくなる書き込み方式に変更して記録し直すことで、リード時の性能を向上させることができる。これにより、メモリデバイスからホストへのデータ転送速度がｔＲにより律速されてしまうことを防止し、高速でのデータ読出しが可能となる。また、ホスト指定のデータのみを対象とすることで、デバイスの記録可能な容量に対する悪影響を抑えることが可能である。
（第２の実施形態）
図９は第２の実施形態に採用される動作フローを示すフローチャートである。図９において図８と同一の手順には同一符号を付して説明を省略する。本実施形態のハードウェア構成は第１の実施形態と同様であり説明を省略する。
第１の実施形態においては、高速リード準備モードを採用することでリード性能を向上させたが、セルビット数が大きい書き込み方式で記録されたデータをセルビット数がより小さい書き込み方式で記録し直すことから、メモリセルトランジスタの記録密度が減少し、メモリデバイスとして記録可能な容量が減少する。そこで、本実施形態は、高速リードをする必要がなくなったデータを再びセルビット数をより大きくする書き込み方式で書き戻すように制御するものである。
ホスト２は、第１の実施形態と同様に、高速リード準備コマンドを発行することができると共に、高速リードデータに設定したデータを、ｔＲがより大きい（セルビット数がより大きい）書き込み方式、例えば、記録時の書き込み方式で書き戻すための第２コマンドとしての書き戻しコマンドを発行する。なお、メモリコントローラ３において、準備書き込み制御により高速リードデータを書き込むメモリ領域が所定の領域に設定されている場合には、ホスト２は個別の高速リードデータに対応する論理アドレスを指定することなく、書き戻しコマンドのみを発行してもよい。また、メモリコントローラ３において、個別の高速リードデータ毎に通常速度で読み出すデータに戻す場合には、ホスト２は、書き戻しコマンドと共に書き戻す高速リードデータを指定するための論理アドレスを発行する。
メモリコントローラ３のＣＰＵ１１は、図９のＳ８において読み出し指示が発生したか否かを判定し、読み出し要求がない場合（Ｓ８のＮＯ判定）には、Ｓ１０において書き戻し指示又は電源オフ指示があったか否かを判定する。書き戻し指示又は電源オフ指示がない場合（Ｓ１０のＮＯ判定）場合には、ＣＰＵ１１はＳ８に処理を戻して、読み出し要求が発生したか否かを判定する。
いま、ホスト２が書き戻しコマンド発生して、メモリコントローラ３に送信するものとする。メモリコントローラ３のＣＰＵ１１は、この書き戻しコマンドを受信すると（Ｓ１０のＹＥＳ判定）、高速リードデータをセルビット数がより大きい書き込み方式で書き戻す書き戻し制御を行う。即ち、ＣＰＵ１１は、書き戻し制御において、ＬＵＴ１３ａに記憶されている高速リードデータのメモリ領域の物理アドレスを指定して、読み出しを行う（Ｓ１１）。ＣＰＵ１１は、読み出したデータをＲＡＭ１３に格納する。次に、ＣＰＵ１１は、ＬＵＴ１３ａに記憶されている高速リードデータのメモリ領域の物理アドレスを、セルビット数がより大きい書き込み方式に対応したメモリ領域の物理アドレスに変換して、ＬＵＴ１３ａの内容を更新する（Ｓ１２）。ＣＰＵ１１は、更新した物理アドレスを指定して、高速リードデータの書き戻し指示をメモリチップ４に送信する（Ｓ１３）。
メモリチップ４の制御回路２２は、指定されたＮＡＮＤメモリセルアレイ２３のメモリ領域に書き戻すデータを書き込む（Ｓ１４）。この場合には、制御回路２２は、ｔＲを大きくする（セルビット数を大きくする）か又は元に戻す書き込み方式で書き込むように、各部を制御する。例えば、ＱＬＣに対応したメモリチップ４の場合には、ＱＬＣに対応した書き込み方式で書き込みが行われる。
なお、ホスト２は、電源オフ時には、電源オフの前に書き戻しコマンドを発行して、全ての高速リードデータをセルビット数がより大きい書き込み方式で記録し直すように制御を行ってもよい。或いは、メモリコントローラ３は、電源オフが指示されると、書き戻しコマンドを受信しない場合でも、当該電源オフの前に、全ての高速リードデータをセルビット数がより大きい書き込み方式で記録し直すように制御を行ってもよい。図９のＳ１０はこの場合の例を示している。
なお、ＣＰＵ１１は、電源オフの前に、ＬＵＴ１３ａの内容をメモリチップ４に転送して、ＮＡＮＤメモリセルアレイ２３の領域Ｒ２に保持させる。
このように本実施形態においては、書き戻しコマンドを用いることで、ホストが必要な期間、必要なデータのみをｔＲの小さい（セルビット数が小さい）書き込み方式で保持することができる。これにより、メモリデバイス全体の容量に対する影響を抑制しながら、リード特性を向上させることができる。
（変形例）
図１０は変形例を示すブロック図である。図１０において図２と同一の構成要素には同一符号を付して説明を省略する。
第２の実施形態においては、準備読み出し制御を行うことにより、セルビット数が大きい書き込み方式で記録されていた高速リードデータは以後利用できない状態での読み出し（以下、移動モードの読み出しという）が行われた。しかし、書き戻し制御を行うことを考慮すると、セルビット数が大きい書き込み方式で記録されていた高速リードデータについても、領域を消去可能にしないで残しておく状態の読み出し（以下、コピーモードの読み出しという）を行うようにしてもよい。そこで、本実施形態においては、準備読み出し制御に際して、セルビット数が大きい書き込み方式で記録されていた高速リードデータのメモリ領域を記憶させておき、書き戻し制御時に、高速リードデータが記録されていた例えばＳＬＣ領域を消去可能にすると共に、記憶したメモリ領域の情報によりＬＵＴ１３ａを更新する。例えば、ＣＰＵ１１は、ＲＡＭ１３の領域ＬＵＴＳ１３ｂにセルビット数が大きい書き込み方式で記録されていた高速リードデータのメモリ領域の物理アドレスと、論理アドレスとの対応関係の情報を記憶させることで、コピーモードの読み出しを可能にする。そして、ＣＰＵ１１は、書き戻し制御時に、ＬＵＴ１３ｂの情報を用いて、ＬＵＴ１３ａを更新する。
図１１はこの場合の動作を示すフローチャートである。図１１において、図８と同一の手順には同一符号を付して説明を省略する。
図１１に示すように、準備読み出し制御による読み出しが行われると、ＣＰＵ１１は、読み出しを行った物理アドレスと、論理アドレスとの対応をＬＵＴＳ１３ｂに登録する（Ｓ２１）。また、ＣＰＵ１１は、準備書き込み制御の書き込み先の物理アドレスによりＬＵＴ１３ａを更新する（Ｓ５）。これにより、以後の高速リードデータの読み出しにおいては、セルビット数が小さい書き込み方式で書き込まれた高速リードデータが読み出される。一方、ＣＰＵ１１は、書き戻しコマンドを受信した場合、或いは電源オフ指示があった場合には（Ｓ１０のＹＥＳ判定）、ＬＵＴＳ１３ｂから高速リードデータが元々書き込まれていた物理アドレスと論理アドレスとの対応関係を読み出して、ＬＵＴ１３ａに記憶されている物理アドレスと論理アドレスとの対応関係の物理アドレスの情報を更新する（Ｓ２２）。これにより、セルビット数が大きい書き込み方式でＮＡＮＤメモリセルアレイ２３に保存されている高速リードデータが以後読み出されることになり、メモリ領域の容量に対する影響を軽減することができる。
このように、この変形例では、高速リード準備モードにおいて、準備読み出し制御によって読み出した高速リードデータを消去可能にしない状態で保持することにより、書き戻し制御を実施する場合でも、論物変換テーブルの書換えのみで対応することができ、書き戻し制御のための読み出し及び書き込みを省略することができる。
なお、上記説明では、メモリコントローラ３は、移動モードの読出しと、コピーモードの読み出しの一方を行う例を説明したが、これらの読み出しモードが、切り替え可能に構成されていてもよい。例えば、メモリコントローラ３は、空き容量が所定の閾値よりも大きい場合には、コピーモードの読み出しを行い、空き容量が所定の閾値以下の場合には、移動モードの読み出しを行う等、動的に切り替え可能に構成されていてもよい。
また、ホスト２は、例えばデータにＩＤを付加し、電源オフ時に、書き戻し制御を行う高速リードデータと書き戻し制御を行わない高速リードデータとをＩＤによって事前にメモリコントローラ３に指定できるようになっていてもよい。この場合には、メモリコントローラ３は、ＲＡＭ１３に、ＩＤと論理アドレスと物理アドレスとの対応関係を記録し、電源オフ指示が発生すると、ＩＤを参照して、書き戻し制御を行う高速リードデータを決定すればよい。
（変形例）
図１２は変形例を示すフローチャートである。上記各実施形態では、ＣＰＵ１１は、準備書き込み制御を行う際、読み出した高速リードデータの元の書き込み方式よりもｔＲが小さい（セルビット数が小さい）書き込み方式を選択するものと説明した。本実施形態は、この選択の一例を示すものである。
図１２では、ＣＰＵ１１は、高速リードデータの元の書き込み方式、即ち、準備読み出し制御前にＮＡＮＤメモリセルアレイ２３に記録されている高速リードデータの書き込み方式を取得する（Ｓ３１）。例えば、この書き込み方式がＱＬＣに対応したものであるものとすると、準備書き込み制御時の書き込み方式としては、ＳＬＣ、ＭＬＣ又はＴＬＣに対応した書き込み方式が候補となる。
ＣＰＵ１１は、ＲＡＭ１３及びホストＩ／Ｆ回路１５を制御して、ホストインタフェース速度及びＮＡＮＤメモリセルアレイ２３の空き容量の情報を取得する（Ｓ３２、Ｓ３３）。ＣＰＵ１１は、取得した情報に基づいて準備書き込み制御時の書き込み方式を決定する（Ｓ３４）。即ち、ＣＰＵ１１は、ホストインタフェース速度よりも高速の限界リード性能を得るために必要なｔＲ（セルビット数）が得られる書き込み方式を採用する。例えば、ホストインタフェース速度よりも高速の限界リード性能が得られるならば、ＳＬＣでなく、ＴＬＣやＭＬＣに対応した書き込み方式を採用してもよい。なお、ＣＰＵ１１は、十分に高速の限界リード性能が得られない場合には、ＳＬＣに対応した書き込み方式を選択する。
また、ＣＰＵ１１は、十分な空き容量が確保できる書き込み方式を採用する。例えば、ＳＬＣ，ＭＬＣ，ＴＬＣのいずれに対応した書き込み方式を採用してもホストインタフェース速度よりも高速の限界リード性能が得られる場合には、空き容量のサイズに応じて、より空き容量が大きくなる書き込み方式を採用してもよい。
このように、この変形例では、十分な空き容量を確保しつつ、限界リード性能を向上させることができる。
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１…メモリシステム、２…ホスト、２ａ…ＣＰＵ、３…メモリコントローラ、４…メモリチップ、１１…ＣＰＵ、１２…ＲＯＭ１２、１３…ＲＡＭ、１３ａ…ＬＵＴ、１３ｂ…ＬＵＴＳ、１４…ＥＣＣ回路、１５…ホストＩ／Ｆ回路、１６…メモリＩ／Ｆ回路、１７…内部バス、２１…ＮＡＮＤ Ｉ／Ｏインタフェース、２２…制御回路、２３…ＮＡＮＤメモリセルアレイ、２４…ビット線ドライバ、２５…ワード線ドライバ、２６…電圧発生回路。

Claims (8)

  1. 複数のメモリセルを有し、前記複数のメモリセルのそれぞれに２ビット以上のビット数のデータを保持可能なメモリと、
    前記メモリの各メモリセルに書き込み可能なデータのビット数に対応した書き込み方式で前記各メモリセルにデータを書き込む制御と、前記各メモリセルに書き込まれたデータを読み出す制御とを行うメモリコントローラと、を具備し、
    前記メモリコントローラは、ホストから第１コマンドを受信すると、前記第１コマンドの対象となったデータを前記メモリから読み出し、読み出したデータの書き込み時の書き込み方式に対応したビット数よりも小さいビット数に対応する書き込み方式で前記読み出したデータを前記メモリに書き込む第１書き込み制御を行い、前記ホストから前記第１コマンドの対象となったデータに対するリードコマンドを受信すると、前記第１書き込み制御によって前記メモリに書き込まれたデータを読み出して前記ホストに転送する
    メモリシステム。
  2. 前記メモリコントローラは、前記ホストから第２コマンドを受信した場合又は電源オフの指示を受けた場合には、前記第１書き込み制御によって前記メモリに書き込まれたデータを読み出し、この読み出したデータを、前記第１書き込み制御における書き込み方式に対応したビット数よりも大きいビット数に対応する書き込み方式で前記メモリに書き込む第２書き込み制御を行う
    請求項１に記載のメモリシステム。
  3. 前記メモリは、異なる書き込み方式にそれぞれ対応したメモリ領域を有し、
    前記メモリコントローラは、前記第１コマンドに応じて読み出したデータを前記第１書き込み制御における書き込み方式に対応した前記メモリ領域に書き込む
    請求項１に記載のメモリシステム。
  4. 前記メモリコントローラは、前記ホストから指定されたデータの論理アドレスを前記メモリの物理アドレスに変換する論物変換テーブルを有し、前記第１書き込み制御において、前記論物変換テーブルを更新する
    請求項３に記載のメモリシステム。
  5. 前記メモリコントローラは、前記ホストから指定されたデータの論理アドレスを前記メモリの物理アドレスに変換する論物変換テーブルを有し、前記第１コマンドに応じて読み出したデータが記憶されていたメモリ領域の物理アドレスを保持し、前記第１書き込み制御において前記論物変換テーブルを更新し、前記第２書き込み制御において、保持された前記物理アドレスを用いて前記論物変換テーブルを更新する
    請求項２に記載のメモリシステム。
  6. 前記メモリコントローラは、前記ホストとの間でデータを送受信するホストインタフェースによるデータ転送速度、前記メモリの空き容量に基づいて、前記第１書き込み制御における書き込み方式を決定する
    請求項１に記載のメモリシステム。
  7. 前記第１コマンドは、セルビット数が大きい書き込み方式で書き込まれたデータを読み出し、セルビット数が書き込み時よりも小さい書き込み方式で再記録するモードを実施するためのコマンドである
    請求項１に記載のメモリシステム。
  8. 複数のメモリセルを有し、前記複数のメモリセルのそれぞれに２ビット以上のビット数のデータを保持可能なメモリを制御するメモリコントローラによるメモリ制御方法であって、
    前記メモリの各メモリセルに書き込み可能なデータのビット数に対応した書き込み方式で前記各メモリセルにデータを書き込み、
    ホストから第１コマンドを受信すると、前記第１コマンドの対象となったデータを前記メモリから読み出し、読み出したデータの書き込み時の書き込み方式に対応したビット数よりも小さいビット数に対応する書き込み方式で前記読み出したデータを前記メモリに書き込む第１書き込み制御を行い、
    前記ホストから前記第１コマンドの対象となったデータに対するリードコマンドを受信すると、前記第１書き込み制御によって前記メモリに書き込まれたデータを読み出して前記ホストに転送する
    メモリ制御方法。
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