JP3793540B2

JP3793540B2 - 半導体記憶装置

Info

Publication number: JP3793540B2
Application number: JP2004116930A
Authority: JP
Inventors: 健一柿; 国弘片山; 隆司常広
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2004-04-12
Filing date: 2004-04-12
Publication date: 2006-07-05
Anticipated expiration: 2021-07-05
Also published as: JP2004240993A

Description

産業上の利用分野

本発明はフラッシュメモリを用いた半導体記憶装置に関し、特にフラッシュメモリを用いた半導体ディスク装置などに連続してデータの書き込みをすることに関する。

本発明は、例えば、複数ビットを１ワードとして、ワード単位に読み出し書き込み可能で、チップ単位あるいは複数ワード単位に電気的に消去可能なフラッシュＥＥＰＲＯＭを複数個搭載し、上記フラッシュメモリに連続してデータの書き込みを行なう装置において、１ワードのデータを上記書き込み装置に搭載された任意の前記フラッシュメモリに書き込み、書き込みが行なわれた上記フラッシュメモリが次の１ワードのデータを書き込み可能となる一定時間の間に、前記装置に搭載された書き込みが行なわれている前記フラッシュメモリとは別のフラッシュメモリに１ワードのデータを書き込むことを特徴とする。

従来技術に係るコマンド制御方式で書き込みや消去を行うフラッシュメモリの、データ書き込みのタイミング波形を図８に示す。図中Ｖｃｃはフラッシュメモリの電源電圧であり、常時＋５Ｖが印加されている。Ｖｐｐは書き込み電源であり、フラッシュメモリへデータの書き込みを行うとき電源電圧Ｖｃｃより高い電位を印加する。アドレスはフラッシュメモリのデータの書き込み領域をバイト単位に指定するものである。ＯＥはアウトプットイネーブル信号であり、フラッシュメモリからデータの読み出しを行う際にＬｏｗとし、その他の時はＨｉｇｈとする。ＣＥはチップイネーブル信号であり、フラッシュメモリにコマンドやデータの読み出し書き込みを行うときＬｏｗとする。また、本フラッシュメモリのＣＥはライトイネーブル信号も兼ねており、Ｖｐｐが高電位でかつＯＥがＨｉｇｈの時ＯＥの立上りでデータが書き込まれる。Ｉ／Ｏ７およびＩ／Ｏ０〜Ｉ／Ｏ６はデータ線である。続いて、フラッシュメモリに１バイトのデータを書き込むときの動作を示す。まず、ＣＥの立上りのタイミングでデータ線上のコマンドをフラッシュメモリに書き込む。このコマンドはフラッシュメモリに１ワードのデータの書き込みの開始を知らせる、ライトセットアップコマンドである。このコマンドの書き込みの後、ＣＥの立上りのタイミングでデータ線上のデータをフラッシュメモリに書き込む。このコマンドとデータの書き込み時のＣＥのＬｏｗ期間は最小５０ナノ秒である。しかし、実際にはフラッシュメモリ内部ではメモリチップへの書き込みが始まったところであり、内部での書き込みが終了するまで次のデータは書き込むことはできない。ここでフラッシュメモリの内部での書き込みが終了するまで、数十マイクロ秒の時間が必要で有り、コマンドと１ワードのデータの書き込みの時間に比較してかなりの時間を要する。そして、この数十マイクロ秒の時間を経て、フラッシュメモリチップの内部での書き込みが終了したことを調べる手段としてステータスポーリングが有る。これはＣＥとＯＥをＬｏｗにしてＩ／Ｏ７からステータスを読み出してメモリチップ内部での書き込みの終了を判定する。

上記技術は、複数ワードのデータを連続して書き込む場合かなりの時間を要する。コマンドと１ワードのデータの書き込みは数十ナノ秒から数百ナノ秒程度である。しかし、１ワードのデータを書き込んでからフラッシュメモリチップ内部での書き込みが終了するまでには、数マイクロ秒から数十マイクロ秒の時間が必要であり、この間はフラッシュメモリにアクセスできない。そのため、１ワードのデータを書き込むためのトータルの時間が読みだし時間に比較してかなり遅い。また、複数ワードのデータを連続で書き込む場合、書き込むワード数に比例して書き込み時間が増大する。例えばフラッシュメモリを用いて半導体ディスク装置を構築した場合、数キロワードから数十キロワード、あるいはそれ以上のデータが連続で書き込まれる。そうすると、書き込まれるデータに比例して書き込み時間が増大するため、システム全体として書き込みの転送が遅くなる。

本発明の目的は、データの書き込み時間を短縮した半導体記憶装置を提供することである。

本発明は、
バッファメモリと、
ページ単位でデータを書き込み可能な複数のフラッシュメモリと、
５１２バイトを含むセクタをデータ転送単位とする外部のシステムからの書き込み要求に応答して、外部のシステムからのデータを、前記バッファメモリを介して前記複数のフラッシュメモリに書き込む制御部と、
を備える半導体記憶装置であって、
前記制御部は、ひとつの書き込み要求に伴い、複数のセクタのデータを前記システムから受け付け、
受け付けた前記データを、前記バッファメモリを介して前記フラッシュメモリごとにセクタ単位に分配し、
前記制御部は、前記システムから受け付けた前記データを書き込むべきフラッシュメモリを、チップイネーブル信号またはライトイネーブル信号によって選択し、
前記制御部は、ひとつのフラッシュメモリが、当該ひとつのフラッシュメモリのために分配されたデータのうちの１ページ分のデータを書き込んでいる間に、当該ひとつのフラッシュメモリのために分配されたデータとは異なる他のデータであって、当該ひとつのフラッシュメモリとは異なる他のひとつのフラッシュメモリのために分配されたデータのうちのページ単位の他のデータを、前記バッファメモリから読み出し、前記他のデータの書き込み要求と、読み出された前記他のデータとを前記他のひとつのフラッシュメモリに与え、
前記制御部は、前記他のひとつのフラッシュメモリに書き込むべき前記他のデータがあるかを判断し、前記他のひとつのフラッシュメモリに書き込むべき前記他のデータがある場合に、前記他のデータを前記バッファメモリから読み出し、前記他のデータの書き込み要求と、読み出された前記他のデータとを、前記他のひとつのフラッシュメモリに与える、
ことを特徴とする半導体記憶装置を提供する。

本発明は、以上のように構成されているために、データの書き込み時間を短縮した半導体記憶装置を提供できる。

作用

フラッシュメモリを複数個搭載し、上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において、制御部は、書き込み指示を上記フラッシュメモリに送り、書き込み指示が送られた上記フラッシュメモリが次の書き込み指示を受付可能となるまでの間に、書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送る。

本実施例では、連続したデータの書き込みの場合、連続して同一のフラッシュメモリに書き込むのでなく、他のフラッシュメモリに書き込むように制御する。

１ワードのデータをフラッシュメモリに書き込んでから次のデータを書き込むまでに数マイクロ秒から数十マイクロ秒の待ち時間が有る。そのため、連続して書き込みデータが有る場合、この待ち時間の間に連続して他のフラッシュメモリへ１ワードのデータを書き込み続ける。そして、最初に書き込んだフラッシュメモリの待ち時間を過ぎると、最初のフラッシュメモリからステータスポーリングを行ない、次の１ワードのデータを書き込む。この様に、フラッシュメモリの待ち時間の間に他のフラッシュメモリへの書き込みを行う。

複数の連続したデータを書き込む用途にフラッシュメモリを用いた場合、本実施例によればフラッシュメモリの低速の書き込みを、装置のトータルで高速化できる。すなわち、フラッシュメモリを半導体ディスク装置に用いた場合、複数の連続したデータが書き込まれる。しかし、連続したデータの書き込みの場合、フラッシュメモリへの書き込みが読み出しに比較して遅いため、トータルの転送速度が低下する。しかし、本実施例によればフラッシュメモリの書き込みが低速であっても、装置全体の書き込みの高速化を実現できる。

以下に、本発明の一実施例を図を用いて詳細に説明する。図１は、フラッシュメモリを用いた半導体ディスク装置のブロック図である。図中１は、パーソナルコンピュータなどの標準バスであり、このバスを介してシステムからのコマンドやデータの授受を行う。前記バスはこの他にもＳＣＳＩインタフェースやシステムのローカルバスなど、補助記憶装置を必要とするシステムとのプロトコルの取決めが有るものであれば特に限定はない。４は複数個のフラッシュメモリ。５は標準バス１から転送されたデータを一時保持するためのライトバッファメモリである。フラッシュメモリは読み出しに比較して書き込みが遅いため、標準バス１から転送されてくる書き込みデータを一時保持し、システム側にバス権を早く開放する。ライトバッファメモリ５は、図中ではスタティックＲＡＭで構成している。しかし、スタティックＲＡＭに限らず、揮発性・不揮発性に関係なくフラッシュメモリ４より高速に書き込みが可能な記憶素子であれば良い。また、半導体ディスク装置内に限らずシステム側にあるデータ記憶領域の一部を用いても良い。ライトバッファメモリ５は標準的なディスクのセクタ容量である５１２バイト単位で、複数セクタの容量を有する。２はプロセッサである。このプロセッサ２は、ライトバッファメモリ５からフラッシュメモリ４へのデータの書き込みの制御や、標準バスからのコマンドやステータスの授受や解析を行う。１１は、システムが管理するセクタ番号である論理セクタ番号を、フラッシュメモリへの書き込む領域のセクタ番号である物理セクタ番号に変換する変換テーブル（始めてアクセスされる論理セクタ番号については、プロセッサ２が変換テーブルを作成する）を記憶しているスタティックラム（ＳＲＡＭ）である。３１はフラッシュメモリ４やライトバッファメモリ５の実際のアドレスである物理アドレスを発生するアドレス制御部であり、プロセッサ２によって制御される。６はフラッシュメモリの書き込み電源であるＶｐｐを発生するＶｐｐ発生回路であり、プロセッサ２で電源発生を制御される。７１はフラッシュメモリ４やライトバッファメモリ５のメモリアドレスバスであり、アドレス制御部３１より出力される。７２はデータバスである。

図１の構成の半導体ディスク装置において、プロセッサ２が制御する書き込み動作を図２のフローチャートに示す。標準バス１から書き込みの要求かどうかを判断し（２１）、要求がきたとき、プロセッサ２はＶｐｐ発生回路６に対して書き込み電源Ｖｐｐの発生を起動する（２２）。そして、プロセッサ２は標準バス１から渡された、システムが管理するセクタ番号である論理セクタ番号を、フラッシュメモリへの書き込む領域のセクタ番号である物理セクタ番号に変換する（２３）。この際、標準バス１から転送されてくる複数セクタのデータを、それぞれセクタ単位で書き込むフラッシュメモリが別チップになる様に物理セクタ番号を決定する。例えば、最初に転送されてくる１セクタのデータをフラッシュメモリのチップ０に、次に転送されてくる１セクタのデータをフラッシュメモリのチップ１に、という具合にセクタ単位で割り当てる。この決定した物理セクタ番号を図３の示す書き込み管理テーブルに保持する。この書き込み管理テーブルはアドレス制御部３１に存在する。図３では、標準バス１から転送されてくる３セクタ分のデータをライトバッファメモリ５のブロック１からブロック３に保持し、それぞれのブロックの１セクタのデータをそれぞれフラッシュメモリ４のチップ０のセクタ３、チップ１のセクタ２、チップ２のセクタ７へ書き込むことを示している。

そして、書き込み管理テーブルの設定が終了したら、標準バス１から転送されてくる３セクタのデータを、書き込み管理テーブルが指定する通りライトバッファメモリ５のブロック１からブロック３の３領域に受け取る。それにより、標準バス１のアクセス権を開放し、フラッシュメモリ４への書き込みを半導体ディスク装置内だけで処理できるようにする（２４）。

そして、ライトバッファメモリ５に受け取ったデータをフラッシュメモリ４に書き込んでいく。まず、プロセッサ２が書き込み管理テーブルのテーブル番号０を選択することにより、ライトバッファメモリ５やフラッシュメモリ４の物理アドレスがメモリアドレスバス７１に出力される。よって、ライトバッファメモリ５のブロック１から１ワードのデータを読み出し（２６）、フラッシュメモリ４のチップ０にライトコマンドを書き込み（２７）、ライトバッファメモリ５から読み出した１ワードのデータをフラッシュメモリ４のチップ０に書き込む（２８）。これで、フラッシュメモリ４のチップ０は内部でのデータの書き込みが開始されるが、内部での書き込みが終了するまでチップ０はデータの読み書きができない。次のチップに書き込むデータがあるか判断し（２９）、あるときは、この間に別のメモリチップへの書き込みを行なう。物理セクタへの変換の時述べたように、連続セクタの書き込み時、セクタごとに別のチップに割り当てられている。プロセッサ２が書き込み管理テーブルのテーブル番号１を指定して（２５）、ライトバッファメモリ５のブロック２から読みだした１ワードのデータをフラッシュメモリ４のチップ１に書き込む（２６，２７，２８）。続けて、テーブル番号２を指定して、ライトバッファメモリ５のブロック３から読みだした１ワードのデータをフラッシュメモリ４のチップ２に書き込む（２６，２７，２８）。

フラッシュメモリ４のチップ０、チップ１、チップ２それぞれに１ワードのデータを書き終えたら（２９）、最初に書き込んだフラッシュメモリ４のチップ０のステータスポーリングを行ない（３３）、フラッシュメモリ４のチップ内部での書き込みが終了したか確認する。この時も書き込みと同様に、プロセッサ２が書き込み管理テーブルのテーブル番号０を指定することによって、フラッシュメモリ４のチップ０のステータスを読みだす。ここでフラッシュメモリ４のチップ０の内部で書き込みが終了していなければステータスポーリングを繰り返す。書き込みが終了していたら、書き込み管理テーブルのテーブル０のカウンタ値をインクリメントする（３４）。同様にして、書き込み管理テーブルに次のテーブルがあるか判断し（３５）、あるときは、テーブル番号１を指定し、フラッシュメモリ４のチップ０の次にデータの書き込みを行なったチップ１のステータスポーリングを行なう。そして、フラッシュメモリ４のチップ１の内部での書き込みが終了していたら、その次にデータを書き込んだフラッシュメモリ４のチップ２のステータスポーリングを行なう（３３）。書き込みを行なったフラッシュメモリ４のすべてのチップが、内部での書き込みを終了していたら、書き込みシーケンスの最初に戻る。

ここで、カウンタが５１２バイトに達しているか判断し、達していたら、バッファメモリ５からフラッシュメモリ４への全てのデータの書き込みが終了したことになる。カウンタがまだ５１２バイト以下の場合、前記の書き込み方式で続けて５１２バイトの書き込みが終了するまで繰り返す。そして、ライトバッファメモリ５からフラッシュメモリ４への全てのデータの書き込みが終了したら、プロセッサ２はＶｐｐ発生回路６に対して書き込み電源Ｖｐｐの発生を停止させる（３７）。

前記実施例でも明らかな様に３セクタのデータをほぼ１セクタの書き込み時間でフラッシュメモリへの書き込みが行なえる。本実施例では３セクタの書き込みの例を示したが、これは、３セクタより多くのセクタのデータの書き込みも同様であることは明らかである。

また前記実施例は、セクタ単位で書き込むフラッシュメモリを別チップに割り当てたが、セクタ内の５１２バイトを複数のブロックに分割する方法も有る。その分割したブロック単位で異なるフラッシュメモリに書き込みを割り当てる。例えば５１２バイトを３２バイト単位として１６ブロックに分割する。そして、１ブロックから１６ブロックを、それぞれフラッシュメモリの異なるチップに書き込む。これは３２バイト単位としたが、１６バイトや６４バイトなど任意のバイト単位で良い。

また、前記実施例はライトコマンドと１ワードのデータを書き込んでから、次の１ワードのデータの書き込みまで一定の待ち時間があるフラッシュメモリを示した。しかし、ページ書き込みのできるフラッシュメモリ、即ちページライトコマンドを書き込んでから、複数ワードのデータを連続に書き込むことができ、複数ワードのデータを書き込んでからフラッシュメモリ内部でメモリチップへの書き込みが終了するまでに一定の待ち時間があるフラッシュメモリも、前記実施例と同様にして、ページ単位でデータを書き込んでからステータスポーリングまでの時間に、データを書き込んだフラッシュメモリチップとは別のフラッシュメモリチップへのデータの書き込みを行なう。

また、フラッシュメモリ４へのデータの書き込みだけでなく、消去についても同様のことがいえる。フラッシュメモリ４はチップ単位あるいは複数ワードを一単位としたブロック単位で消去する。その消去方法は、フラッシュメモリ４に消去するブロックを示すアドレスの指定と同時に消去コマンドを書き込むことで、フラッシュメモリ４内部での消去処理を起動する。そして、フラッシュメモリ４内部での消去が終了するまで一定時間の待ち時間となる。その間は消去処理を行なっているフラッシュメモリ４へはステータスポーリング以外のアクセスはできない。そして、一定時間が経った後ステータスポーリングにより内部での消去の終了が確認されたら、次のフラッシュメモリの消去に移る。この一定時間の間に、消去を実行しているフラッシュメモリとは別のフラッシュメモリに消去コマンドを書き込み、複数のフラッシュメモリの消去を同時に行なうことにより、半導体ディスク装置全体での消去の高速化を実現する。

図１の構成の半導体ディスク装置において、プロセッサ２が制御する消去動作を図４のフローチャートに示す。フラッシュメモリ４の消去時にも書き込み電源Ｖｐｐを印加する必要が有るため、プロセッサ２はＶｐｐ発生回路６に対して書き込み電源Ｖｐｐの発生を起動する（４１）。そして、プロセッサ２は消去するフラッシュメモリ４の物理セクタ番号を図３の書き込み管理テーブルに設定する（４２）。この時、消去する領域が別のメモリチップになるように設定する。本実施例ではフラッシュメモリ４の消去単位が１セクタである場合について述べる。書き込み管理テーブルに消去するセクタの設定を行なった後、書き込み管理テーブルの指定を更新しながら（４３）、テーブルの差し示すフラッシュメモリ４のそれぞれのチップに消去コマンドを書き込む（４４）。次消去領域があるか判断し（４５）、消去コマンドの書き込みがすべて終了したら、テーブル指定を更新し（４６）、最初に消去コマンドを書き込んだメモリチップからステータスポーリングを行ない（４７）、フラッシュメモリ４内部での消去処理が終了したかを確認する。そして次テーブル指定の有無を判断し（４８）、全てのフラッシュメモリの消去処理が終了したら、プロセッサ２はＶｐｐ発生回路６に対して書き込み電源Ｖｐｐの発生を停止させる（４９）。

上記実施例は、１セクタ単位での消去を行なうフラッシュメモリについて述べた。しかし、フラッシュメモリによって、消去単位が違う。よって、フラッシュメモリの消去単位の違いにより書き込み管理テーブルの設定方法を違える。フラッシュメモリがチップ単位での消去の場合、書き込み管理テーブルのフラッシュメモリのチップ番号の欄だけの設定で良い。また、複数ワード単位で消去を行なうフラッシュメモリの場合は、書き込み管理テーブルのフラッシュメモリのチップ番号とセクタ番号の２つの欄のセットとなる。しかし、複数ワード単位で消去を行なうフラッシュメモリであっても、１セクタ単位での消去とは限らない。フラッシュメモリが複数セクタの容量を１ブロックとして消去する場合、書き込み管理テーブルのフラッシュメモリのセクタ番号の欄の設定を行なうことで複数セクタの消去となる。

前記実施例では、書き込みや消去時など書き込み電源Ｖｐｐが必要な場合、全てのフラッシュメモリ４に書き込み電源Ｖｐｐを印加している。しかし、書き込み電源Ｖｐｐを書き込みを行なうフラッシュメモリにのみ印加する方法も有る。その実施例である半導体ディスク装置のブロック図を図５に示す。図中６１はＶｐｐ発生回路６からフラッシュメモリ４へ書き込み電源Ｖｐｐの印加をオンオフするスイッチ部であり、プロセッサ２で制御され、複数の書き込み電源Ｖｐｐの出力の選択が可能である。その他は図１と同じ構成である。標準バス１から書き込みの要求がきたとき、プロセッサ２はＶｐｐ発生回路６に対して書き込み電源Ｖｐｐの発生を起動する。その後、論理セクタ番号を物理セクタ番号に変換し、物理セクタ番号を図２の書き込み管理テーブルに保持する。この時、書き込みを行なう複数あるいは一つのフラッシュメモリ４への書き込み電源Ｖｐｐを、Ｖｐｐスイッチ部６１の指定によってそれぞれ印加してやる。この書き込み電源ＶｐｐのＶｐｐスイッチ部６１の指定による印加は、書き込み時だけでなく、消去などフラッシュメモリ４が書き込み電源Ｖｐｐを必要とする場合に行なうのは明らかである。

また、前記実施例は、書き込みや消去時に電源電圧とは異なる電圧値の書き込み電源Ｖｐｐが必要であるフラッシュメモリについて述べた。しかし、単一電源のフラッシュメモリ、要するに書き込み電源Ｖｐｐが必要の無いフラッシュメモリを搭載した半導体ディスク装置のブロック図を図６に示す。構成は図１と同じであるが、Ｖｐｐ発生回路６を搭載する必要が無い。また、図２の書き込みフローチャートや、図４の消去のフローチャートで書き込み電源のオンオフ処理が必要無くなるのは明らかである。

また、前記実施例では、書き込むフラッシュメモリのチップの選択をチップイネーブル信号ＣＥで行なっている。しかし、チップイネーブル信号ＣＥでなくライトイネーブル信号ＷＥで書き込むフラッシュメモリの選択を制御する方法が有る。その時の半導体ディスク措置のブロック図を図７に示す。図中３２は書き込みを行なうフラッシュメモリ４へのライトイネーブル信号ＷＥを選択的にフラッシュメモリ４に与える、ＷＥ選択部である。その他は図１と同じ構成である。ＷＥ選択部３２は書き込みが発生したフラッシュメモリに対してのみライトイネーブル信号を有効にする。プロセッサ２が行なう書き込みの制御は、図２のフローチャートが示す動作と同じとなる。

また、フラッシュメモリ４にはライトイネーブル信号ＷＥが無いものが有る。このフラッシュメモリにデータを書き込む場合には、チップイネーブル信号ＣＥと、書き込み電源Ｖｐｐの制御により書き込みを制御する。このようなフラッシュメモリであっても、本発明を用い、書き込みや消去の高速化が図れる。

以上の説明から明らかなように、本発明によれば、大量の書き込みデータが有る補助記憶装置等に、読み出しに比較して書き込みが低速なフラッシュメモリを用いても、装置全体での書き込みを高速に行なえるという効果が有る。特に、連続した大量のデータの書き込みが有る場合に効果が大きい。また、複数領域同時の消去に関しても高速に消去できる。

本発明の動作を行なう一実施例の半導体ディスク装置のブロック図。本発明の書き込み動作を示すフローチャート。本発明の動作で用いる、書き込み管理テーブル。本発明の消去動作を示すフローチャート。本発明の動作を行なう一実施例の半導体ディスク装置のブロック図。本発明の動作を行なう一実施例の半導体ディスク装置のブロック図。本発明の動作を行なう一実施例の半導体ディスク装置のブロック図。フラッシュメモリの１ワードの書き込みタイミング波形の説明図。

符号の説明

１・・・標準バス
２・・・プロセッサ
３１・・・アドレス制御部
３２・・・ＷＥ選択部
４・・・フラッシュメモリ
５・・・ライトバッファメモリ
６・・・Ｖｐｐ発生回路
６１・・・Ｖｐｐスイッチ部
７１・・・アドレスバス
７２・・・データバス

Claims

バッファメモリと、
ページ単位でデータを書き込み可能な複数のフラッシュメモリと、
５１２バイトを含むセクタをデータ転送単位とする外部のシステムからの書き込み要求に応答して、外部のシステムからのデータを、前記バッファメモリを介して前記複数のフラッシュメモリに書き込む制御部と、
を備える半導体記憶装置であって、
前記制御部は、ひとつの書き込み要求に伴い、複数のセクタのデータを前記システムから受け付け、
受け付けた前記データを、前記バッファメモリを介して前記フラッシュメモリごとにセクタ単位に分配し、
前記制御部は、前記システムから受け付けた前記データを書き込むべきフラッシュメモリを、チップイネーブル信号またはライトイネーブル信号によって選択し、
前記制御部は、ひとつのフラッシュメモリが、当該ひとつのフラッシュメモリのために分配されたデータのうちの１ページ分のデータを書き込んでいる間に、当該ひとつのフラッシュメモリのために分配されたデータとは異なる他のデータであって、当該ひとつのフラッシュメモリとは異なる他のひとつのフラッシュメモリのために分配されたデータのうちのページ単位の他のデータを、前記バッファメモリから読み出し、前記他のデータの書き込み要求と、読み出された前記他のデータとを前記他のひとつのフラッシュメモリに与え、
前記制御部は、前記他のひとつのフラッシュメモリに書き込むべき前記他のデータがあるかを判断し、前記他のひとつのフラッシュメモリに書き込むべき前記他のデータがある場合に、前記他のデータを前記バッファメモリから読み出し、前記他のデータの書き込み要求と、読み出された前記他のデータとを、前記他のひとつのフラッシュメモリに与える、
ことを特徴とする半導体記憶装置。
請求項1記戟の半導体記憶装置であって、
前記バッファメモリとして1つのバッファメモリを有する、
ことを特徴とする半導体記憶装置。
請求項１または２記載の半導体記憶装置であって、
前記制御部は、前記書き込み要求及び前記データを与えた順に、前記複数のフラッシュメモリのステータスポーリングを行なう、
ことを特徴とする半導体記憶装置。