CN110782938B - 非易失性存储器装置、操作方法及存储器控制器操作方法 - Google Patents

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Abstract

提供了一种非易失性存储器装置、其操作方法及存储器控制器的操作方法，所述非易失性存储器装置包括：控制逻辑电路，从非易失性存储器装置外部接收读取命令；存储器单元阵列，包括连接到多条字线的多个存储器单元；地址生成器，基于来自非易失性存储器装置的外部的读取信息生成多个地址；地址解码器，顺序地选择与多个地址对应的至少一条字线中的多个页；页缓冲器电路，通过多条位线连接到存储器单元阵列，从连接到由地址解码器选择的页的存储器单元准备多个顺序数据；以及输入/输出电路，通过数据线将多个顺序数据从页缓冲器电路连续输出到非易失性存储器装置的外部。

Description

非易失性存储器装置、操作方法及存储器控制器操作方法
本申请要求于2018年7月24日在韩国知识产权局提交的第10-2018-0085868号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思的实施例涉及一种半导体存储器，更具体地，涉及一种非易失性存储器装置、一种非易失性存储器装置的操作方法以及一种控制非易失性存储器装置的存储器控制器的操作方法。
背景技术
半导体存储器被分类为诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器装置和诸如闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)或铁电RAM(FRAM)的非易失性存储器装置，在易失性存储器装置中存储的数据在断电时消失，在非易失性存储器装置中存储的数据即使断电也会保留。
闪存装置正被广泛用作计算装置中的存储介质。通常，闪存装置基于页来管理数据。例如，闪存装置响应于来自存储器控制器的、基于页的读取命令或写入命令来操作。也就是说，由于为了控制闪存装置的目的基于页来使用命令调用或地址调用，所以发生因在传送大量数据时的命令调用或地址调用而导致的开销。
发明内容
发明构思的实施例提供了一种具有改善的可靠性的非易失性存储器装置、一种非易失性存储器装置的操作方法以及一种控制该非易失性存储器装置的存储器控制器的操作方法。
根据示例性实施例，一种非易失性存储器装置包括：控制逻辑电路，从非易失性存储器装置外部接收顺序读取命令；存储器单元阵列，包括连接到多条字线的多个存储器单元；顺序地址生成器，在接收顺序读取命令的控制逻辑电路的控制下，基于从非易失性存储器装置的外部接收的读取信息生成多个顺序地址；地址解码器，通过多条字线连接到存储器单元阵列，并在接收顺序读取命令的控制逻辑电路的控制下，从多条字线中顺序地选择与多个顺序地址对应的至少一条字线中的多个页；页缓冲器电路，通过多条位线连接到存储器单元阵列，并在接收顺序读取命令的控制逻辑电路的控制下，从连接到由地址解码器选择的页的存储器单元准备多个顺序数据；以及输入/输出电路，在控制逻辑电路的控制下，通过数据线将多个顺序数据从页缓冲器电路连续输出到非易失性存储器装置的外部。多个顺序数据被存储在连接到已选择的页的存储器单元中。在输入/输出电路连续输出多个顺序数据的同时，在不从非易失性存储器装置的外部接收额外的读取命令的情况下连续输出多个顺序数据。
根据示例性实施例，一种非易失性存储器装置的操作方法包括：在第一命令输入区间期间，通过数据线从非易失性存储器装置外部接收第一顺序读取命令；在第一命令输入区间之后的地址输入区间期间，通过数据线从非易失性存储器装置的外部接收顺序读取信息；在地址输入区间之后的第二命令输入区间期间，通过数据线从非易失性存储器装置的外部接收第二顺序读取命令；以及在第二命令输入区间之后，基于顺序读取信息连续地输出多个顺序数据。多个顺序数据分别对应于多个物理页。当输出多个顺序数据时，非易失性存储器装置不通过数据线从非易失性存储器装置的外部接收额外的读取命令。
根据示例性实施例，一种控制非易失性存储器装置的存储器控制器的操作方法包括：在第一命令输入区间期间，通过数据线向非易失性存储器装置发送第一顺序读取命令；在第一命令输入区间之后的地址输入区间期间，通过数据线向非易失性存储器装置发送顺序读取信息；在地址输入区间之后的第二命令输入区间期间，通过数据线向非易失性存储器装置发送第二顺序读取命令；以及在所述第二命令输入区间之后，向非易失性存储器装置提供读取使能信号，以连续地从非易失性存储器装置接收多个顺序数据。多个顺序数据被存储在连接到非易失性存储装置的存储器单元阵列的多个已选择的物理页的存储器单元中。
附图说明
通过参照附图对发明构思的示例性实施例进行详细描述，发明构思的以上目的和特征以及其他目的和特征将变得明显。
图1是示出根据发明构思的示例实施例的存储器系统的框图。
图2是示出根据示例实施例的图1的存储器控制器的框图。
图3是示出根据示例实施例的图1的非易失性存储器装置的框图。
图4A至图4C是示出非易失性存储器装置的操作的时序图。
图5A是示出根据示例实施例的图1的非易失性存储器装置的顺序读取操作的流程图。
图5B是示出根据其他示例实施例的图1的非易失性存储器装置的顺序读取操作的流程图。
图6是示出根据示例实施例的根据图5A和图5B的流程图的非易失性存储器装置的操作的时序图。
图7A至图7D是用于描述根据示例实施例的图1的非易失性存储器装置的各种顺序读取模式的图。
图8是用于描述根据示例实施例的图6中示出的与顺序数据的大小有关的信息的图。
图9A和图9B是用于描述根据示例实施例的图6中示出的与顺序数据的数量有关的信息的图。
图10是示出根据发明构思的实施例的非易失性存储器装置的框图。
图11是示出根据示例实施例的图10的查找表的图。
图12A是示出根据示例实施例的图10的非易失性存储器装置的操作的流程图。
图12B是示出根据示例实施例的图10的非易失性存储器装置的操作的流程图。
图13是示出根据发明构思的实施例的存储器系统的框图。
图14是示出根据示例实施例的图13的非易失性存储器装置的操作的流程图。
图15A和图15B是示出根据发明构思的实施例的存储器系统的框图。
图16A是示出根据示例实施例的由包括在图15A的存储器控制器中的顺序地址生成器管理的信息的图。
图16B是示出根据示例实施例的由包括在图15B的存储器控制器中的顺序数据管理器管理的信息的图。
图17是示出应用了根据发明构思的非易失性存储器装置的固态驱动器系统的框图。
具体实施方式
下面，可以以本领域普通技术人员容易地实现发明构思的这样的程度来详细地且清楚地描述发明构思的实施例到。
图1是示出根据发明构思的示例实施例的存储器系统的框图。参照图1，存储器系统100可以包括存储器控制器110和非易失性存储器装置120。在实施例中，存储器系统100可以是在计算装置中使用的诸如固态驱动器(SSD)或存储卡的高容量存储介质。
存储器控制器110可以被配置为响应于外部装置(例如，主机，中央处理单元(CPU)或应用处理器(AP))的请求或者在外部装置的控制下对非易失性存储器装置120进行控制。例如，为了控制非易失性存储器装置120，存储器控制器110可以通过控制信号线CTRL、数据线DQx和数据选通线发送和接收各种信号。
在示例性实施例中，诸如命令锁存使能信号CLE、地址锁存使能信号ALE、读取使能信号RE/或写入使能信号WE/的各种信号可以通过控制信号线CTRL提供给非易失性存储器装置120。诸如命令CMD、地址ADDR和数据DT的各种信息可以通过数据线DQx在存储器控制器110与非易失性存储器装置120之间发送和接收。在示例性实施例中，存储器控制器110和非易失性存储器装置120可以基于通过控制信号线CTRL和数据选通线提供的各种信号来区分和识别通过数据线DQx提供的命令CMD、地址ADDR和数据DT。
响应于来自存储器控制器110的各种信号，非易失性存储器装置120可以存储从存储器控制器110接收的数据DT，或者可以将存储的数据DT发送到存储器控制器110。在示例性实施例中，在非易失性存储器装置120于存储器控制器110的控制下执行编程操作或读取操作的情况下，非易失性存储器装置120可以向存储器控制器110提供就绪/繁忙信号R/B，并且存储器控制器110可以响应于就绪/繁忙信号R/B而识别出非易失性存储器装置120是否正在运转。在示例性实施例中，在就绪/繁忙信号R/B指示繁忙状态的情况下，存储器控制器110可以不与非易失性存储器装置120交换信息(例如，命令、地址或数据)。
在示例性实施例中，非易失性存储器装置120可以包括地址生成器121(下文中称为“顺序地址生成器”)。根据发明构思的示例实施例，顺序地址生成器121可以被配置为在高级读取操作(下文中称为“顺序读取操作”)中基于高级读取信息SQRI(下文中称为“顺序读取信息”)生成多个地址。非易失性存储器装置120可以通过基于由此生成的多个顺序地址输出多个顺序数据来执行顺序读取操作。
在示例实施例中，顺序地址生成器121可以在顺序读取操作中基于顺序读取信息SQRI生成多个顺序地址或多个随机地址。
在示例性实施例中，根据发明构思的示例实施例的顺序读取操作可以指在没有来自存储器控制器110的页单元的单独的命令或地址的调用或发布的情况下输出多个顺序数据的读取操作。这里，页单元的命令或地址可以用于读取一页的数据(或一页数据)或N页(N是等于或小于存储在一个存储器单元中的比特数的整数)的数据。例如，一条字线可以包括一页或N页。术语“基于页的命令或地址”、“页基命令或地址”以及“页单元的命令或地址”将是可互换的。通过顺序读取操作，非易失性存储器装置120可以基于从存储器控制器110提供的顺序读取信息SQRI生成多个顺序地址，并且可以基于由此生成的多个顺序地址输出多个顺序数据。在示例性实施例中，多个顺序地址可以分别对应于不同的物理页或不同的逻辑页。
也就是说，传统的非易失性存储器装置需要从存储器控制器调用页单元的命令或地址，以便执行顺序缓存读取操作或随机缓存读取操作。相反，根据发明构思的非易失性存储器装置120可以通过基于顺序读取信息SQRI生成多个顺序地址而输出多个顺序数据(即，大量数据)而无需页单元的命令或地址的额外调用。这可以意味着改善了非易失性存储器装置120的性能。将参照附图来描述根据发明构思的非易失性存储器装置120的顺序读取操作。
图2是示出根据示例实施例的图1的存储器控制器的框图。参照图1和图2，存储器控制器110可以包括处理器111、静态RAM(SRAM)112、只读存储器(ROM)113、主机接口114和闪存接口115。
处理器111可以控制存储器控制器110的整体操作。SRAM112可以用作存储器控制器110的缓冲器存储器、缓存存储器或工作存储器。ROM113可以以固件的形式存储存储器控制器110操作所需的各种信息。
在示例性实施例中，控制非易失性存储器装置120所需的各种信息(例如，闪存转换层FTL和映射表)可以存储在SRAM112或单独的缓冲器存储器中，并且可以由处理器111来管理或驱动。
存储器控制器110可以通过主机接口114与外部装置(例如，主机)通信。在示例性实施例中，主机接口114可以包括各种接口中的至少一种，诸如，双倍数据速率(DDR)接口、通用串行总线(USB)接口、多媒体卡(MMC)接口、外围组件互连(PCI)接口、高速PCI(PCI-e)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、电子集成驱动器(IDE)接口、移动工业处理器接口(MIPI)和高速非易失性存储器(NVM-e)接口。
存储器控制器110可以通过闪存接口115与非易失性存储器装置120通信。在示例性实施例中，存储器控制器110可以基于闪存接口115向非易失性存储器装置120提供参照图1描述的各种信号(例如，CLE、ALE、RE/、WE/、CMD、ADDR、SQRI和DT)。在示例性实施例中，闪存接口115可以包括诸如切换NAND接口(toggle NAND interface)或开源NAND闪存接口(open NAND flash interface，ONFI)的NAND接口。
图2中示出的存储器控制器110为示例，并且发明构思不限于此。存储器控制器110还可以包括诸如纠错码(ECC)引擎、随机化器和缓冲器管理电路的各种组件。
图3是示出根据示例实施例的图1的非易失性存储器装置的框图。参照图1和图3，非易失性存储器装置120可以包括顺序地址生成器121、存储器单元阵列122、地址解码器123、页缓冲器电路124、输入/输出电路125和控制逻辑电路126。
在实施例中，为了说明的简洁并且为了便于描述，分开示出了命令CMD、地址ADDR、顺序读取信息SQRI和数据DT，但是发明构思不限于此。例如，如上所述，命令CMD、地址ADDR、顺序读取信息SQRI和数据DT可以通过数据线DQx从存储器控制器110接收，并且可以基于控制信号CTRL(例如，CLE、ALE、RE/和WE/)彼此区分。
顺序地址生成器121可以基于从存储器控制器110接收的顺序读取信息SQRI生成顺序地址ADDR_SQ。例如，非易失性存储器装置120可以响应于来自存储器控制器110的顺序读取命令(SQRD)和顺序读取信息SQRI来执行顺序读取操作。顺序读取操作指的是在没有来自存储器控制器110的单独命令的情况下连续输出多个顺序数据的操作。在这种情况下，顺序地址生成器121可以基于顺序读取信息SQRI生成用于顺序读取操作的多个顺序地址ADDR_SQ。例如，多个顺序地址ADDR_SQ中的一个顺序地址ADDR_SQ可以是在已选择的字线中指定特定字线和特定页的一个或更多个行地址以及一个或更多个列地址的组合。
在示例性实施例中，顺序读取信息SQRI可以包括与读取模式(下文中称为“顺序读取模式”)有关的信息、与顺序数据的大小有关的信息、顺序数据的数量等。顺序地址生成器121可以基于与顺序读取模式有关的信息生成多个顺序地址ADDR_SQ。由此生成的顺序地址ADDR_SQ的数量可以对应于上述顺序数据的数量。
在示例性实施例中，多个顺序地址ADDR_SQ可以分别对应于多片不同的页数据。多片不同的页数据可以指存储在连接到不同字线的存储器单元中的物理页数据。可选地，多片不同的页数据可以分别指多片不同的逻辑页数据。也就是说，多个顺序地址ADDR_SQ可以指不同页的地址。
存储器单元阵列122可包括多个存储器块。存储器块中的每个可以包括与位线BL连接的多个单元串，并且多个单元串中的每个包括串联连接的多个单元晶体管。多个单元晶体管可以连接到串选择线SSL、字线WL或地选择线GSL。
地址解码器123可以通过串选择线SSL、字线WL和地选择线GSL连接到存储器单元阵列122。地址解码器123可以对从存储器控制器110接收的地址ADDR或从顺序地址生成器121接收的多个顺序地址ADDR_SQ进行解码，并且可以基于解码的结果来控制串选择线SSL、字线WL和地选择线GSL。例如，地址解码器123可以从存储器单元阵列122的多条字线中顺序地选择并控制与多个顺序地址ADDR_SQ对应的字线。
地址解码器123可以通过串选择线SSL、字线WL和地选择线GSL选择存储器单元阵列122的一条或更多条字线中的多个页。
页缓冲器电路124通过位线BL连接到存储器单元阵列122。页缓冲器电路124可以被配置为临时存储将要存储到存储器单元阵列122的数据或者从存储器单元阵列122读取的数据。
输入/输出电路125可以向页缓冲器电路124提供从存储器控制器110接收的数据DT。输入/输出电路125可以向存储器控制器110提供从页缓冲器电路124接收的数据DT。
控制逻辑电路126可以从存储器控制器110接收命令CMD，并且可以控制非易失性存储器装置120的组件，使得执行与接收的命令CMD对应的操作。
在示例性实施例中，在从存储器控制器110接收的命令CMD是顺序读取命令的情况下，控制逻辑电路126可以允许顺序地址生成器121基于顺序读取信息SQRI生成顺序地址ADDR_SQ。在这种情况下，生成的顺序地址ADDR_SQ可以是起始地址以从存储器单元读取数据。
图4A至图4C是示出非易失性存储器装置的操作的时序图。将参照图4A来描述非易失性存储器装置120的页读取操作，将参照图4B来描述非易失性存储器装置120的顺序缓存读取操作，将参照图4C来描述非易失性存储器装置120的随机缓存读取操作。为了简化说明，在图4B和图4C中，省略了一些控制信号(例如，CLE、ALE、WE/、RE/和DQS)。下面，为了简化说明，简要标记了一些命令、一些地址和一些数据的附图标记。
参照图1、图3和图4A，非易失性存储器装置120可以在命令输入区间CMD Input期间接收第一读取命令RD1。之后，非易失性存储器装置120可以在地址输入区间ADDR Input期间接收地址AD。非易失性存储器装置120可以在地址输入区间ADDR Input之后的命令输入区间CMD Input期间接收第二读取命令RD2。
在示例性实施例中，第一读取命令RD1和第二读取命令RD2可以是用于页读取操作的命令集(例如，00h和30h)。在示例性实施例中，可以在写入使能信号WE/的一些周期(或循环)(例如，5个周期(或循环))期间接收地址AD。作为示例，可以在3个周期内接收3个地址AD作为行地址和页地址，并且可以在另外2个周期内接收2个地址AD作为列地址。3个地址AD的组合可以用于选择一条字线并且在已选择的一条字线中选择一个页，并且2个地址AD的组合可以用于选择在所选择的页中开始数据输出的位置。然而，发明构思不限于此。地址AD指的是与存储有读取数据的页对应的物理页的行地址或列地址。
响应于第二读取命令RD2，非易失性存储器装置120可以从存储器单元阵列122读取与已接收的地址AD对应的数据DT。例如，非易失性存储器装置120可以读取与已接收的地址AD对应的数据DT，并且可以在页缓冲器电路124或输入/输出电路125中准备已读取的数据DT。已读取的数据DT可以在tR的时间段期间准备。在示例性实施例中，在tR的时间段期间，非易失性存储器装置120可以向存储器控制器110提供逻辑低(即，繁忙状态)的就绪/繁忙信号R/B。
在下面的示例性实施例中，使用术语“数据准备操作”或“准备数据”以便于描述。术语“数据准备操作”或“准备数据”是指将存储在存储器单元阵列中的已读取的数据存储或设置到页缓冲器电路(例如，缓存锁存器)或输入/输出电路使得可以向存储器控制器110输出数据的操作。
在数据准备操作完成之后，非易失性存储器装置120可以响应于从存储器控制器110接收的读取使能信号RE/生成数据选通信号DQS，并且可以通过数据线DQx与生成的数据选通信号DQS同步地输出数据DT。
在示例性实施例中，基于图4A的时序图在页读取操作期间输出的数据DT(即，在数据输出区间DT Output期间输出的数据)可以是单页数据(例如，8KB或16KB)。也就是说，非易失性存储器装置120可以基于图4A中示出的时序图输出单页数据。
在示例性实施例中，下面的表1示出了命令输入区间CMD Input、地址输入区间ADDR Input和数据输出区间DT Output中的每个中的控制信号。
[表1]
CLE ALE RE/ WE/ DQS
CMD Input H L H ↑ X
ADDR Input L H H ↑ X
DT Output L L ↓↑ H ↓↑
参照表1，在命令输入区间CMD Input中，命令锁存使能信号CLE和读取使能信号RE/为逻辑高“H”，并且地址锁存使能信号ALE为逻辑低“L”。在命令输入区间CMD Input期间，非易失性存储器装置120在写入使能信号WE/的上升沿↑处锁存通过数据线DQx接收的信号作为命令CMD。在地址输入区间ADDR Input中，地址锁存使能信号ALE和读取使能信号RE/为逻辑高“H”，并且命令锁存使能信号CLE为逻辑低“L”。在地址输入区间ADDR Input期间，非易失性存储器装置120在写入使能信号WE/的上升沿↑处锁存通过数据线DQx接收的信号作为地址AD。在这种情况下，地址可以是与存储有读取数据的页对应的信息。
在数据输出区间DT Output中，命令锁存使能信号CLE和地址锁存使能信号ALE为逻辑低“L”，写入使能信号WE/为逻辑高“H”。在数据输出区间DT Output中，非易失性存储器装置120基于读取使能信号RE/生成数据选通信号DQS，并通过数据线DQx与数据选通信号DQS的上升沿↑和下降沿↓同步地输出数据DT。
在示例性实施例中，表1的信号电平为示例，并且发明构思不限于此。在下面的附图中，为了简化说明，省略了控制信号(例如，CLE、ALE、RE/和WE/)。然而，在命令输入区间CMD Input、地址输入区间ADDR Input和数据输出区间DT Output中可以如表1所示来对控制信号进行控制。
参照图1、图3和图4B，非易失性存储器装置120可以基于图4B的时序图执行顺序缓存读取操作。例如，非易失性存储器装置120可以在命令输入区间CMD Input期间接收第一缓存读取命令CRD1。之后，非易失性存储器装置120可以在地址输入区间ADDR Input期间接收第一地址AD1。然后，非易失性存储器装置120可以在命令输入区间CMD Input期间接收第二缓存读取命令CRD2。在tR的时间段期间，非易失性存储器装置120可以响应于第二缓存读取命令CRD2读取与第一地址AD1对应的第一页的数据作为第一缓存数据DT_c1。
然后，非易失性存储器装置120可以在命令输入区间CMD Input期间接收第三缓存读取命令CRD3。在tDCBSYR的时间段期间，非易失性存储器装置120可以响应于第三缓存读取命令CRD3准备先前读取的第一缓存数据DT_c1。
在tDCBSYR的时间段之后，非易失性存储器装置120可以通过数据线DQx输出第一缓存数据DT_c1。同时，非易失性存储器装置120读取与第一页不同的第二页的数据作为第二缓存数据DT_c2。
之后，非易失性存储器装置120还可以在命令输入区间CMD Input期间接收第三缓存读取命令CRD3。在tDCBSYR的时间段期间，非易失性存储器装置120可以响应于第三缓存读取命令CRD3准备先前读取的第二缓存数据DT_c2，并且可以通过数据线DQx输出第二缓存数据DT_c2。同时，非易失性存储器装置120读取另一页(例如，第三页)的数据作为第三缓存数据DT_c3。
之后，非易失性存储器装置120可以在命令输入区间CMD Input期间接收第四缓存读取命令CRD4，可以响应于第四缓存读取命令CRD4准备第三缓存数据DT_c3，并且可以通过数据线DQx输出已准备的第三缓存数据DT_c3。在示例性实施例中，第一缓存数据DT_c1至第三缓存数据DT_c3中的每个可以是单页数据。
参照图1、图3和图4C，非易失性存储器装置120可以基于图4C的时序图执行随机缓存读取操作。例如，非易失性存储器装置120可以顺序地接收第一缓存读取命令CRD1、第一地址AD1和第二缓存读取命令CRD2。之后，在tR的时间段期间，非易失性存储器装置120可以读取与第一地址AD1对应的页的数据作为第一缓存数据DT_c1。
然后，非易失性存储器装置120可以顺序地接收第一缓存读取命令CRD1、第二地址AD2和第三缓存读取命令CRD3。响应于第三缓存读取命令CRD3，非易失性存储器装置120可以在tDCBSYR的时间段期间准备先前读取的第一缓存数据DT_c1，并且可以通过数据线DQx输出第一缓存数据DT_c1。同时，非易失性存储器装置120可以读取与第二地址AD2对应的页的数据作为第二缓存数据DT_c2。
然后，非易失性存储器装置120可以顺序地接收第一缓存读取命令CRD1、第三地址AD3和第三缓存读取命令CRD3。响应于第三缓存读取命令CRD3，非易失性存储器装置120可以在tDCBSYR的时间段期间准备先前读取的第二缓存数据DT_c2，并且可以通过数据线DQx输出第二缓存数据DT_c2。同时，非易失性存储器装置120可以读取与第三地址AD3对应的页的数据作为第三缓存数据DT_c3。
之后，非易失性存储器装置120可以接收第四缓存读取命令CRD4，可以响应于第四缓存读取命令CRD4准备先前读取的第三缓存数据DT_c3，并且可以通过数据线DQx输出已准备的第三缓存数据DT_c3。
如上所述，为了使非易失性存储器装置120执行顺序缓存读取操作或随机缓存读取操作，需要来自存储器控制器110的页单元的命令调用或地址调用。例如，如图4B或图4C所示，在第一缓存数据DT_c1至第三缓存数据DT_c3的传输之间从存储器控制器110接收基于页的命令或基于页的地址。也就是说，在传统的顺序读取操作或传统的随机缓存读取操作中，通过数据线DQx不连续地输出多个缓存数据。
在示例实施例中，对于非易失性存储器装置120的顺序读取操作，在输出多个顺序数据时不使用页单元的单独的命令或地址的调用或发布。例如，非易失性存储器装置120可以接收诸如一组顺序读取命令和顺序读取信息的信号，并且可以基于已接收的信号输出多个顺序数据。在这种情况下，多个顺序数据可以是分别与多个页对应的多个数据。将参照下面的附图来描述根据发明构思的实施例的非易失性存储器装置的顺序读取操作。
图5A是示出根据示例实施例的图1的非易失性存储器装置的顺序读取操作的流程图。参照图1、图3和图5A，在操作S110中，非易失性存储器装置120可以在第一命令输入区间1st CMD Input期间接收第一顺序读取命令SQRD1(例如，第一高级读取命令)。
在操作S120中，非易失性存储器装置120可以在地址输入区间ADDR Input期间接收顺序读取信息SQRI。在示例性实施例中，顺序读取信息SQRI可以包括与顺序读取模式有关的信息、与顺序数据的大小有关的信息、与顺序数据的数量有关的信息等。
在操作S130中，非易失性存储器装置120可以在第二命令输入区间2nd CMD Input期间接收第二顺序读取命令SQRD2(例如，第二高级读取命令)。在示例性实施例中，第一顺序读取命令SQRD1和第二顺序读取命令SQRD2可以是用于顺序读取操作(例如，高级读取操作)的命令集。
在操作S140中，非易失性存储器装置120可以基于顺序读取信息SQRI生成多个顺序地址ADDR_SQ。例如，非易失性存储器装置120的顺序地址生成器121可以基于与顺序读取信息SQRI的顺序读取模式对应的地址生成方式或算法生成多个顺序地址ADDR_SQ(例如，多个顺序生成的顺序地址或多个随机生成的顺序地址)。
在操作S150中，非易失性存储器装置120可以基于多个顺序地址ADDR_SQ准备多个顺序数据DT_SQ。例如，可以在页缓冲器电路124中或在输入/输出电路125中准备多个顺序数据DT_SQ。在操作S160中，非易失性存储器装置120可以在没有单独的命令的情况下输出多个顺序数据DT_SQ。
在示例性实施例中，非易失性存储器装置120可以并行(或同时)执行操作S150和操作S160。例如，在顺序地址生成器121生成第一顺序地址ADDR_SQ1至第n顺序地址ADDR_SQn的情况下，首先，非易失性存储器装置120可以准备与第一顺序地址ADDR_SQ1对应的第一顺序数据DT_SQ1。之后，非易失性存储器装置120可以在输出第一顺序数据DT_SQ1的同时准备与第二顺序地址ADDR_SQ2对应的第二顺序数据DT_SQ2。之后，非易失性存储器装置120可以在输出第二顺序数据DT_SQ2的同时准备与第三顺序地址ADDR_SQ3对应的第三顺序数据DT_SQ3。非易失性存储器装置120可以重复执行上述操作，直到输出与第n顺序地址ADDR_SQn对应的第n顺序数据DT_SQn。
如上所述，根据发明构思的非易失性存储器装置120可以基于在地址输入区间ADDR Input期间接收的顺序读取信息SQRI来生成多个顺序地址ADDR_SQ，并且可以基于因此生成的多个顺序地址ADDR_SQ来输出多个顺序数据DT_SQ。在这种情况下，由于在输出多个顺序数据DT_SQ时不使用基于页的命令或地址的调用，因此可以提高输出数据的速度。
图5B是示出根据示例实施例的图1的非易失性存储器装置的顺序读取操作的流程图。参照图1、图3和图5B，非易失性存储器装置120可以执行操作S410至操作S470。操作S410至操作S440与图5A的操作S110至操作S140类似，因此，这里将不再重复他们的详细描述。
在操作S450中，非易失性存储器装置120可以基于第一顺序地址ADDR_SQ1准备第一顺序数据DT_SQ1。例如，可以在页缓冲器电路124中或在输入/输出电路125中准备第一顺序数据DT_SQ1。在操作S460中，非易失性存储器装置120可以在没有任何额外的读取命令的情况下顺序地输出第一顺序数据DT_SQ1。
在操作S470中，非易失性存储器装置120可以确定是否发送了基于顺序读取信息SQRI的全部顺序数据DT_SQ。
在全部顺序数据DT_SQ尚未被发送到存储器控制器110的情况下(即，在存在未被发送到存储器控制器110的顺序数据DT_SQ的情况下)，非易失性存储器装置120可以重复执行操作S450和S460。例如，在操作S450中，非易失性存储器装置120可以基于第二顺序地址ADDR_SQ2准备第二顺序数据DT_SQ2。例如，可以在页缓冲器电路124中或在输入/输出电路125中准备第二顺序数据DT_SQ2。在操作S460中，非易失性存储器装置120可以在输出第一顺序数据DT_SQ1之后顺序输出第二顺序数据DT_SQ2而没有任何额外的读取命令。
图6是示出根据图5A和图5B的流程图的非易失性存储器装置的操作的时序图。如在上面的描述中，为了说明的简洁，省略了一些控制信号(例如，CLE、ALE、RE/、WE/和DQS)。下面，在命令输入区间CMD Input、地址输入区间ADDR Input和数据输出区间DT Output中如表1所示地对控制信号进行控制。
参照图1、图5A、图5B和图6，非易失性存储器装置120可以在第一命令输入区间1stCMD Input期间通过数据线DQx接收第一顺序读取命令SQRD1。
之后，非易失性存储器装置120可以在地址输入区间ADDR Input期间通过数据线DQx接收顺序读取信息SQRI。在示例性实施例中，在参照图4A至图4C描述的页读取操作、顺序缓存读取操作和随机缓存读取操作中，在地址输入区间ADDR Input期间接收与读取数据对应的物理地址。然而，在根据发明构思的非易失性存储器装置120的高级读取操作中，在地址输入区间ADDR Input期间接收顺序读取信息SQRI。在这种情况下，顺序读取信息SQRI可以是与一般地址ADDR不同的信息。
例如，顺序读取信息SQRI可以包括与顺序读取模式SRM、顺序数据大小SDS和顺序数据的数量NSD有关的多条信息。可以在写入使能信号WE/的多个循环期间接收包括在顺序读取信息SQRI中的信息。例如，如参照图4A所述，在地址输入区间ADDR Input中，写入使能信号WE/可以切换多个循环(例如，n次，其中n是大于1的整数)那么多。作为示例，一个循环(或一个周期)可以与一个上升脉冲的宽度或一个下降脉冲的宽度相同。可以与写入使能信号WE/的在多个循环期间切换的上升沿或下降沿同步地提供包括在顺序读取信息SQRI中的各种信息(例如，顺序读取模式SRM、顺序数据大小SDS和顺序数据的数量NSD)。
之后，非易失性存储器装置120可以在第二命令输入区间2nd CMD Input期间接收第二顺序读取命令SQRD2。非易失性存储器装置120可以响应于第二顺序读取命令SQRD2来执行顺序数据准备操作。例如，如上所述，非易失性存储器装置120的顺序地址生成器121可以基于顺序读取信息SQRI生成多个顺序地址ADDR_SQ。非易失性存储器装置120可以基于由此生成的多个顺序地址ADDR_SQ来准备多个顺序数据DT_SQ。
例如，如参照图6所述，非易失性存储器装置120可以在第一时间段T1期间准备与第一顺序地址ADDR_SQ1对应的第一顺序数据DT_SQ1。在准备第一顺序数据DT_SQ1时，外部就绪/繁忙信号Ext.R/B和内部就绪/繁忙信号Int.R/B可以保持低状态(即，繁忙状态)。
在实施例中，外部就绪/繁忙信号Ext.R/B可以是向存储器控制器110通知非易失性存储器装置120的操作状态的信号，内部就绪/繁忙信号Int.R/B可以是用于通知非易失性存储器装置120内部的内部操作的信号。例如，即使内部就绪/繁忙信号Int.R/B为低状态(即，繁忙状态)，当外部就绪/繁忙信号Ext.R/B为高状态(即，就绪状态)时，非易失性存储器装置120也可以通过数据线DQx向存储器控制器110提供顺序数据DT_SQ。
当准备好第一顺序数据DT_SQ1时，外部就绪/繁忙信号Ext.R/B和内部就绪/繁忙信号Int.R/B可以转换到高状态(即，就绪状态)。之后，非易失性存储器装置120可以在存储器控制器110的控制下输出第一顺序数据DT_SQ1。在输出第一顺序数据DT_SQ1的同时，非易失性存储器装置120可以在第二时间段T2期间准备与第二顺序地址ADRR_SQ2对应的第二顺序数据DT_SQ2。在这种情况下，在第二时间段T2期间，外部就绪/繁忙信号Ext.R/B可以保持高状态(即，就绪状态)，并且内部就绪/繁忙信号Int.R/B可以保持低状态(即，繁忙状态)。
在完全地发送了第一顺序数据DT_SQ1并且完全准备好第二顺序数据DT_SQ2的情况下，非易失性存储器装置120可以在存储器控制器110的控制下输出第二顺序数据DT_SQ2。同样地，在输出第二顺序数据DT_SQ2的同时，非易失性存储器装置120可以准备与第三顺序地址ADDR_SQ3对应的第三顺序数据DT_SQ3。非易失性存储器装置120可以重复执行上述操作，直到输出第n顺序数据DT_SQn。通过重复执行上述操作，可以“顺序地或连续地”输出第一顺序数据DT_SQ1至第n顺序数据DT_SQn。例如，在连续输出第一顺序数据DT_SQ1至第n顺序数据DT_SQn的同时，非易失性存储器装置120不从存储器控制器110接收额外的顺序读取命令。
在示例性实施例中，“顺序地或连续地”输出第一顺序数据DT_SQ1至第n顺序数据DT_SQn意味着在输出第一顺序数据DT_SQ1至第n顺序数据DT_SQn期间不通过数据线DQx从存储器控制器110接收任何其他命令或地址。例如，在输出第一顺序数据DT_SQ1之后，可以在没有来自存储器控制器110的单独命令或单独地址的情况下输出第二顺序数据DT_SQ2。
例如，在顺序读取操作中，根据发明构思的实施例的非易失性存储器装置120可以在输出第一顺序数据DT_SQ1至第n顺序数据DT_SQn的同时，不通过数据线DQx从存储器控制器110接收单独的命令。例如，在接收到第一顺序读取命令SQRD1、顺序读取信息SQRI和第二顺序读取命令SQRD2之后，非易失性存储器装置120可以在输出多个顺序数据DT_SQ的同时，不接收单独的命令(例如，参照图4B和图4C描述的缓存读取命令)。这样，由于在输出多个顺序数据DT_SQ的同时不使用单独的命令，所以可以提高非易失性存储器装置120输出数据的速度。
在示例性实施例中，存储器控制器110可以响应于高状态(即，就绪状态)的外部就绪/繁忙信号Ext.R/B向非易失性存储器装置120提供读取使能信号RE/。非易失性存储器装置120可以响应于从存储器控制器110接收的读取使能信号RE/输出多个顺序数据DT_SQ1至DT_SQn。
在示例实施例中，可以基于顺序读取信息SQRI顺序地或随机地生成第一顺序地址ADDR_SQ1至第n顺序地址ADDR_SQn。
图7A至图7D是用于描述根据示例实施例的图1的非易失性存储器装置的各种顺序读取模式的示例性的图。将参照图7A至图7D来描述根据发明构思的示例性实施例的非易失性存储器装置的各种顺序读取模式中的一些，但是发明构思不限于此。
为了说明的简洁并且为了便于描述，假设存储器单元阵列122包括第一平面PL1和第二平面PL2，第一平面PL1包括存储器块BLK11和BLK12，第二平面PL2包括存储器块BLK21和BLK22，存储器块BLK11、BLK12、BLK21和BLK22中的每个包括六个页。假设六个页中的每个是指示存储在连接到一条字线的存储器单元中的一组数据的物理页。然而，发明构思不限于此。
参照图1、图3和图7A，包括在从存储器控制器110接收的顺序读取信息SQRI中的与顺序读取模式SRM有关的信息指示第一顺序读取模式SRM_1的情况下，如图7A中所示，顺序地址生成器121可以生成多个顺序地址ADDR_SQ，使得输出多个顺序数据DT_SQ1至DT_SQ6。例如，第一顺序读取模式SRM_1可以指示读取特定存储器块(例如，第一平面PL1的存储器块BLK11)的全部页的操作。在这种情况下，顺序地址生成器121可以将分别与第一平面PL1的存储器块BLK11的页PG111至PG116对应的地址生成为多个顺序地址ADDR_SQ。
详细地，顺序地址生成器121可以将存储器块BLK11的第一页PG111的地址生成为第一顺序地址ADDR_SQ1，并且可以将与第一顺序地址ADDR_SQ1对应的第一页PG111的数据作为第一顺序数据DT_SQ1(图7A的①)进行输出。顺序地址生成器121可以将存储器块BLK11的第二页PG112的地址生成为第二顺序地址ADDR_SQ2，并且可以将与第二顺序地址ADDR_SQ2对应的第二页PG112的数据作为第二顺序数据DT_SQ2(图7A的②)进行输出。同样的，顺序地址生成器121可以分别将与存储器块BLK11的第三页PG113至第六页PG116对应的地址生成为第三顺序地址ADDR_SQ3至第六顺序地址ADDR_SQ6，并且可以将与第三顺序地址ADDR_SQ3至第六顺序地址ADDR_SQ6对应的第三页PG113至第六页PG116的数据输出为第三顺序数据DT_SQ3至第六顺序数据DT_SQ6(图7A的③至⑥)。
在示例实施例中，第一顺序数据DT_SQ1至第六顺序数据DT_SQ6中的每个顺序数据可以从连接到多条字线中的至少一条字线的存储器单元输出。作为示例，第一顺序数据DT_SQ1至第六顺序数据DT_SQ6中的每个顺序数据可以分别从连接到多条字线中的第一字线至第六字线的存储器单元输出。作为另一示例，第一顺序数据DT_SQ1至第六顺序数据DT_SQ6的全部顺序数据可以从连接到同一字线(例如，第一字线)的存储器单元输出。
在示例实施例中，可以顺序地生成第一顺序地址ADDR_SQ1至第六顺序地址ADDR_SQ6。例如，第一顺序地址ADDR_SQ1至第六顺序地址ADDR_SQ6可以是顺序地生成的顺序地址。
包括在从存储器控制器110接收的顺序读取信息SQRI中的与顺序读取模式SRM有关的信息指示第二顺序读取模式SRM_2的情况下，如图7B中所示，顺序地址生成器121可以生成多个顺序地址ADDR_SQ，使得输出多个顺序数据DT_SQ1至DT_SQ3。例如，第二顺序读取模式SRM_2可以指示读取特定存储器块的特定页的操作。详细地，在第二顺序读取模式SRM_2中，顺序地址生成器121可以将特定存储器块(例如，存储器块BLK11)的特定页PG113、PG114和PG115的地址生成为第一顺序地址ADDR_SQ1至第三顺序地址ADDR_SQ3，并且可以将与第一顺序地址ADDR_SQ1至第三顺序地址ADDR_SQ3对应的页PG113、PG114和PG115的数据输出为第一顺序数据DT_SQ1至第三顺序数据DT_SQ3(图7B的①至③)。
在示例实施例中，第一顺序数据DT_SQ1至第三顺序数据DT_SQ3中的每个顺序数据可以从连接到多条字线中的至少一条已选择的字线的存储器单元输出。作为示例，第一顺序数据DT_SQ1至第三顺序数据DT_SQ3中的每个顺序数据可以分别从连接到多条字线中的第一字线至第三字线的存储器单元输出。作为另一示例，第一顺序数据DT_SQ1至第三顺序数据DT_SQ3的全部顺序数据可以从连接到同一字线的存储器单元输出。
在示例实施例中，可以顺序地生成第一顺序地址ADDR_SQ1至第三顺序地址ADDR_SQ3。例如，第一顺序地址ADDR_SQ1至第三顺序地址ADDR_SQ3可以是顺序地生成的顺序地址。
包括在从存储器控制器110接收的顺序读取信息SQRI中的与顺序读取模式SRM有关的信息指示第三顺序读取模式SRM_3的情况下，如图7C中所示，顺序地址生成器121可以生成多个顺序地址ADDR_SQ，使得输出多个顺序数据DT_SQ1至DT_SQ4。例如，第三顺序读取模式SRM_3可以指示读取多个存储器块中的每个的特定页(例如，第四页)的操作。详细地，在第三顺序读取模式SRM_3中，顺序地址生成器121可以将存储器块BLK11、BLK21、BLK12和BLK22的第四页PG114、PG214、PG124和PG224的地址生成为第一顺序地址ADDR_SQ1至第四顺序地址ADDR_SQ4。可以将分别与第一顺序地址ADDR_SQ1至第四顺序地址ADDR_SQ4对应的第四页PG114、PG214、PG124和PG224的数据输出为第一顺序数据DT_SQ1至第四顺序数据DT_SQ4(图7C的①至④)。
在这种情况下，可以随机生成第一顺序地址ADDR_SQ1至第四顺序地址ADDR_SQ4。
包括在从存储器控制器110接收的顺序读取信息SQRI中的与顺序读取模式SRM有关的信息指示第四顺序读取模式SRM_4的情况下，如图7D中所示，顺序地址生成器121可以生成多个顺序地址ADDR_SQ，使得输出多个顺序数据DT_SQ1至DT_SQ4。例如，第四顺序读取模式SRM_4可以指示读取由用户或任何其他算法预先确定的页的操作。
详细地，在第四顺序读取模式SRM_4中，顺序地址生成器121可以将存储器块BLK12、BLK22、BLK21和BLK11的页PG125、PG222、PG216和PG111的地址生成为第一顺序地址ADDR_SQ1至第四顺序地址ADDR_SQ4。可以将分别与第一顺序地址ADDR_SQ1至第四顺序地址ADDR_SQ4对应的页PG125、PG222、PG216和PG111的数据连续地输出为第一顺序数据DT_SQ1至第四顺序数据DT_SQ4(图7D的①至④)。
在示例实施例中，可以随机生成第一顺序地址ADDR_SQ1至第四顺序地址ADDR_SQ4。例如，第一顺序地址ADDR_SQ1至第四顺序地址ADDR_SQ4可以是随机生成的顺序地址。
如上所述，顺序生成多个顺序地址或随机生成多个顺序地址的方式或算法可以随顺序读取模式而变化。与第一顺序读取模式至第四顺序读取模式相关的上述实施例用于容易地描述发明构思，并且发明构思不限于此。例如，可以将任何其他顺序读取模式应用于发明构思。
图8是用于描述根据示例实施例的关于图6中示出的顺序数据大小SDS的信息的图。为了便于描述，将参照页PG111来描述与顺序数据的大小(顺序数据大小SDS)有关的信息。而且，为了便于描述，假设页PG111包括16KB数据。然而，发明构思不限于此。
参照图1、图6和图8，可以根据包括在顺序读取信息SQRI中的与顺序数据大小SDS有关的信息来确定与顺序地址ADDR_SQ对应地输出的一个顺序数据DT_SQ。例如，在包括在顺序读取信息SQRI中的与顺序数据大小SDS有关的信息为第一值(即，SDS＝1)的情况下，从与顺序地址ADDR_SQ对应的页读取的数据中的仅4B数据可以作为顺序数据DT_SQ进行输出。可选地，在包括在顺序读取信息SQRI中的与顺序数据大小SDS有关的信息为第二值(即，SDS＝2)的情况下，从与顺序地址ADDR_SQ对应的页读取的数据中的仅4KB数据可以作为顺序数据DT_SQ进行输出。可选地，在包括在顺序读取信息SQRI中的与顺序数据大小SDS有关的信息为第三值(即，SDS＝3)的情况下，从与顺序地址ADDR_SQ对应的页读取的全部数据(即，16KB数据)可以作为顺序数据DT_SQ进行输出。
如上所述，可以根据包括在顺序读取信息SQRI中的与顺序数据大小SDS有关的信息来确定一个顺序读取数据的大小。与顺序数据的大小有关的上述信息为示例，并且发明构思不限于此。
图9A和图9B是用于描述根据示例实施例的图6中示出的与顺序数据的数量NSD有关的信息的图。参照图1、图6、图9A和图9B，包括在从存储器控制器110接收的顺序读取信息SQRI中的与顺序数据的数量NSD有关的信息可以指示与要从非易失性存储器装置120输出的单元顺序数据的数量有关的信息。
例如，如图9A中所示，在包括在顺序读取信息SQRI中的与顺序读取模式SRM有关的信息指示第一顺序读取模式SRM_1并且与顺序数据的数量NSD有关的信息为“3”的情况下，顺序地址生成器121可以将三页PG111、PG112和PG113的地址生成为第一顺序地址ADDR_SQ1至第三顺序地址ADDR_SQ3。可以基于由此生成的第一顺序地址ADDR_SQ1至第三顺序地址ADDR_SQ3连续输出第一顺序数据DT_SQ1至第三顺序数据DT_SQ3。
在示例实施例中，参照图8和图9A，当顺序数据大小SDS信息为“1”并且顺序数据的数量NSD为“3”时，非易失性存储器装置120可以连续地输出第一顺序数据DT_SQ1至第三顺序数据DT_SQ3。在这种情况下，第一顺序数据DT_SQ1至第三顺序数据DT_SQ3中的每个可以包括4B数据。
对于另一示例，如图9B中所示，包括在顺序读取信息SQRI中的与顺序读取模式SRM有关的信息指示第一顺序读取模式SRM_1并且与顺序数据的数量NSD有关的信息指示“5”的情况下，顺序地址生成器121可以将五页PG111、PG112、PG113、PG114和PG115的地址生成为第一顺序地址ADDR_SQ1至第五顺序地址ADDR_SQ5。可以基于由此生成的第一顺序地址ADDR_SQ1至第五顺序地址ADDR_SQ5连续输出第一顺序数据DT_SQ1至第五顺序数据DT_SQ5。
在示例实施例中，参照图8和图9B，当顺序数据大小SDS信息为“2”并且顺序数据的数量NSD为“5”时，非易失性存储器装置120可以连续地输出第一顺序数据DT_SQ1至第五顺序数据DT_SQ5。在这种情况下，第一顺序数据DT_SQ1至第五顺序数据DT_SQ5中的每个可以包括4KB数据。
如上所述，根据发明构思的非易失性存储器装置120可以基于包括在顺序读取信息SQRI中的与顺序数据的数量NSD有关的信息来确定要发送到存储器控制器110的顺序数据的数量。
根据上述实施例，非易失性存储器装置120可以基于顺序读取信息SQRI生成多个顺序地址ADDR_SQ(即，顺序生成的多个顺序地址或随机生成的多个顺序地址)，并且可以连续地向存储器控制器110发送与多个顺序地址ADDR_SQ对应的多个顺序数据DT_SQ。在这种情况下，可以基于包括在顺序读取信息SQRI中的与顺序读取模式SRM有关的信息、与顺序数据大小SDS有关的信息或与顺序数据的数量NSD有关的信息以各种方式生成多个顺序地址ADDR_SQ。而且，由于在发送多个顺序数据DT_SQ时不需要单独的基于页的命令或地址，所以提高了非易失性存储器装置120发送大量数据的速度。
图10是示出根据发明构思的实施例的非易失性存储器装置的框图。图11是示出根据示例实施例的图10的查找表的图。参照图10和图11，存储器系统200可以包括存储器控制器210和非易失性存储器装置220。非易失性存储器装置220可以包括顺序地址生成器221、存储器单元阵列222、地址解码器223、页缓冲器电路224、输入/输出电路225、控制逻辑电路226和查找表LUT。顺序地址生成器221、存储器单元阵列222、地址解码器223、页缓冲器电路224、输入/输出电路225和控制逻辑电路226与参照图3描述的顺序地址生成器121、存储器单元阵列122、地址解码器123、页缓冲器电路124、输入/输出电路125和控制逻辑电路126相同或相似，因此，将省略额外的描述以避免冗余。
查找表LUT可以存储在存储电路(未示出)中。查找表LUT可以包括生成顺序地址ADDR_SQ所需的各种信息。例如，顺序地址生成器221可以基于顺序读取信息SQRI生成顺序地址ADDR_SQ。在这种情况下，如上所述，顺序读取信息SQRI可以包括与顺序读取模式SRM有关的信息、与顺序数据大小SDS有关的信息以及与顺序数据的数量NSD有关的信息。查找表LUT可以包括与对应于包括在顺序读取信息SQRI中的信息的地址生成策略、与其对应的顺序数据的大小以及各种变量相关联的信息。
详细地，如图11中所示，查找表LUT可以包括关于与多个顺序读取模式SRM_1至SRM_n中的每个对应的地址生成策略的信息。基于查找表LUT，顺序地址生成器221可以选择与从存储器控制器210接收的顺序读取信息SQRI的顺序读取模式SRM对应的策略，并且可以基于所选择的策略来顺序生成多个顺序地址ADDR_SQ或随机生成多个顺序地址ADDR_SQ。
详细地，第一顺序读取模式SRM_1可以指输出第i存储器块的第一页至最后一页的数据的操作模式，第二顺序读取模式SRM_2可以指输出第i存储器块的第a页至第b页的数据的操作模式，第三顺序读取模式SRM_3可以指输出每个存储器块的第c页的数据的操作模式。在示例性实施例中，第n顺序读取模式SRM_n可以指输出根据由存储器控制器210或用户定制的策略的页的数据的操作模式。顺序地址生成器221可以基于与上述顺序读取模式中的每个对应的策略来顺序生成多个顺序地址ADDR_SQ或随机生成多个顺序地址ADDR_SQ。
在示例性实施例中，指示特定存储器块或特定页的上述变量(例如，“i”、“a”和“b”)可以存储在查找表LUT中，并且可以在存储器控制器210的控制下改变。例如，顺序地址生成器221可以基于存储在查找表LUT中的各种变量和所选择的策略来生成多个顺序地址ADDR_SQ。
图12A是示出根据示例实施例的图10的非易失性存储器装置的操作的流程图。参照图10和图12A，在操作S201中，非易失性存储器装置220可以通过设定的特征命令或使操作初始化来设置查找表LUT。例如，当启动存储器系统200时，可以在存储器控制器210的控制下对非易失性存储器装置220进行初始化。在这种情况下，存储器控制器210可以将顺序读取操作所需的各种信息设置到查找表LUT。
可选地，在驱动存储器系统200的同时，存储器控制器210可以通过设定的特征命令来改变或更新存储在查找表LUT中的各种信息。
之后，非易失性存储器装置220可以执行操作S210至操作S230。操作S210至操作S230可以与图5A的操作S110至操作S130类似，因此，这里将不再重复他们的详细描述。
在操作S240中，非易失性存储器装置220可以基于顺序读取信息SQRI和查找表LUT来生成顺序地址ADDR_SQ。例如，基于查找表LUT，顺序地址生成器221可以选择包括在顺序读取信息SQRI中的与顺序读取模式SRM对应的策略，并且可以基于所选择的策略生成多个顺序地址ADDR_SQ。在示例性实施例中，顺序地址生成器221可以基于与包括查找表LUT中的各种变量有关的信息来确定多个顺序地址ADDR_SQ的起始点或偏移。
之后，非易失性存储器装置220可以执行操作S250和操作S260。操作S250和操作S260可以与图5A的操作S150和操作S160类似，因此，这里将不再重复他们的详细描述。
图12B是示出根据示例实施例的图10的非易失性存储器装置的顺序读取操作的流程图。参照图10和图12B，非易失性存储器装置220可以执行操作S501至操作S570。操作S501至操作S540与图12A的操作S201至操作S240类似，因此，这里将不再重复他们的详细描述。
在操作S550中，非易失性存储器装置220可以基于第一顺序地址ADDR_SQ1准备第一顺序数据DT_SQ1。例如，可以在页缓冲器电路224中或在输入/输出电路225中准备第一顺序数据DT_SQ1。在操作S560中，非易失性存储器装置220可以在没有任何额外的读取命令的情况下顺序地输出第一顺序数据DT_SQ1。
在操作S570中，非易失性存储器装置220可以确定是否发送了基于顺序读取信息SQRI和查找表LUT的全部顺序数据DT_SQ。
在全部顺序数据DT_SQ尚未被发送到存储器控制器210的情况下(即，在存在未被发送到存储器控制器210的顺序数据DT_SQ的情况下)，非易失性存储器装置220可以重复执行操作S550和S560。例如，在操作S550中，非易失性存储器装置220可以基于第二顺序地址ADDR_SQ2准备第二顺序数据DT_SQ2。例如，可以在页缓冲器电路224中或在输入/输出电路225中准备第二顺序数据DT_SQ2。在操作S560中，非易失性存储器装置220可以在输出第一顺序数据DT_SQ1之后顺序输出第二顺序数据DT_SQ2而没有任何额外的读取命令。
图13是示出根据发明构思的实施例的存储器系统的框图。参照图13，存储器系统300可以包括存储器控制器310和非易失性存储器装置320。非易失性存储器装置320可以包括顺序地址生成器321。存储器控制器310、非易失性存储器装置320和顺序地址生成器321与参照图1描述的存储器控制器110、非易失性存储器装置120和顺序地址生成器121相同或相似，因此，这里将不再重复他们的详细描述。
图13的存储器控制器310可以向非易失性存储器装置320提供暂停信号SSP。暂停信号SSP可以是用于使来自非易失性存储器装置320的多个顺序数据DT_SQ的输出暂停的信号。例如，在非易失性存储器装置320执行顺序读取操作的情况下，可以通过数据线DQx连续输出多个顺序数据DT_SQ。存储器控制器310可以向非易失性存储器装置320提供暂停信号SSP，以允许非易失性存储器装置320暂停多个顺序数据DT_SQ的输出。非易失性存储器装置320可以响应于所接收的暂停信号SSP而使顺序读取操作(即，输出顺序数据的操作)暂停。
在示例性实施例中，可以通过单独的信号线将暂停信号SSP提供给非易失性存储器装置320。可选地，暂停信号SSP可以通过数据线DQx来提供，或者可以作为通过控制信号线CTRL提供的信号的组合来提供。
图14是示出根据示例实施例的图13的非易失性存储器装置的操作的流程图。参照图13和图14，非易失性存储器装置320可以执行操作S310至操作S360。操作S310至操作S360与图5A的操作S110至操作S160或图12A的操作S210至操作S260类似，因此，这里将不再重复他们的详细描述。
在操作S370中，非易失性存储器装置320可以确定存储器控制器310是否请求暂停操作。例如，非易失性存储器装置320可以在输出多个顺序数据DT_SQ的同时从存储器控制器310接收暂停信号SSP。在这种情况下，响应于暂停信号SSP，非易失性存储器装置320可以确定存储器控制器310请求暂停操作。
在暂停操作未被请求的情况下(即，在没有从存储器控制器310接收暂停信号SSP的情况下)，在操作S380中，非易失性存储器装置320可以确定是否发送了全部顺序数据DT_SQ。全部顺序数据DT_SQ可以是基于顺序读取信息输出的数据。作为示例，全部顺序数据DT_SQ可以是图9A中的第一顺序数据DT_SQ1至第三顺序数据DT_SQ3或图9B中的第一顺序数据DT_SQ1至第五顺序数据DT_SQ5。在将全部顺序数据DT_SQ发送到存储器控制器310的情况下，在操作S390中，非易失性存储器装置320可以终止数据发送操作。
在全部顺序数据DT_SQ尚未被发送到存储器控制器310的情况下(即，在存在未被发送到存储器控制器310的顺序数据DT_SQ的情况下)，非易失性存储器装置320执行操作S350和S360。
在操作S370的确定结果指示存储器控制器310请求暂停操作的情况下，非易失性存储器装置320执行操作S390。例如，在发送多个顺序数据DT_SQ的同时从存储器控制器310接收到暂停信号SSP的情况下，非易失性存储器装置320可以暂停发送顺序数据DT_SQ的操作。
在示例性实施例中，一旦从存储器控制器310接收到暂停信号SSP，非易失性存储器装置320就可以暂停顺序数据发送操作。可选地，在完全地发送了在从存储器控制器310接收到暂停信号SSP的时间点处正在发送的单位顺序数据(即，对应于一个地址的顺序数据)之后，非易失性存储器装置320可以暂停与剩余的顺序数据相关的发送操作。
如上所述，根据发明构思的实施例的非易失性存储器装置320可以连续地输出多个顺序数据而无需来自存储器控制器310的单独的命令或地址的调用或发布。在这种情况下，非易失性存储器装置320可以响应于从存储器控制器310接收的暂停信号SSP而使顺序数据发送操作暂停。
图15A和图15B是示出根据发明构思的实施例的存储器系统的框图。图16A是示出根据示例实施例的由包括在图15A的存储器控制器410a中的顺序地址生成器411a管理的信息的图，图16B是示出根据示例实施例的由包括在图15B的存储器控制器410b中的顺序数据管理器411b管理的信息的图。
参照图15A和图16A，存储器系统400a包括存储器控制器410a和非易失性存储器装置420a。存储器控制器410a可以包括顺序地址生成器411a，并且非易失性存储器装置420a可以包括顺序地址生成器421a。非易失性存储器装置420a和顺序地址生成器421a与参照图1描述的非易失性存储器装置120和顺序地址生成器121相同，因此，这里将不再重复他们的详细描述。
包括在存储器控制器410a中的顺序地址生成器411a的操作可以与非易失性存储器装置420a的顺序地址生成器421a的操作相同。例如，存储器控制器410a的顺序地址生成器411a可以基于特定信息顺序生成多个顺序地址ADDR_SQ或随机生成多个顺序地址ADDR_SQ。
从存储器控制器410a的顺序地址生成器411a生成的顺序地址ADDR_SQ可以用于管理编程到非易失性存储器装置420a的数据。例如，如图16A所示，存储器控制器410a可以包括与多组数据DT_1至DT_m有关的地址信息。在这种情况下，多组数据DT_1至DT_m中的每组数据可以是彼此具有不同的属性或不同的种类的大量数据。
例如，存储器控制器410a的顺序地址生成器411a可以生成与将要存储第一组数据DT_1的区域对应的多个顺序地址ADDR_SQ11至ADDR_SQ1i(即，顺序生成的多个顺序地址ADDR_SQ11至ADDR_SQ1i或随机生成的多个顺序地址ADDR_SQ11至ADDR_SQ1i)。存储器控制器410a可以控制非易失性存储器装置420a，使得第一组数据DT_1被存储到与由此生成的多个顺序地址ADDR_SQ11至ADDR_SQ1i对应的区域。例如，存储器控制器410a可以向非易失性存储器装置420a提供第一组数据DT_1以及多个顺序地址ADDR_SQ11至ADDR_SQ1i。非易失性存储器装置420a可以将第一组数据DT_1存储到与多个顺序地址ADDR_SQ11至ADDR_SQ1i对应的区域(或页)。
同样地，对于第二组数据DT_2至第m组数据DT_m，存储器控制器410a可以生成多个顺序地址“ADDR_SQ21至ADDR_SQ2k”至“ADDR_SQm1至ADDR_SQmj”，并且可以控制非易失性存储器装置420a使得第二组数据DT_2至第m组数据DT_m被分别存储到与由此生成的多个顺序地址“ADDR_SQ21至ADDR_SQ2k”至“ADDR_SQm1至ADDR_SQmj”对应的区域。
在示例性实施例中，非易失性存储器装置420a可以通过参照图1至图3、图5A、图5B、图6、图7A至图7D、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14描述的顺序读取操作分别输出第一组数据DT_1至第m组数据DT_m。在实施例中，可以在参照图2描述的闪存转换层FTL中管理图16A中示出的信息。
参照图15B和图16B，存储器系统400b包括存储器控制器410b和非易失性存储器装置420b。存储器控制器410b可以包括顺序数据管理器411b，并且非易失性存储器装置420b可以包括顺序地址生成器421b。非易失性存储器装置420b和顺序地址生成器421b与参照图1描述的非易失性存储器装置120和顺序地址生成器121相同，因此，这里将不再重复他们的详细描述。
存储器控制器410b的顺序数据管理器411b可以被配置为管理与将要存储到非易失性存储器装置420b的大量数据有关的顺序读取信息。例如，如图16B所示，顺序数据管理器411b可以管理与顺序读取模式SRM有关的信息、与顺序数据大小SDS有关的信息、与顺序数据的数量NSD有关的信息以及与多组数据DT_1至DT_m中的每组数据的变量有关的信息。
存储器控制器410b可以基于由顺序数据管理器411b管理的信息将多组数据DT_1至DT_m存储到非易失性存储器装置420b。例如，为了将第一组数据DT_1存储到非易失性存储器装置420b，存储器控制器410b可以向非易失性存储器装置420b提供与第一组数据DT_1对应的信息(例如，SRM_1、SDS_1、NSD_1和V_1)作为顺序写入信息SQWI。非易失性存储器装置420b的顺序地址生成器421b可以基于顺序写入信息SQWI生成多个顺序地址ADDR_SQ。顺序地址生成器421b的操作类似于上面公开的操作，因此，将省略额外的描述以避免冗余。非易失性存储器装置420b可以将第一组数据DT_1存储到与多个顺序地址ADDR_SQ中的一个顺序地址对应的区域(或页)。
如上所述，在存储器控制器410a或存储器控制器410b将大量数据存储到非易失性存储器装置420a或非易失性存储器装置420b的情况下，存储器控制器410a或存储器控制器410b可以通过直接生成并管理用于顺序读取操作的多个地址或者通过直接管理用于生成多个地址的整体信息(例如，顺序读取模式SRM、顺序数据大小SDS、顺序数据的数量NSD或变量)来将大量数据存储到非易失性存储器装置420a或非易失性存储器装置420b。在对大量存储数据执行顺序读取操作的情况下，可以从非易失性存储器装置420a或非易失性存储器装置420b正常输出大量数据。
图17是示出应用了根据发明构思的非易失性存储器装置的固态驱动器(SSD)系统1000的框图。参照图17，SSD系统1000可包括主机1100和SSD 1200。
SSD 1200可通过信号连接器1201将信号SIG发送到主机1100或从主机1100接收信号，并且通过电力连接器1202提供有电力PWR。SSD 1200包括SSD控制器1210、多个非易失性存储器装置(NVM)1221至122n、辅助电源1230和缓冲器存储器1240。在示例性实施例中，多个NVM 1221至122n中的每个可以被配置为执行参照图1至图3、图5A、图5B、图6、图7A至图7D、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14、图15A、图15B、图16A和图16B描述的顺序读取操作。
SSD控制器1210可以响应于从主机1100接收的信号SIG来控制多个NVM 1221至122n。多个NVM 1221至122n可以在SSD控制器1210的控制下操作。辅助电源1230经由电力连接器1202连接到主机1100。辅助电源1230可以由来自主机1100的电力PWR充电。在主机1100未平稳地供应电力PWR的情况下，辅助电源1230可以提供SSD 1200电力。
根据发明构思，当非易失性存储器装置输出多个顺序数据时，不需要基于页/页单元的命令或地址。这样，由于在读取大量数据时因发出命令或地址问题而导致的开销减少，所以提供了具有改善的性能的非易失性存储器装置、非易失性存储器装置的操作方法以及存储器控制器控制非易失性存储器装置的操作方法。
尽管已经参照发明构思的示例性实施例描述了发明构思，但对于本领域普通技术人员将明显的是，在不脱离如由权利要求中阐述的发明构思的精神和范围的情况下，可以对其做出各种改变和修改。

Claims (20)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：
存储器单元阵列，包括连接到多条字线的多个存储器单元；
控制逻辑电路，被配置为从非易失性存储器装置的外部接收第一顺序读取命令和在第一顺序读取命令之后的第二顺序读取命令；
顺序地址生成器，被配置为在接收第一顺序读取命令和第二顺序读取命令的控制逻辑电路的控制下，基于从非易失性存储器装置的外部接收的顺序读取信息生成多个顺序地址；
地址解码器，通过所述多条字线连接到存储器单元阵列，并被配置为在接收第一顺序读取命令和第二顺序读取命令的控制逻辑电路的控制下，从所述多条字线中顺序地选择与所述多个顺序地址对应的至少一条字线中的多个页；
页缓冲器电路，通过多条位线连接到存储器单元阵列，并被配置为在接收第一顺序读取命令和第二顺序读取命令的控制逻辑电路的控制下，从连接到由地址解码器选择的页的存储器单元准备多个顺序数据；以及
输入/输出电路，被配置为在控制逻辑电路的控制下，通过数据线将所述多个顺序数据从页缓冲器电路连续输出到非易失性存储器装置的外部，
其中，控制逻辑电路被配置为：在第一命令输入区间期间接收第一顺序读取命令；并且在第一命令输入区间之后的第二命令输入区间期间接收第二顺序读取命令，
其中，顺序地址生成器被配置为在第一命令输入区间与第二命令输入区间之间的地址输入区间期间接收顺序读取信息，并且
其中，在第二命令输入区间之后，输入/输出电路基于顺序读取信息从已选择的页连续地输出所述多个顺序数据。
2.根据权利要求1所述的非易失性存储器装置，其中，输入/输出电路被配置为连续地输出所述多个顺序数据而不在控制逻辑电路处从非易失性存储器装置的外部接收额外的命令或地址。
3.根据权利要求1所述的非易失性存储器装置，其中，顺序地址生成器被配置为：在来自非易失性存储器装置的外部的命令锁存使能信号为逻辑低并且来自非易失性存储器装置的外部的地址锁存使能信号为逻辑高的地址输入区间期间，与从非易失性存储器装置的外部接收的写入使能信号的上升沿同步地通过数据线接收顺序读取信息。
4.根据权利要求3所述的非易失性存储器装置，其中，控制逻辑电路被配置为：在写入使能信号的5个周期内接收顺序读取信息。
5.根据权利要求1所述的非易失性存储器装置，其中，基于从非易失性存储器装置的外部接收的读取使能信号与数据选通信号的上升沿和下降沿同步地连续地输出所述多个顺序数据。
6.根据权利要求1所述的非易失性存储器装置，其中，顺序读取信息包括与顺序读取模式有关的信息、与所述多个顺序数据中的每个的大小有关的信息以及与所述多个顺序数据的数量有关的信息。
7.根据权利要求6所述的非易失性存储器装置，所述非易失性存储器装置还包括：
存储电路，被配置为存储查找表，所述查找表包括顺序读取信息的顺序读取模式和顺序地址生成策略的对应信息。
8.根据权利要求7所述的非易失性存储器装置，其中，顺序地址生成器被配置为：基于与从非易失性存储器装置的外部接收的顺序读取模式对应的顺序地址生成策略生成所述多个顺序地址。
9.根据权利要求7所述的非易失性存储器装置，其中，查找表被配置为响应于从非易失性存储器装置的外部接收的设定的特征命令来更新。
10.根据权利要求1所述的非易失性存储器装置，其中，控制逻辑电路还被配置为：在连续地输出所述多个顺序数据的同时，接收从非易失性存储器装置的外部接收的暂停信号，并且响应于已接收的暂停信号使与多个顺序数据相关的输出操作暂停。
11.一种操作非易失性存储器装置的方法，所述方法包括：
在第一命令输入区间期间，通过数据线从非易失性存储器装置的外部接收第一顺序读取命令；
在第一命令输入区间之后的地址输入区间期间，通过数据线从非易失性存储器装置的外部接收顺序读取信息；
在地址输入区间之后的第二命令输入区间期间，通过数据线从非易失性存储器装置的外部接收第二顺序读取命令；以及
在第二命令输入区间之后，基于顺序读取信息连续地输出多个顺序数据，
其中，所述多个顺序数据分别对应于多个物理页。
12.根据权利要求11所述的方法，所述方法还包括：
在地址输入区间期间，接收从非易失性存储器装置的外部接收的逻辑低的命令锁存使能信号，并且接收从非易失性存储器装置的外部接收的逻辑高的地址锁存使能信号，
其中，与从非易失性存储器装置的外部接收的写入使能信号的上升沿同步地接收顺序读取信息。
13.根据权利要求11所述的方法，所述方法还包括：
在第一命令输入区间和第二命令输入区间期间，接收从非易失性存储器装置的外部接收的逻辑高的命令锁存使能信号，并且接收从非易失性存储器装置的外部接收的逻辑低的地址锁存使能信号，
其中，与从非易失性存储器装置的外部接收的写入使能信号的上升沿同步地接收第一顺序读取命令和第二顺序读取命令。
14.根据权利要求11所述的方法，其中，与基于从非易失性存储器装置的外部接收的读取使能信号的数据选通信号切换同步地向非易失性存储器装置的外部连续地输出所述多个顺序数据。
15.根据权利要求11所述的方法，其中，直到完全地输出所述多个顺序数据，非易失性存储器装置不从非易失性存储器装置的外部接收额外的命令或地址。
16.一种操作控制包括多个页的非易失性存储器装置的存储器控制器的方法，所述方法包括：
在第一命令输入区间期间，通过数据线向非易失性存储器装置发送第一顺序读取命令；
在第一命令输入区间之后的地址输入区间期间，通过数据线向非易失性存储器装置发送顺序读取信息；
在地址输入区间之后的第二命令输入区间期间，通过数据线向非易失性存储器装置发送第二顺序读取命令；以及
在第二命令输入区间之后，向非易失性存储器装置提供读取使能信号，以连续地从非易失性存储器装置的所述多个页中的已选择的页中接收多个顺序数据。
17.根据权利要求16所述的方法，所述方法还包括：
在第一命令输入区间和第二命令输入区间期间，向非易失性存储器装置发送逻辑高的命令锁存使能信号，并且向非易失性存储器装置发送逻辑低的地址锁存使能信号，
其中，读取使能信号为逻辑高，并且第一顺序读取命令和第二顺序读取命令中的每个与写入使能信号的上升沿同步地发送到非易失性存储器装置。
18.根据权利要求16所述的方法，所述方法还包括：
在地址输入区间期间，向非易失性存储器装置发送逻辑低的命令锁存使能信号，并且向非易失性存储器装置发送逻辑高的地址锁存使能信号，
其中，读取使能信号为逻辑高，并且顺序读取信息与写入使能信号的上升沿同步地发送到非易失性存储器装置。
19.根据权利要求16所述的方法，其中，在从非易失性存储器装置接收的就绪/繁忙信号转变到就绪状态之后，向非易失性存储器装置提供读取使能信号。
20.根据权利要求16所述的方法，其中，不通过数据线向非易失性存储器装置发送额外的命令或地址，直到从非易失性存储器装置完全地接收所述多个顺序数据。
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