CN112309470B - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。根据所描述的操作方法的存储器装置包括只读存储器ROM地址控制器和暂停信号发生器。ROM地址控制器被配置为依次输出存储有要响应于操作命令而执行的ROM代码的多个操作ROM地址，并且响应于暂停信号而暂停所述多个操作ROM地址的输出。暂停信号发生器被配置为生成暂停信号，根据暂停ROM地址是否与所述多个操作ROM地址当中的当前正输出的操作ROM地址相同来在预设时段期间启用该暂停信号。暂停ROM地址是存储有ROM代码当中的要暂停执行的ROM代码的地址。

Description

存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种电子存储器装置以及操作该电子存储器装置的方法。
背景技术
存储装置是在主机装置(例如，计算机或智能电话)的控制下存储数据的装置。存储装置可包括存储数据的存储器装置以及控制存储器装置的存储控制器。这些存储器装置被分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是只有当供电时才存储数据，当供电中断时丢失所存储的数据的存储器装置。非易失性存储器装置是即使当供电中断时也保持所存储的数据的存储器装置，其示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存。
存储器装置可在ROM中存储指示该存储器装置的操作算法的ROM代码。存储器装置可通过执行ROM代码来根据算法执行读操作、编程操作、擦除操作等。
发明内容
根据本公开的实施方式是一种存储器装置，该存储器装置包括只读存储器(ROM)地址控制器，该ROM地址控制器被配置为依次输出存储有要响应于操作命令而执行的ROM代码的多个操作ROM地址，并且响应于暂停信号而暂停所述多个操作ROM地址的输出。该存储器装置还包括暂停信号发生器，该暂停信号发生器被配置为生成暂停信号。根据暂停ROM地址是否与所述多个操作ROM地址当中的当前正输出的操作ROM地址相同来在预设时段期间启用暂停信号。暂停ROM地址是存储有ROM代码当中的要暂停执行的ROM代码的地址。
另外根据本公开的实施方式是一种操作存储器装置的方法，该存储器装置存储指示存储器装置的操作算法的ROM代码。该方法包括依次读取存储有ROM代码当中的与存储器操作对应的ROM代码的多个操作ROM地址。该方法还包括确定所述多个操作ROM地址当中的当前正读取的操作ROM地址是否与暂停ROM地址相同。该方法另外包括基于确定的结果，在暂停时间期间暂停存储器装置的基于与当前正读取的操作ROM地址对应的ROM代码正执行的操作。暂停ROM地址指示存储有与存储器操作对应的ROM代码当中的要暂停执行的ROM代码的ROM地址。暂停时间是要暂停执行的时间段。
附图说明
图1是示出根据本公开的实施方式的存储装置的图。
图2是示出图1的存储器装置的结构的图。
图3是示出图2的ROM数据驱动器的实施方式的图。
图4是示出图3的ROM数据驱动器的配置和操作的图。
图5是示出图4的暂停信号发生器的配置和操作的图。
图6是示出图4的ROM数据存储电路的图。
图7是示出根据实施方式的存储器装置的操作的流程图。
图8是示出根据实施方式的存储器装置的操作的流程图。
图9是示出图1的存储控制器的实施方式的图。
具体实施方式
本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述仅用于描述本公开的实施方式。这些描述不应被解释为限于说明书或申请中描述的实施方式。
本公开的各种实施方式涉及一种具有改进的测试性能的存储器装置以及操作该存储器装置的方法。
图1是示出根据本公开的实施方式的存储装置的图。
参照图1，存储装置50可包括至少一个存储器装置100和存储控制器200。存储装置50可以是在主机300(例如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板个人计算机(PC)或车载信息娱乐系统)的控制下存储数据的装置。
根据作为与主机300通信的方案的主机接口，存储装置50可被制造成各种类型的存储装置中的任一种。存储装置50可被实现为各种类型的存储装置中的任一种，例如固态驱动器(SSD)、诸如MMC、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)或micro-MMC的多媒体卡、诸如SD、mini-SD或micro-SD的安全数字卡、通用存储总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和记忆棒。
存储装置50可按照各种类型的封装形式中的任一种来制造。例如，存储装置50可按照诸如堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)的各种类型的封装形式中的任一种来制造。
至少一个存储器装置100中的每一个可存储数据。存储器装置100响应于存储控制器200的控制来操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。
各个存储器单元可被实现为能够存储一个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)或者能够存储四个数据比特的四级单元(QLC)。
存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元。一个存储块可包括多个页。在实施方式中，各个页可以是将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。
存储块可以是擦除数据的单位。在实施方式中，存储器装置100可采取许多另选形式，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第4代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻RAM(RRAM)、相变存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移矩RAM(STT-RAM)。在本说明书中，为了描述方便，将假设存储器装置100是NAND闪存来进行描述。
存储器装置100可从存储控制器200接收命令和地址，并且可访问存储器单元阵列中的通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行命令所指示的操作。例如，存储器装置100可执行写操作(即，编程操作)、读操作和擦除操作。在编程操作期间，存储器装置100可将数据编程到通过地址选择的区域。在读操作期间，存储器装置100可从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可擦除存储在通过地址选择的区域中的数据。
存储控制器200控制存储装置50的总体操作。
当电力被施加到存储装置50时，存储控制器200可运行固件(FW)。当存储器装置100是闪存装置时，存储控制器200可运行诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。
在实施方式中，存储控制器200可从主机300接收数据和逻辑块地址(LBA)，并且可将逻辑块地址转换为指示被包括在存储器装置100中并要存储数据的存储器单元的地址的物理块地址(PBA)。
存储控制器200可控制存储器装置100以使得响应于从主机300接收的请求执行编程操作、读操作或擦除操作。在编程操作期间，存储控制器200可将编程命令、物理块地址和数据提供给存储器装置100。在读操作期间，存储控制器200可将读命令和物理块地址提供给存储器装置100。在擦除操作期间，存储控制器200可将擦除命令和物理块地址提供给存储器装置100。
在实施方式中，存储控制器200可自主地生成命令、地址和数据，而不管来自主机300的请求，并且可将命令、地址和数据发送到存储器装置100。例如，存储控制器200可将命令、地址和数据提供给存储器装置100以执行诸如用于耗损平衡的编程操作和用于垃圾收集的编程操作的后台操作。
在实施方式中，存储控制器200可控制两个或更多个存储器装置100。在这种情况下，存储控制器200可根据交织方案来控制存储器装置100以改进操作性能。交织方案可以是使得至少两个存储器装置100的操作时段彼此交叠的操作方式。
主机300可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)通信方法的各种通信方法中的至少一种来与存储装置50通信。
图2是示出图1的存储器装置的结构的图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。存储块BLK1至BLKz通过位线BL1至BLm联接到读写电路123。存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。在多个存储器单元当中联接到同一字线的存储器单元被定义为一个物理页。换言之，存储器单元阵列110可包括多个物理页。在本公开的实施方式中，包括在存储器单元阵列110中的存储块BLK1至BLKz中的每一个可包括多个虚设单元。对于虚设单元，一个或更多个虚设单元可串联联接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的各个存储器单元可被实现为能够存储一个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)或者能够存储四个数据比特的四级单元(QLC)。
外围电路120可包括地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。
外围电路120可驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列110以执行编程操作、读操作和擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可包括正常字线和虚设字线。根据本公开的实施方式，行线RL还可包括管选择线。
在实施方式中，行线RL可以是包括在局部线组中的局部线。各个局部线组可对应于一个存储块。局部线组可包括漏极选择线、局部字线和源极选择线。
地址解码器121可在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可将所接收的地址ADDR当中的块地址解码。地址解码器121根据所解码的块地址来选择存储块BLK1至BLKz中的至少一个。地址解码器121可将所接收的地址ADDR当中的行地址RADD解码。地址解码器121可根据所解码的行地址RADD通过将从电压发生器122供应的电压施加到至少一条字线WL来选择所选存储块的至少一条字线WL。
在编程操作期间，地址解码器121可将编程电压施加到所选字线并将低于编程电压的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可将验证电压施加到所选字线并将高于验证电压的验证通过电压施加到未选字线。
在读操作期间，地址解码器121可将读电压施加到所选字线并将高于读电压的读通过电压施加到未选字线。
根据本公开的实施方式，存储器装置100的擦除操作基于存储块来执行。在擦除操作期间，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可将块地址解码并根据所解码的块地址选择一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接到所选存储块的字线。
根据本公开的实施方式，地址解码器121可将所接收的地址ADDR当中的列地址解码。所解码的列地址可被传送至读写电路123。在实施方式中，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。
电压发生器122可使用供应给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可在控制逻辑130的控制下操作。
在实施方式中，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
在实施方式中，电压发生器122可使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可生成由存储器装置100使用的各种电压。例如，电压发生器122可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读电压和多个未选读电压。
电压发生器122可包括用于接收内部电源电压以生成具有各种电压电平的多个操作电压Vop的多个泵浦电容器，并且可通过在控制逻辑130的控制下选择性地启用多个泵浦电容器来生成多个操作电压Vop。
所生成的操作电压Vop可通过地址解码器121被供应给存储器单元阵列110。
读写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm联接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm在控制逻辑130的控制下操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124执行数据通信。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器PB1至第m页缓冲器PBm可将通过数据输入/输出电路124接收的要存储的数据DATA通过位线BL1至BLm传送到所选存储器单元。基于所接收的数据DATA对所选页中的存储器单元进行编程。联接到施加有编程允许电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从所选存储器单元读取存储在所选存储器单元中的数据DATA。
在读操作期间，读写电路123可通过位线BL从所选页中的存储器单元读取数据DATA，并且可将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，读写电路123可允许位线BL浮置。在实施方式中，读写电路123可包括列选择电路。
数据输入/输出电路124通过数据线DL联接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制来操作。
数据输入/输出电路124可包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读操作期间，数据输入/输出电路124将从包括在读写电路123中的第一页缓冲器PB1至第m页缓冲器PBm接收的数据DATA输出到外部控制器。
在读操作或验证操作期间，感测电路125可响应于由控制逻辑130生成的使能比特信号VRYBIT生成基准电流，并且可通过将从读写电路123接收的感测电压VPB与通过基准电流生成的基准电压进行比较来向控制逻辑130输出通过信号或失败信号。
控制逻辑130可联接到地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可控制存储器装置100的总体操作。控制逻辑130可响应于从外部装置发送的命令CMD来操作。控制逻辑130可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
控制逻辑130可通过响应于命令CMD和地址ADDR生成各种类型的信号来控制外围电路120。例如，控制逻辑130可响应于命令CMD和地址ADDR来生成操作信号OPSIG、行地址RADD、读写电路控制信号PBSIGNALS和使能比特VRYBIT。控制逻辑130可将操作信号OPSIG输出到电压发生器122，将行地址RADD输出到地址解码器121，将页缓冲器控制信号PBSIGNALS输出到读写电路123，并且将使能比特VRYBIT输出到感测电路125。另外，控制逻辑130可响应于从感测电路125输出的通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
在实施方式中，控制逻辑130可包括ROM数据驱动器131。
ROM数据驱动器131可存储指示存储器装置的操作算法的ROM代码。当执行与操作命令CMD对应的存储器操作时，ROM数据驱动器131可在已执行与默认操作对应的ROM代码之后执行与该存储器操作对应的ROM代码。默认操作可以是在执行存储器操作之前将存储器装置的操作环境设定为默认值的操作。存储器操作可以是读操作、编程操作和擦除操作中的任一个。
例如，ROM数据驱动器131可依次读取存储有与存储器操作对应的ROM代码的操作ROM地址。ROM数据驱动器131可执行与读取的操作ROM地址对应的ROM代码。ROM数据驱动器131可控制外围电路120以使得通过执行ROM代码来对存储器单元阵列110执行存储器操作。
详细地，ROM数据驱动器131可通过执行ROM代码来生成用于执行存储器操作的操作信号OPSIG和读写电路控制信号PBSIGNALS。读写电路控制信号PBSIGNALS可以是用于控制施加到将页缓冲器联接到存储器单元阵列的位线的电压的页缓冲器控制信号。
在实施方式中，ROM数据驱动器131可通过测试命令CMD来接收存储有要中断执行的ROM代码的中断ROM地址。当预设中断ROM地址与当前正读取(或当前正输出)的操作ROM地址相同时，ROM数据驱动器131可中断与操作ROM地址对应的ROM代码的执行。即，ROM数据驱动器131可停止要基于ROM代码执行的存储器操作。
当ROM代码的执行被中断时，ROM数据驱动器131可被再次重置为正常地执行ROM代码。ROM数据驱动器131可响应于通电重置(POR)命令而重置。当ROM数据驱动器131重置时，可再次从初始ROM地址读取存储有ROM代码的ROM地址。初始ROM地址可以是存储有与默认操作对应的ROM代码的ROM地址的起始ROM地址。
在实施方式中，ROM数据驱动器131可通过测试命令CMD接收存储有要暂停执行的ROM代码的暂停ROM地址以及关于暂停时间(要暂停执行的时间段)的信息。当预设暂停ROM地址与当前正读取的操作ROM地址相同时，ROM数据驱动器131可在预设时段期间暂停与操作ROM地址对应的ROM代码的执行。当ROM代码的执行被暂停时，要基于ROM代码执行的存储器操作也可在预设时段期间被暂停。
当预设时段过去时，ROM数据驱动器131可从整个存储器操作中所包括的暂停的操作继续剩余存储器操作。详细地，ROM数据驱动器131可执行与存储器操作对应的ROM代码当中的还未执行的剩余ROM代码。ROM数据驱动器131可从操作ROM地址当中的还未读取的操作ROM地址依次读取剩余操作ROM地址。ROM数据驱动器131可执行与读取的操作ROM地址对应的ROM代码。
图3是示出ROM数据驱动器400的实施方式的图。在实施方式中，ROM数据驱动器400表示图2的ROM数据驱动器131。
参照图3，ROM数据驱动器400可包括ROM数据存储电路410、操作控制器420、命令接口430、ROM地址控制器440、暂停信号发生器450、寄存器460和ROM地址解码器470。
ROM数据存储电路410可存储指示存储器装置的操作算法的ROM代码。ROM数据存储电路410可由多个寄存器电路组成，并且这多个寄存器电路可以是ROM。
操作控制器420可从ROM地址控制器440接收要读取的ROM地址。操作控制器420可读取ROM地址，并且可执行与ROM地址对应的ROM代码。
操作控制器420可通过执行ROM代码来生成用于执行存储器操作的操作信号OPSIG和读写电路控制信号PBSIGNALS。读写电路控制信号PBSIGNALS可包括用于控制施加到将页缓冲器联接到存储器单元阵列的位线的电压的页缓冲器控制信号。
命令接口430可将输入到存储器装置的命令解码。命令接口430可将操作命令解码，并且可根据解码的结果将与存储器操作对应的连续操作ROM地址当中的作为第一操作ROM地址的起始ROM地址提供给ROM地址控制器440。
在各种实施方式中，命令接口430可设置在ROM数据驱动器400外部。
ROM地址控制器440可将存储有要执行的ROM代码的ROM地址提供给操作控制器420。详细地，ROM地址控制器440可将存储有与存储器操作对应的ROM代码的操作ROM地址依次提供给操作控制器420和暂停信号发生器450。
当接收到暂停信号发生器450所提供的暂停信号时，ROM地址控制器440可暂停操作ROM地址(ROM Addr)的输出。当所接收的暂停信号的电平从有效电平转变为无效电平时，ROM地址控制器440可继续操作ROM地址的输出。
暂停信号发生器450可将具有有效电平和无效电平中的任一个的暂停信号提供给ROM地址控制器440。暂停信号发生器450可根据当前正读取的操作ROM地址是否与预设ROM地址相同来生成暂停信号。暂停信号发生器450可在预设时段期间将具有有效电平的暂停信号提供给ROM地址控制器440。
暂停信号发生器450可从ROM地址解码器470获取预设ROM地址。暂停信号发生器450可从寄存器460获取指示预设时段的时间代码。
寄存器460可存储指示存储器装置的操作条件的代码值。寄存器460可响应于测试命令而设定代码值。寄存器460可通过测试命令来接收并存储时间代码和ROM地址代码。
在各种实施方式中，寄存器460可设置在ROM数据驱动器400外部。
ROM地址解码器470可通过将存储在寄存器460中的ROM地址代码解码来向暂停信号发生器450提供ROM地址。
图4是示出图3的ROM数据驱动器400的配置和操作的图。
参照图4，ROM数据驱动器400可包括ROM数据存储电路410、操作控制器420、命令接口430、ROM地址控制器440、暂停信号发生器450、寄存器460和ROM地址解码器470。
ROM数据存储电路410可存储指示存储器装置的操作算法的ROM代码。例如，ROM数据存储电路410可存储与默认操作对应的ROM代码。默认操作可以是在执行存储器操作之前将存储器装置的操作环境设定为默认值的操作。存储器操作可以是读操作、编程操作和擦除操作中的任一个。ROM数据存储电路410可存储与存储器操作对应的ROM代码。
ROM数据存储电路410可由多个寄存器电路组成，并且这多个寄存器电路可以是ROM。
操作控制器420可包括ROM读控制器421和ROM代码执行器422。
ROM读控制器421可从ROM地址控制器440接收要读取的ROM地址(ROMAddr 1)。ROM读控制器421可基于ROM读命令(ROM Read)从ROM数据存储电路410获取与ROM地址(ROMAddr 2)对应的ROM代码(ROM code 1)。ROM读控制器421可将所获取的ROM代码(ROM Code2)提供给ROM地址控制器440。
ROM代码执行器422可执行从ROM数据存储电路410获取的ROM代码。操作控制器420可通过执行ROM代码来生成用于执行存储器操作的操作信号OPSIG和读写电路控制信号PBSIGNALS。读写电路控制信号PBSIGNALS可以是用于控制施加到将页缓冲器联接到存储器单元阵列的位线的电压的页缓冲器控制信号。
命令接口430可将输入到存储器装置的命令CMD解码。命令接口430可将操作命令Op CMD解码，并且可基于解码的结果向ROM地址控制器440提供操作ROM地址当中的起始ROM地址(Start ROM Addr)。操作ROM地址可以是存储有与要响应于操作命令Op CMD执行的存储器操作对应的ROM代码的连续ROM地址。
ROM地址控制器440可向操作控制器420提供存储有要执行的ROM代码的操作ROM地址(例如，ROM Addr 1)。当接收到具有无效电平的暂停信号时，ROM地址控制器440可与内部时钟CLK同步向操作控制器420输出操作ROM地址。当接收到具有有效电平的暂停信号时，ROM地址控制器440可暂停操作ROM地址的输出。当所接收的暂停信号的电平从有效电平转变为无效电平时，ROM地址控制器440可继续操作ROM地址的输出。在实施方式中，有效电平可以是逻辑高电平，无效电平可以是逻辑低电平。另选地，有效电平可以是逻辑低电平，无效电平可以是逻辑高电平。
在实施方式中，ROM地址控制器440可包括ROM地址输出电路441和输出定时控制器442。
ROM地址输出电路441可响应于从输出定时控制器442接收的ROM地址输出信号向操作控制器420输出操作ROM地址。
详细地，ROM地址输出电路441可将存储有与存储器操作对应的ROM代码的操作ROM地址提供给操作控制器420和暂停信号发生器450。ROM地址输出电路441可将从命令接口430提供的起始ROM地址(Start ROM Addr)提供给操作控制器420。起始ROM地址可以是与匹配操作命令Op CMD的存储器操作对应的连续操作ROM地址当中的第一操作ROM地址。
各个ROM代码可包括关于随后要读取的ROM地址的信息。因此，ROM地址输出电路441可基于与从操作控制器420提供的起始ROM地址对应的ROM代码将连续操作ROM地址当中的第二ROM地址提供给操作控制器420。这样，ROM地址输出电路441可向操作控制器420依次输出操作ROM地址。
输出定时控制器442可基于内部时钟CLK和暂停信号来向ROM地址输出电路441提供ROM地址输出信号。
详细地，当暂停信号的电平为无效电平时，输出定时控制器442可与内部时钟CLK同步向ROM地址输出电路441提供ROM地址输出信号。当暂停信号的电平为有效电平时，输出定时控制器442可能不与内部时钟CLK同步向ROM地址输出电路441提供ROM地址输出信号。
暂停信号发生器450可与内部时钟同步向ROM地址控制器440提供具有有效电平和无效电平中的任一个的暂停信号。
在实施方式中，暂停信号发生器450可从ROM地址解码器470接收存储有要中断执行的ROM代码的中断ROM地址。暂停信号发生器450可确定中断ROM地址是否与当前正读取的操作ROM地址相同。
当确定中断ROM地址不同于操作ROM地址时，暂停信号发生器450可向ROM地址控制器440提供具有无效电平的暂停信号。当确定中断ROM地址与操作ROM地址相同时，暂停信号发生器450可向ROM地址控制器440提供具有有效电平的暂停信号。
暂停信号发生器450可向ROM地址控制器440连续地提供具有有效电平的暂停信号，直至暂停信号发生器450响应于初始化命令重置为止。初始化命令可包括通电重置(POR)命令。
在实施方式中，暂停信号发生器450可从ROM地址解码器470接收存储有要暂停执行的ROM代码的暂停ROM地址(Suspend ROM Addr)。暂停信号发生器450可从寄存器460接收指示暂停时间的时间代码，暂停时间是要暂停ROM代码的执行的时间段。
暂停信号发生器450可确定暂停ROM地址是否与当前正读取的操作ROM地址相同。
当确定暂停ROM地址不同于操作ROM地址时，暂停信号发生器450可向ROM地址控制器440提供具有无效电平的暂停信号。当确定暂停ROM地址与操作ROM地址相同时，暂停信号发生器450可在暂停时间期间向ROM地址控制器440提供具有有效电平的暂停信号。当暂停时间过去时，暂停信号发生器450可向ROM地址控制器440提供具有无效电平的暂停信号。
寄存器460可存储指示存储器装置的操作条件的代码值。寄存器460可响应于测试命令而设定代码值。测试命令可包括设定参数命令和设定特征命令中的至少一个。
在实施方式中，寄存器460可通过测试命令(Test CMD)接收时间代码和ROM地址代码(ROM Addr Code)，并且可存储所接收的代码。
存储在寄存器460中的时间代码可被提供给暂停信号发生器450。存储在寄存器460中的ROM地址代码可由ROM地址解码器470解码，然后可被提供给暂停信号发生器450。
在实施方式中，寄存器460可响应于测试命令而存储指示中断ROM地址(未示出)的ROM地址代码。在实施方式中，寄存器460可响应于测试命令而存储指示暂停时间的时间代码和指示暂停ROM地址的ROM地址代码。
ROM地址解码器470可通过将存储在寄存器460中的ROM地址代码解码来生成ROM地址。ROM地址解码器470可通过将ROM地址代码解码来向暂停信号发生器450提供暂停ROM地址。
图5是示出图4的暂停信号发生器450的配置和操作的图。
参照图5，ROM地址控制器440可包括ROM地址输出电路441和输出定时控制器442。
ROM地址输出电路441可响应于从输出定时控制器442接收的ROM地址输出信号(Addr Out)向地址比较器451输出操作ROM地址(ROM Addr)。
输出定时控制器442可基于内部时钟CLK和暂停信号来向ROM地址输出电路441提供ROM地址输出信号(Addr Out)。
详细地，当暂停信号的电平是无效电平时，输出定时控制器442可与内部时钟CLK同步向ROM地址输出电路441提供ROM地址输出信号(Addr Out)。当暂停信号的电平是有效电平时，输出定时控制器442可能不与内部时钟CLK同步向ROM地址输出电路441提供ROM地址输出信号(Addr Out)。
暂停信号发生器450可包括地址比较器451和定时器电路452。
地址比较器451可从ROM地址控制器440接收操作ROM地址。
在实施方式中，地址比较器451可从ROM地址解码器470接收暂停ROM地址(SuspendROM Addr)。暂停ROM地址可以是存储有与存储器操作对应的ROM代码的操作ROM地址当中的存储有要暂停执行的ROM代码的ROM地址。
地址比较器451可通过将地址彼此比较来确定操作ROM地址(ROM Addr)是否与暂停ROM地址相同。地址比较器451可根据比较的结果来生成使能信号，然后可将使能信号输出给定时器电路452。
例如，当操作ROM地址与暂停ROM地址相同时，地址比较器451可生成具有有效电平的使能信号。当操作ROM地址不同于暂停ROM地址时，地址比较器451可生成具有无效电平的使能信号。
在实施方式中，有效电平可以是逻辑高电平，无效电平可以是逻辑低电平。另选地，有效电平可以是逻辑低电平，无效电平可以是逻辑高电平。
定时器电路452可响应于使能信号而生成暂停信号。
在实施方式中，定时器电路452可响应于具有无效电平的使能信号而生成具有无效电平的暂停信号。定时器电路452可响应于具有有效电平的使能信号而生成具有有效电平的暂停信号。
定时器电路452可将所生成的暂停信号输出到ROM地址控制器440。定时器电路452可从寄存器460接收指示暂停时间的时间代码。暂停时间可以是要暂停与暂停ROM地址对应的ROM代码的执行的时间段。
定时器电路452可在暂停时间期间向ROM地址控制器440输出具有有效电平的暂停信号。
详细地，定时器电路452可与内部时钟CLK同步操作，并且可基于指示暂停时间的时间代码对预设数量的时钟进行计数。定时器电路452可向ROM地址控制器440的输出定时控制器442输出具有有效电平的暂停信号，直至预设数量的时钟被计数。
在实施方式中，地址比较器451可从ROM地址解码器470接收中断ROM地址(未示出)。当操作ROM地址与中断ROM地址相同时，地址比较器451可生成具有有效电平的使能信号。中断ROM地址可以是存储有与存储器操作对应的ROM代码的操作ROM地址当中的存储有要中断执行的ROM代码的ROM地址。
定时器电路452可从寄存器460接收与中断ROM地址对应的时间代码。在这种情况下，定时器电路452可向ROM地址控制器440的输出定时控制器442连续地输出具有有效电平的暂停信号，直至定时器电路452响应于初始化命令重置为止。
图6是示出图4的ROM数据存储电路410的图。
参照图6，ROM数据存储电路410可存储指示存储器装置的操作算法的ROM代码。ROM地址可以是ROM数据存储电路410中存储有ROM代码的物理地址。
在图6中，将在ROM地址在1至1000的范围内的假设下进行描述。ROM数据存储电路410可存储分别与1至1000的ROM地址对应的ROM代码。存储在ROM数据存储电路410中的ROM代码的数量和ROM代码所指示的存储器装置的算法类型不限于本实施方式。
在实施方式中，ROM数据存储电路410可存储与默认操作对应的ROM代码以及与存储器操作对应的ROM代码。默认操作可以是将存储器装置的操作条件设置为预设默认值的操作。存储器操作可以是读操作、编程操作和擦除操作中的任一个。
在存储在ROM数据存储电路410中的ROM代码当中，与1至100的ROM地址对应的ROM代码可以是与默认操作对应的ROM代码。在存储在ROM数据存储电路410中的ROM代码当中，与201至350的ROM地址对应的ROM代码可以是与读操作对应的ROM代码。在存储在ROM数据存储电路410中的ROM代码当中，与401至600的ROM地址对应的ROM代码可以是与编程操作对应的ROM代码。在存储在ROM数据存储电路410中的ROM代码当中，与701至900的ROM地址对应的ROM代码可以是与擦除操作对应的ROM代码。存储器装置的各个操作算法存储的位置不限于本实施方式。
当存储器装置响应于初始化命令重置时，可读取从与初始ROM地址对应的ROM代码开始的ROM代码。初始化命令可包括通电重置(POR)命令。初始ROM地址可以是ROM数据存储电路410的ROM地址当中的作为第一ROM地址的“1”。
在实施方式中，可在已执行默认操作之后执行存储器操作。因此，在读操作的情况下，在已执行与默认操作对应的ROM代码之后，可执行与读操作对应的ROM代码。在编程操作的情况下，在已执行与默认操作对应的ROM代码之后，可执行与编程操作对应的ROM代码。在擦除操作的情况下，在已执行与默认操作对应的ROM代码之后，可执行与擦除操作对应的ROM代码。
在默认操作之后要执行读操作、编程操作和擦除操作中的哪一个可根据操作命令来确定。存储有与各个操作对应的ROM代码的操作ROM地址当中的第一ROM地址可以是起始ROM地址。
例如，与读操作对应的起始ROM地址(即，Start ROM Addr 1)可为201。与编程操作对应的起始ROM地址(即，Start ROM Addr 2)可为401。与擦除操作对应的起始ROM地址(即，Start ROM Addr 3)可为701。
当执行各个操作时，可依次执行与各个操作对应的ROM代码。
例如，当执行默认操作时，可读取ROM地址1，并且可执行与ROM地址1对应的ROM代码。此后，可读取ROM地址2，并且可执行与ROM地址2对应的ROM代码。这样，可依次读取从1至100的ROM地址，并且可依次执行与读取的ROM地址对应的ROM代码。
当执行读操作时，如上所述，可在依次读取从201至350的ROM地址的同时依次执行与读取的ROM地址对应的ROM代码。当执行编程操作时，可在依次读取从401至600的ROM地址的同时依次执行与读取的ROM地址对应的ROM代码。当执行擦除操作时，可在依次读取从701至900的ROM地址的同时依次执行与读取的ROM地址对应的ROM代码。
换言之，当输入读命令时，可执行与从1至100的ROM地址对应的ROM代码，之后可执行与从201至350的ROM地址对应的ROM代码。当输入编程命令时，可执行与从1至100的ROM地址对应的ROM代码，之后可执行与从401至600的ROM地址对应的ROM代码。当输入擦除命令时，可执行与从1至100的ROM地址对应的ROM代码，之后可执行与从701至900的ROM地址对应的ROM代码。
图7是示出根据实施方式的存储器装置的操作的流程图。
参照图7，在步骤S701，存储器装置可通过测试命令从存储控制器接收中断ROM地址。中断ROM地址可以是存储有与存储器操作对应的ROM代码当中的要中断执行的ROM代码的ROM地址。
在步骤S703，存储器装置可发起与操作命令对应的存储器操作。存储器操作可以是读操作、编程操作和擦除操作中的任一个。
在步骤S705，存储器装置可依次读取存储有与存储器操作对应的ROM代码的操作ROM地址。
在步骤S707，存储器装置可确定当前正读取的操作ROM地址是否与预设中断ROM地址相同。当确定操作ROM地址与中断ROM地址相同时，存储器装置可进行到步骤S711。当确定操作ROM地址不同于中断ROM地址时，存储器装置可进行到步骤S709。每当存储器装置在步骤S705读取操作ROM地址时，可执行步骤S707。
在步骤S709，存储器装置可基于与操作ROM地址对应的ROM代码来执行存储器操作。
在步骤S711，存储器装置可中断要基于与操作ROM地址对应的ROM代码执行的存储器操作。
在步骤S713，存储器装置可响应于从存储控制器接收的重置命令而重置，以将中断的存储器操作初始化。
图8是示出根据实施方式的存储器装置的操作的流程图。
参照图8，在步骤S801，存储器装置可通过测试命令从存储控制器接收暂停ROM地址以及关于暂停时间的信息。暂停ROM地址可以是存储有与存储器操作对应的ROM代码当中的要暂停执行的ROM代码的ROM地址。暂停时间可以是要暂停执行的时间段。
在步骤S803，存储器装置可发起与操作命令对应的存储器操作。存储器操作可以是读操作、编程操作和擦除操作中的任一个。
在步骤S805，存储器装置可依次读取存储有与存储器操作对应的ROM代码的操作ROM地址。
在步骤S807，存储器装置可确定当前正读取的操作ROM地址是否与预设暂停ROM地址相同。当确定操作ROM地址与暂停ROM地址相同时，存储器装置可进行到步骤S809。当确定操作ROM地址不同于暂停ROM地址时，存储器装置可进行到步骤S813。每当存储器装置在步骤S805读取操作ROM地址时，可执行步骤S807。
在步骤S809，存储器装置可暂停要基于与操作ROM地址对应的ROM代码执行的存储器操作。
在步骤S811，存储器装置可确定自存储器操作暂停起是否已过去暂停时间。当确定已过去暂停时间时，存储器装置可进行到步骤S813，否则存储器装置可返回到步骤S809。
在步骤S813，存储器装置可基于与操作ROM地址对应的ROM代码来执行存储器操作。
在步骤S815，存储器装置可确定读取的操作ROM地址是不是与存储器操作对应的操作ROM地址当中的最后ROM地址。当确定操作ROM地址是最后ROM地址时，存储器装置终止操作，否则存储器装置返回到步骤S805。
与图7的实施方式不同，图8的实施方式可仅在预设时间期间暂停存储器装置的操作，然后继续对应操作，而不必在存储器装置的操作被中断之后重置存储器装置的操作以测试存储器装置，因此减少了测试存储器装置所需的时间，结果可改进测试性能。
图9是示出存储控制器1000的实施方式的图。对于实施方式，存储控制器1000表示图1的存储控制器200。
参照图9，存储控制器1000联接到主机和存储器装置。响应于从主机接收的请求，存储控制器1000可访问存储器装置。例如，存储控制器1000可被配置为控制存储器装置的写操作、读操作、擦除操作和后台操作。存储控制器1000可在存储器装置与主机之间提供接口。存储控制器1000可运行用于控制存储器装置的固件。
存储控制器1000可包括处理器1010、存储器缓冲器1020、纠错电路(纠错码：ECC电路)1030、主机接口1040、缓冲控制电路1050、存储器接口1060和总线1070。
总线1070可在存储控制器1000的组件之间提供通道。
处理器1010可控制存储控制器1000的总体操作并且可执行逻辑运算。处理器1010可通过主机接口1040来与外部主机通信，并且还通过存储器接口1060来与存储器装置通信。此外，处理器1010可通过缓冲控制电路1050来与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过FTL将主机所提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可使用映射表接收LBA并将LBA转换为PBA。根据映射单位，通过FTL执行的地址映射方法的示例可包括各种方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010可将从主机接收的数据随机化。例如，处理器1010可使用随机化种子将从主机接收的数据随机化。随机化的数据可作为要存储的数据被提供给存储器装置并且可被编程在存储器单元阵列中。
在读操作期间，处理器1010可将从存储器装置接收的数据去随机化。例如，处理器1010可使用去随机化种子将从存储器装置接收的数据去随机化。去随机化的数据可被输出到主机。
在实施方式中，处理器1010可运行软件或固件以执行随机化和去随机化操作。
存储器缓冲器1020可用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错电路1030可执行纠错。纠错电路1030可基于要通过存储器接口1060写到存储器装置的数据来执行纠错码(ECC)编码。ECC编码的数据可通过存储器接口1060传送到存储器装置。纠错电路1030可基于通过存储器接口1060从存储器装置接收的数据执行ECC解码。在示例中，纠错电路1030可作为存储器接口1060的组件包括在存储器接口1060中。
主机接口1040可在处理器1010的控制下与外部主机通信。主机接口1040可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)通信方法的各种通信方法中的至少一种来执行通信。
缓冲控制电路1050可在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道来向/从存储器装置发送/接收命令、地址和数据。
在实施方式中，存储控制器1000可不包括存储器缓冲器1020和缓冲控制电路1050。
在实施方式中，处理器1010可使用代码来控制存储控制器1000的操作。处理器1010可从设置在存储控制器1000中的非易失性存储器装置(例如，ROM)加载代码。在实施方式中，处理器1010可通过存储器接口1060从存储器装置加载代码。
在实施方式中，存储控制器1000的总线1070可被分成控制总线和数据总线。数据总线可被配置为在存储控制器1000中发送数据，并且控制总线可被配置为在存储控制器1000中发送诸如命令或地址的控制信息。数据总线和控制总线可彼此隔离，并且可既不彼此干扰也不彼此影响。数据总线可联接到主机接口1040、缓冲控制电路1050、纠错电路1030和存储器接口1060。控制总线可联接到主机接口1040、处理器1010、缓冲控制电路1050、存储器缓冲器1020和存储器接口1060。
根据本公开，详细描述了一种具有改进的测试性能的存储器装置以及操作该存储器装置的方法。
相关申请的交叉引用
本申请要求2019年7月26日提交于韩国知识产权局的韩国专利申请号10-2019-0091191的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
只读存储器ROM地址控制器，该ROM地址控制器被配置为依次输出存储有要响应于操作命令而执行的ROM代码的多个操作ROM地址，并且被配置为响应于暂停信号而暂停所述多个操作ROM地址的输出；
暂停信号发生器，该暂停信号发生器被配置为生成所述暂停信号；以及
寄存器，该寄存器被配置为响应于测试命令而存储指示预设时段的时间代码并且存储指示暂停ROM地址的ROM地址代码，
其中，根据所述暂停ROM地址是否与所述多个操作ROM地址当中的当前正输出的操作ROM地址相同，在所述预设时段期间启用所述暂停信号，并且
其中，所述暂停ROM地址是存储有所述ROM代码当中的要暂停执行的ROM代码的地址。
2.根据权利要求1所述的存储器装置，该存储器装置还包括：
ROM地址解码器，该ROM地址解码器被配置为将通过将所述ROM地址代码解码而获得的所述暂停ROM地址提供给所述暂停信号发生器。
3.根据权利要求2所述的存储器装置，其中，
所述寄存器被配置为存储指示所述存储器装置的操作条件的代码值，并且
所述测试命令包括用于设定存储在所述寄存器中的代码值的设定参数命令和设定特征命令中的至少一个。
4.根据权利要求2所述的存储器装置，该存储器装置还包括：
ROM数据存储电路，该ROM数据存储电路被配置为存储指示所述存储器装置的操作算法的ROM代码；
命令接口，该命令接口被配置为将所述操作命令解码，然后将所述多个操作ROM地址当中的起始ROM地址提供给所述ROM地址控制器；以及
操作控制器，该操作控制器被配置为从所述ROM数据存储电路获取与当前正输出的操作ROM地址对应的ROM代码并将该ROM代码提供给所述ROM地址控制器。
5.根据权利要求4所述的存储器装置，其中，所述ROM地址控制器被配置为基于与所述操作ROM地址对应的所述ROM代码来确定所述多个操作ROM地址当中的要紧接着当前正输出的操作ROM地址输出的操作ROM地址。
6.根据权利要求1所述的存储器装置，其中，所述ROM地址控制器被配置为与内部时钟同步输出所述多个操作ROM地址。
7.根据权利要求1所述的存储器装置，其中，所述ROM地址控制器被配置为：
响应于具有有效电平的所述暂停信号而暂停所述多个操作ROM地址的输出，并且
当所述暂停信号的电平从所述有效电平转变为无效电平时，继续所述多个操作ROM地址的输出。
8.根据权利要求1所述的存储器装置，其中，所述暂停信号发生器包括：
地址比较器，该地址比较器被配置为根据所述暂停ROM地址是否与当前正输出的操作ROM地址相同来输出具有有效电平和无效电平中的任一个的使能信号；以及
定时器电路，该定时器电路被配置为响应于所述使能信号而输出具有有效电平和无效电平中的任一个的所述暂停信号。
9.根据权利要求8所述的存储器装置，其中，所述地址比较器被配置为：当所述暂停ROM地址与所述操作ROM地址相同时，输出具有有效电平的所述使能信号。
10.根据权利要求9所述的存储器装置，其中，所述定时器电路被配置为响应于具有有效电平的所述使能信号而在所述预设时段期间输出具有有效电平的所述暂停信号。
11.根据权利要求10所述的存储器装置，其中，所述定时器电路被配置为与内部时钟同步操作，并且被配置为基于指示所述预设时段的时间代码对预设数量的时钟进行计数，然后在所述预设时段期间输出所述暂停信号。
12.根据权利要求8所述的存储器装置，其中，所述地址比较器被配置为：当所述暂停ROM地址不同于当前正输出的操作ROM地址时，输出具有无效电平的所述使能信号。
13.根据权利要求12所述的存储器装置，其中，所述定时器电路被配置为响应于具有无效电平的所述使能信号而输出具有无效电平的所述暂停信号。
14.根据权利要求4所述的存储器装置，其中，所述操作控制器还被配置为基于与所述多个操作ROM地址对应的ROM代码来生成操作信号和页缓冲器控制信号，其中，所述操作信号是用于执行与所述操作命令对应的存储器操作的信号。
15.根据权利要求14所述的存储器装置，该存储器装置还包括：
多个存储块；
电压发生器，该电压发生器被配置为响应于所述操作信号而生成用于所述存储器装置的操作的操作电压；
读写电路，该读写电路被配置为包括通过位线与所述多个存储块联接的页缓冲器，并且响应于所述页缓冲器控制信号而控制施加到所述位线的电压；
地址解码器，该地址解码器被配置为将所述操作电压传送到基于地址从所述多个存储块当中选择的存储块；以及
输入/输出电路，该输入/输出电路被配置为与存储控制器交换所述操作命令、所述地址和数据。
16.根据权利要求14所述的存储器装置，其中，所述存储器操作包括读操作、编程操作和擦除操作中的至少一个。
17.一种操作存储器装置的方法，该存储器装置存储指示所述存储器装置的操作算法的ROM代码，所述方法包括以下步骤：
通过外部命令接收暂停时间；
依次读取存储有所述ROM代码当中的与存储器操作对应的ROM代码的多个操作ROM地址；
确定所述多个操作ROM地址当中的当前正读取的操作ROM地址是否与暂停ROM地址相同；以及
基于确定的结果，在所述暂停时间期间暂停所述存储器装置的基于与当前正读取的操作ROM地址对应的ROM代码正执行的操作，
其中，所述暂停ROM地址是根据执行是否被暂停而从原始ROM代码中选择的ROM代码的地址。
18.根据权利要求17所述的方法，该方法还包括以下步骤：
当所述暂停时间已过去时，从所述存储器操作中的暂停的操作开始继续剩余存储器操作。
19.根据权利要求18所述的方法，其中，继续所述剩余存储器操作的步骤包括以下步骤：
从所述多个操作ROM地址当中的当前正读取的操作ROM地址开始依次读取剩余操作ROM地址；以及
基于与所述剩余操作ROM地址对应的ROM代码来执行所述存储器装置的操作。
20.根据权利要求17所述的方法，该方法还包括以下步骤：
通过所述外部命令接收所述暂停ROM地址。
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