CN1175424C

CN1175424C - 半导体集成电路器件

Info

Publication number: CN1175424C
Application number: CNB981208533A
Authority: CN
Inventors: ��ľ��; 佐佐木敏夫; 田中裕二; 柳泽一正; 田中均; 佐藤润; 宫本崇; 大塚真理子; 中西悟; 鲇川一重; 渡部隆夫
Original assignee: Hitachi Ireland Ace Love System Ltd By Share Ltd; Hitachi Ltd
Current assignee: Hitachi Ireland Ace Love System Ltd By Share Ltd; Hitachi Ltd
Priority date: 1997-10-02
Filing date: 1998-09-30
Publication date: 2004-11-10
Anticipated expiration: 2018-09-30
Also published as: US6091660A; KR100516864B1; MY120457A; CN1214516A; SG68687A1; JPH11110964A; JP4039532B2; EP0907183A2; EP0907183A3; TW426992B; DE69828234T2; EP0907183B1; US5978305A; US6314044B1; KR19990036749A; DE69828234D1

Abstract

与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自-指定(own-assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。

Description

半导体集成电路器件

技术领域

本发明涉及半导体集成电路器件，主要涉及有效地用于与逻辑电路混合布局的RAM(RAM器)技术。

背景技术

随着半导体工艺的发展，大规模集成电路通过把部件结合起来使其以类似于印刷电路板设计的方式向组合成大规模宏(micros)(核心(cores))的方法发展。存储器对于数字信号处理是必须的。尤其因为动态RAM的特点是能够得到大规模的存储容量，因此对于上述的大规模集成电路起着重要的作用。

动态RAM被分为多个阵(banks)。对每个选中的阵进行读和写操作。日本专利申请公开Nos.Hei9-245474，2-83895，4-313886及9-106684中描述了这种选择阵或者特定区域等的方法。

发明内容

本发明的发明申请人企图使RAM核心标准化，考虑到根据各自的要求，当把多种可用的RAM核心布局(或安放)在以上描述的大规模集成电路中时，根据各自的要求有许多种RAM核心种类，因此对其进一步的扩展和管理会造成麻烦并越来越复杂。因此要求有新颖的操作控制方法，这些方法的思路是使布局在半导体集成电路器件中的RAM的使用更加方便。

本发明的一个目的是提供一种配备有具有不同结构的RAM的半导体集成电路器件，同时使其设计和管理简化。本发明的另一个目的是提供一种半导体集成电路器件，使其对嵌入在其内部的RAM的使用更加容易。从本说明书和附图的描述中可以很清楚上述和其他的目的以及本发明的新颖的特点。

本申请中公开的一个典型发明的总结简要描述如下：与逻辑电路混合布局的RAM的结构中，对于多个存储器堆(memory mats)提供共用的一个控制电路，每一个存储器堆都包括存储矩阵，其中的众多存储单元分别布局在众多位线和众多字线的交叉点上，以及包括对于字线和位线进行选择操作的地址选择电路。此外，根据要求的存储容量确定存储器堆的数量，在存储器堆中还提供分别完成+1和-1算术操作的算术电路，它们以串联形式连接，包括以固定或可编程形式提供的具有用于设置地址的地址信号输入端的第一级算术电路，提供给算术电路的输入信号或从其输出的信号被定义为指定给它的地址信号，每一个比较器比较地址信号和存储器访问时输入的地址信号之间的一致性，因此每一个存储器堆根据信号的一致性激活地址选择操作。

本说明以权利要求书结束，特别指出并明确要求了被认为是本发明的要点，相信籍助有关的附图可以从下面的描述中较好地理解本发明、本发明的目的和特征，以及进一步的目的、特征及其优点。

附图说明

图1的方块图表示根据本发明的一个RAM模块的一个实施方式；

图2的原理方块图用于描述根据本发明的RAM模块中阵地址设置系统；

图3A，3B，3C的原理方块图分别用于描述根据本发明的RAM模块中阵地址设置电路的另一个实施方式；

图4A，4B，4C的原理方块图分别用于说明根据本发明的RAM模块的另一个实施方式；

图5的电路图表示根据本发明的阵地址发生器和阵地址一致比较器的一个实施方式；

图6的电路图表示用在RAM模块中的存储器堆中的存储矩阵和字线选择器的一个实施方式；

图7是一个具体的电路图，表示RAM模块的行译码器和连接在其上的字线驱动器；

图8的方块图说明示于图3的电源电路的一个实施方式；

图9的方块图表示VDH(提升电压)发生器的一个实施方式；

图10是一个时序图，用来描述根据本发明的RAM模块的操作的一个例子；

图11的时序图用来描述根据本发明的RAM模块的的操作的另一个例子；

图12的时序图用来描述根据本发明的RAM模块的的操作的又一个例子；

图13的时序图用来描述根据本发明的RAM模块的的操作的再一个例子；

图14的方块图表示根据本发明配备有RAM模块的半导体集成电路器件的一个实施方式。

具体实施方式

下面参考附图描述本发明的优选实施方式。

图1是根据本发明的RAM模块的一个优选实施方式的方块图。根据本发明的RAM模块和用来对该RAM模块执行写和读操作的数字处理电路一起放在一个半导体集成电路器件中。通过已知的半导体集成电路制造技术把该RAM模块和该数字处理电路制做在例如单晶硅上的单个半导体衬底上。

在本实施方式中，控制电路和电源电路被放在同一个电路区域内，提供给多个存储器堆使用。该控制电路包括命令译码器COMD、用于形成地址信号和各种控制信号的总线驱动器BDV、读/写放大器RWAmp。由电源电压Vdd和地电位Vss产生(或形成)内部电路工作所要求的的工作电压的电源电路VC。控制电路和电源电路提供给众多存储器堆。众多存储器堆相互之间结构相同，每一个都包括存储矩阵MARY，灵敏放大器SA，行译码器RDEC，列开关CSW，阵地址发生器BAG，用于决定与规定的阵地址比较和一致性的阵地址比较器BACK，以及时序发生器TG，列选择器CSEL。

在每一个存储矩阵MARRY中，总共有256根字线，1024对互补位线。因此，整个存储矩阵的存储容量为256K位左右。列开关CSW把1024对互补位线连接到128对全局位线GBD(数据总线〕。即，每一个存储矩阵MARRY的互补位线都被分为八组，以完成八选一操作。

在控制电路中，该128对全局位线GBD被分为两组，每组64对，因此允许以64位为一组输入和输出。这样就使得控制电路具有部分列选功能，可以用于使数据以64位(8字节〕为单位输入输出。在这种情况下，总数为64的读放大器RA共用于两组分开的全局位线GBD，而提供128个写放大器WA，以和128对全局位线GBD对应。

写放大器WA的数量8个8个分为16对(或组)。可以为每一对设置屏蔽。例如当以64位为单位执行写操作时，64个处于选中状态的写放大器WA有效，而余下的相应于64位未选中的写放大器WA进入输出高阻态。这样，控制电路把写信号传送到128对中选中的64对全局位线GBD，因此对电连接到相应于全局位线GBD的这一半的64对位线的存储单元执行写操作。由于相应于余下的一半的64对全局位线GBD进入高阻态，仅出现通过列开关CSW连接到互补位线的灵敏放大器SA的读信号，因此不对电连接到这些互补位线的存储单元进行写操作。

甚至于可以把对每一个写放大器WA的操作控制用于选中的64个写放大器。即，通过把每一个写放大器WA的输出置于高阻态，使64位(8字节〕中规定的字节不会被设置，以至于不会被写入。这样，可以通过在从至少一个字节到最多八个字节的范围内对任意个字节的组合进行写操作。

例如，当用于每一个RAM模块的外部逻辑电路以64位为单位读取数据，并电处理这些数据因而只是使相应于规定的字节的数据变化(或改变)时，该逻辑电路只对这种改变的数据及相应于它们的规定的字节的输入进行处理，因而使这些数据重新更新或重新编程。另外当希望只改变64位数据中规定的字节时，可以产生并输入相应于规定字节的数据，而不必暂时读入该64位数据。这种数据处理的结果对于仅仅注意所画的象点而背景保持不变、用于例如图象处理以生成数据的工作很方便。如上所述，由于该64个写放大器并不同时激活，因此对于每一个写放大器WA的这种屏蔽功能甚至能起到降低功耗的作用。

128个读放大器RA中可以提供屏蔽功能，以128位为单位执行读/写操作，以128位为单位执行读/写操作为基本操作，而对于写操作，把写放大器WA分为多个组或对，因此可以激活每个个别的组。当如以上描述的提供128个读放大器RA时，以128位为单位在输入/输出线上对于DQ进行处理，提供给控制电路。控制电路中可以提供选择器，以允许在以128位为单位访问RAM模块和以64位为单位访问RAM模块间进行开关的选择。

本实施方式提供选择打开与阵结构有关的、同时选中的存储器堆的数量的功能。即，如果布局的多个存储器堆的的数目为N的话，那么阵的最大数目设置为N，阵的最小数目设置为2。在这种情况下，每阵的存储器堆的数目与相应于平方的任意范围内的阵的数目成反比。例如，当阵的数目为N时，每阵的存储器堆的数目为1。当阵的数目为2时，每阵的存储器堆的数目为N/2。当阵的数目为2ⁿ(这里n是一个大于1的整数)时，每阵的存储器堆的数目变为N/2ⁿ。这种阵结构设置是由阵地址设置电路BAG和一致判定电路BACP完成的。阵地址BAD(或ID(自标识)信息)通过阵地址设置电路分配给每一个存储器阵。如上所述，当一个存储器阵包括多个存储器堆时，对该多个存储器堆设置共同的阵地址。

为了以上述为单位从多个存储器堆的128对位线中选择互补位线，并把它们连接到相应的全局位线GBD上，要对相应于上述的一阵的N个存储器堆中的一个进行列系统选择操作。每一个存储器堆都有八对列开关，相应的为列地址的最右边的三位的译码提供列译码器，从而从八对列开关中选择其一(128位)。当一个存储器阵由N个存储器堆组成时，通过相应的列选择器CSEL选择N个存储器堆中之一的列译码器。

可布局到一个RAM模块上的存储器堆的最大数量是确定的。这样，使上述的列选择器CSEL具有(或保持)能选择相应于可布局的存储器堆数量的译码功能。对于每一个列系统选择操作，列选择器为每一个存储器堆选择一个列开关，而不必考虑阵的结构。例如，当RAM模块的最大数量设为16时，列选择器使用4位列地址完成16种类型的选择操作。

因此，在下面将要描述的行系统选择操作的控制下，能实现基本的阵结构。当提供16个存储器堆的阵的数目为2时，选择(激活)行系统电路，以使存储器堆置为8乘8。通过相应的列选择器CSEL选择选中的八个存储器堆中的一个，并将其电连接到相应的全局位线GBD。

由4位组成的阵行地址中只有最高有效位是有效的，最右面的三位是无效的。在这种情况下，选择相应的行系统电路以使存储器堆设为8个。当阵的数目为4，每一阵的存储器堆的数目为4时，4位地址信号最右面的两位被无效以指定4个存储器堆组并以和上述同样的方式进行同样的选择。然后，通过相应的列选择器CSEL选择其中的一个存储器堆。当阵的数目为8、每阵的存储器堆的数目为2时，4位中最右面的一位被无效以规定(或指定)两个存储器堆组并以和上面所述相同的方式进行同样的选择。然后，通过相应的列选择器CSEL选择其中的一个存储器堆。为了把阵的数目定义为16，每一阵的存储器堆的数目设为1，通过使用4位地址对一个存储器堆进行行系统选择操作，因此通过列选择器CSEL选择相应的存储器堆。

如上所述，每一个存储器堆基本上都可以被单独选择。因此，通过共用地址总线和和命令总线把地址信号Add和用来规定或指定操作模式的命令Com传送到每一个单独的存储器堆。即，用来传送地址和命令的信号总线Add和Com得到了扩展，从而能以与全局位线GBD的相同的方式与存储器堆相应。

为每一个存储器堆提供的时序发生器TG产生各种各样的时序信号，例如用于在每一个存储矩阵中选择每一条字线的时序，用于每一个灵敏放大器SA的激励信号，以及预充互补位线的时序信号等等。在动态RAM中，字线选择时序和灵敏放大器激励时序在要求的时刻分别出现，直到根据字线选择操作从存储单元得到用于互补位线的必要的读信号。只有当由每一个灵敏放大器放大的操作完成时，才形成激励相应的列开关的时序信号。

在本实施方式中，如上所述，众多存储器堆被分成多对或多组，构成多个阵。例如，当由N个存储器堆组成一阵，而存储器堆总数为M个时，阵的数量为M/N。上述的阵代表了一次存储器访问单独可读/可写的存储器的数量和大小。在上述的实施方式中，最小的阵由一个堆组成，此时阵的数目最大，为M。另一方面，阵的数目为2时，每阵的存储器堆的数目为M/2。由于对于如上所述的多阵来说，多阵可以分别单独进行读/写，这有着特殊的意义，所以用M个存储器堆组成一阵即无意义也无用处。

每阵中存储器堆数目的增加带来的优点是一次存储器访问可读/可写的数据量增加。另一方面，利用能单独访问各阵存储器的能力，存储器阵数量的增加允许进行流水线操作。因此可以进行高速读/写。例如在动态存储单元中，为了得到读信号，需要相当长的时间间隔才能检测到存储在每一个小电容上的电荷。因而访问多阵的流水线操作可以顺序执行，除了输出第一个数据需要几个周期外，可以按顺序从多阵中顺序得到读取的数据。

即使在本身具有放大功能的静态存储单元中，用构成存储单元的MOSFET(MOS场效应晶体管)组成大容量存储或高度集成时的电导也很低。因而每一个存储单元电连接的位线和数据线的读信号电平相当小，必须对信号电平进行灵敏放大。因此，即使使用这种静态存储器时，尽管程度不同，仍然可以通过提供如上所述的多阵及进行流水线操作顺序访问存储阵来进行足够高速的读取。

在本实施方式中，用作存储电路RAM模块的最大存储容量取决于所设计的半导体集成电路器件的数据操作。即要确定RAM模块中的存储器堆的数量。根据用存储器电路进行的数据处理的类型，即对于存储电路的写和读操作，用这些存储器堆MAT设计的阵结构有多种类型。在这些阵结构之间有由控制电路控制的开关。除了以上外，在由电池驱动的手提式信息设备及类似情况下，半导体集成电路器件也用在当由电池驱动或电池的电压降低时的的情况下，这时阵数可以设为很大，一个存储访问所涉及的存储器堆的数量设为最小，例如设为1，由此减少峰值电压，因此可以由电池驱动直到一个低电压区域。

最简单的结构是由主芯片系统给控制电路提供静态或固定信号电平，由此给RAM模块设定阵的数量。例如，采用每一阵有N个堆这种结构。如果采用带有寄存器的逻辑电路位于RAM模块外的这种结构，以及阵的数量设定为寄存器的数量，那么可以用同一个RAM模块与数据处理操作相关地一一设定阵的结构。

尽管多少会使控制电路变得复杂，但可以采用此法把M个存储器堆划分为两组或M/2对，再设定每一组的阵数。即使在这种情况下，也既可以采用以上述方式把阵的数量设定为固定值，或者采用每次把阵的数量设定为与寄存器等的数量一样。虽然对于这种结构没有特别的限制，但在数据处理过程中，要求高速访问的数据读/写操作可以采用组中阵的数量很大的组，而大量数据的集中写和读操作可以使用其它的阵数少、每阵存储器堆数多的组。

图2的原理方框图用来描述根据本发明在RAM模块中阵地址设置电路的一个实施方式。当用寄存器来设定每一个阵地址时，各个存储器堆的结构可以相同。然而，每次电源接通时，阵地址必须被相反设定。根据主芯片系统写ROM时，没必要每次电源打开时都一一设定阵结构。然而有必要根据阵结构改变ROM矩阵中的网络和格点。因此造成电路设计的复杂性。即，当只有阵地址设定部分不能共用于每一个单独的存储器堆并且如上所述最大数量定为16时，必须根据主电路以宏单元的形式产生16种存储器堆设定或人工设定堆地址。

在本实施方式中，在各个存储器堆中可以分别使用相同的阵地址设定电路，由此能自动设定不同的阵地址。在各个存储器堆中用二进制加法电路(加1电路)作为阵地址设定电路BAG。例如当对阵地址(BK-add)为0～n的n+1个存储器堆进行布局时，排列存储器堆#0至#n，使它们的加法电路以串联形式相互连接。给第一个存储器堆设定作为由4位组成的地址输入(CA<3:0>)的初始地址，例如0000。此后，第一个存储器堆的加法电路执行+1操作，形成地址输出0001，传送到第二个存储器堆。由于各个存储器堆的加法电路是按顺序串联连接的，每当地址输入通过加法电路时顺序执行+1操作，由此形成二进制地址，如0010，0011，0100...。

由于这种结构，给第一个存储器堆设定阵地址0000。然后，给第二个存储器堆指定由第一个存储器堆中的加法电路形成的地址0001，给第三个存储器堆指定由第二个存储器堆中的加法电路形成的地址0010，给第n个存储器堆指定由第n-1个存储器堆中的加法电路按照十进制形成的地址。因为各个存储器堆的地址设定电路可以由这种相同结构的加法电路组成，因此可以通过简单地排列相同的存储器堆设定不同的阵地址。

通过阵地址一致比较器BACP比较指定给各个存储器堆的阵地址及通过控制电路输入的阵地址。在本实施方式中，由于当使用固定的阵地址时，可以设置不同的阵结构，因此输入行系统阵地址ARNB<3:0>和列系统地址ACNB<3:0>。即每一个阵地址比较器BACP都由两对一致比较器组成，产生或形成由比较相应的阵地址设定电路BAG产生的阵地址和行系统及列系统阵地址ARNB<3:0>和ACNB<3:0>二者而得到的一致比较信号CIC和CIR。

当在行系统一致比较器中，最低有效位的判定结果无效时，对两阵同时形成一致比较信号CIR。另外，如上所述列系统中同时选择会产生同时选中在全局位线GBL上的多个存储器堆的互补位线的问题。因此，如上所述，为分配给每一个存储器堆的每一个阵地址形成列系统一致比较信号CIC。另一方面，由于在多个存储器堆中字线的选择很简单，因此行系统选择操作将不仅不会产生问题，而且可以由于同时选择多个存储器堆中的字线，通过简单地开关列系统选择操作以串联形式高速输入/输出大量数据，由相应的灵敏放大器SA放大存储在每一个存储单元中的信息。例如，当通过刷新每一个列地址从最大存储容量为1024位的每一个存储器堆中读取数据时，以及当一个存储器阵由N个存储器堆组成时，可以输入和输出最大相当于N×1024位的大量数据。

在RAM模块中布局的存储器堆的数量是任意的。因此，例如如上所述基于4位阵地址最大布局16个存储器堆不会产生问题。然而，有可能当错误地指定不存在的阵地址时，例如只有小于16个存储器堆时，会指定不存在的存储器堆，这样使全局位线GBL维持同样的预充信号，因而在接收预充信号的读放大器RA中流过不必要的或过量的电流，在系统中无意义的信号会被当成有用的(或有效)的数据。结果可能发生例如程序失去控制之类的错误。

当由最后一级存储器堆的加法电路形成的阵地址提供给溢出校验电路时，通过比较其大小检测到要访问的是不存在的阵地址时，控制电路禁止RAM模块中的读放大器工作，这是通过给为RAM模块提供读和写指令的逻辑电路加入这种功能从而通过控制电路通知一个阵指定错误来完成的。

图3A，3B和3C分别是描述根据本发明应用于RAM模块中的阵地址设定电路的另一个实施方式的原理方框图。图3A至图3C表示的RAM模块的结构与图1或图2表示的RAM模块相同，右侧提供控制电路，相互之间结构相同的存储器堆并列放在一起。

在如图3A所示的结构中，初始阵地址可以被设定为一个固定的任意值k或通过相应的控制电路编程设定。即，第0个存储器堆设为(阵地址)k，用k从第0个存储器堆的加法电路产生第k+1的阵地址。产生的地址作为阵地址提供给第一个存储器堆。给存储器堆顺序设定阵地址k+2，k+3，...直至第n+1个存储器堆。信号AC是在存储器访问时输入的外部阵地址。

在图3B所示的结构中，相应于地电位GND的阵地址设定给离控制电路最远的第n-1个存储器堆，即如上所述，当用4位来指定存储器堆时，把地址0000指定给它。另外，以在与第二实施方式中相反的方向上通过+1增加阵地址来设定相应的存储器堆。在这种结构中，最大的阵地址(堆地址)指定给与控制电路距离最近的第0个存储器堆，溢出检测电路OVFC可以位于控制电路中。此外，用于传送溢出检测信号的连线和互连的走线就成为不必要的了，可以进行合理的电路布局。

在图3C所示的结构中，相应于地电位GND的阵地址设定给离控制电路最远的第n-1个存储器堆，即如上所述，当用4位来指定存储器堆时，把地址0000指定给它。另外，最大的阵地址(堆地址)以和上述同样的方式指定给与控制电路距离最近的第0个存储器堆，溢出检测电路OVFC也位于控制电路中。

虽然没有特别的限制，但由反相器使指定给各个存储器堆的阵地址反相，然后同外部阵地址AC进行比较。这样，在上述的阵地址设定电路中，例如当有16个存储器堆时，虽然给第16个存储器堆指定的阵地址为0000，但通过与其反相信号的比较把地址1111指定给它。虽然0001输入到第15个存储器堆，但比较器用1110与它比较。在以和上面后来的描述相同的方式通过连续减一递减与比较器比较的阵地址得到的与控制电路距离最近的第0个存储器堆中，由比较器把每一个阵地址与1111的反相信号0000进行比较。这样就等效于通过0至n-1的十进制系统把具体的阵地址指定给与其相应的存储器堆。

然而，如果存储器堆的数目小于上述的最大数目(16)，例如8时，与控制电路距离最近的存储器堆等效的阵地址就不是0，而是0111(十进制的7)。可以用减法器或减法电路取代加法电路作为每一个存储器堆中的阵地址发生器。即，由于可以把阵地址或堆地址设为不同值，因此可以把相互区别的阵地址指定给与之相应的存储器堆，因此使每个存储器堆的地址被加一或减一。

图4A，4B和4C分别是描述根据本发明的RAM模块的另一个实施方式的原理方框图。根据本实施方式的RAM模块中存储器堆的数量相互不同，与所要求的存储容量有关。即由于控制电路是由不同数量的存储器堆共用的，因此对于控制电路来说，负载根据存储容量变化。例如当存储器堆的数量增加时，共同给驱动器和存储器堆提供地址信号和命令的时钟信号CKR承受的负载加重。

信号传输速度或速率根据负载的轻重变化，因此存储器访问需要的时间间隔不同。因此有必要为时间的调整设定许多时间余量。在本实施方式中上述的存储器堆中每一个阵地址设定电路中，都能从对于相应于最后一级的加法电路的输出信号(换言之，输入到溢出校验电路OVFC的阵地址)的译码得知布局的存储器堆的数量。控制电路藉此要维持相应于存储器堆等于最大数量的负载驱动能力，以及各种时序调节设置在相应于存储器堆布局最大数量的情况下，由此产生电路，因而使控制电路统一。

虚拟负载电路放在控制电路或每个存储器堆中。虽然没有特殊的限制，每一个虚拟负载电路都由MOS栅电容等组成的负载电路构成。产生或制造出虚拟负载电路，布局成可以通过MOS开关等选择性地连接到地址总线、命令总线或时钟信号CKR的信号传输通道等。

如图4A所示，当实际布局的存储器堆的数目为2：BAK#0和BAK#1时，控制电路中的八个虚拟负载电路相互连接，在这种情况下，从控制电路驱动器的角度来看，总负载被调整为10。另一方面，在图4B中，虚拟负载电路分散在各个存储器堆中。这样，当以和上述相同的方法，使实际布局的存储器堆的数量为2：BAK#0和BAK#1时，为BAK#0和BAK#1提供的虚拟负载电路相互连接，在这种情况下，从控制电路驱的角度来看，总负载被调整为10。这种结构中，如图4C所示，当布局的存储器堆的数目增加到4：BAK#0至BAK#3时，为BAK0#至BAK#2提供的虚拟负载电路分散相互连接，在这种情况下，从控制电路的角度来看，总负载以和上述同样的方式也为10。虽然在图4A所示最大布局状态达BAK#n的实施方式中，虚拟负载电路被省略掉，没有连接到控制电路，而在图4B所示的实施方式中，它们甚至也没连接到BAK#0至BAK#n中任何阵。然而从控制电路的角度来看，每一个负载都被调节为和以上相同，为10。

下面讨论时钟信号，基于外部提供的系统时钟CLK的时钟信号CLKC和CLKM用于每个控制电路中，它们都不会由于负载的轻重产生相移，因此，如果使用相同的时钟驱动器，负载以与上述相同的方式取10。与此相应，由控制电路给各个存储器堆提供的时钟信号CLKR根据选择性地连接虚拟负载电路，以和上述同样的方式把负载调整为10。这种调节使时钟信号同步，考虑了每一个时钟信号偏移的时序余量可以根据要求做成最小。结果提高了工作频率。

在本实施方式中，阵结构之间有如上所述的开关。即行系统选择操作有两种情况：一种是行系统选择操作时只有一个存储器堆被激活，另一种是两个或多个存储器堆同时被激活。如果从控制电路的角度来看负载相互不同，由于多个存储器堆以这种方式同时工作，其结果影响信号的传输速率，那么，可以基于阵指定信息以如上所述的方法在虚拟负载电路间制作开关，因此可以不必考虑阵开关，而把信号传输速率调整为常数。

图5的电路图表示阵地址发生器和阵地址一致比较器的一个实施方式。阵地址发生器由+1加法电路组成，它接受(或提取)由4位组成的作为阵地址本身的输入阵地址CAR<0>，CAR<1>，CAR<2>和CAR<3>。另外，阵地址发生器对输入阵地址执行+1的加操作，由此产生由4位组成用于下一级的阵地址CAR<0>，CAR<1>，CAR<2>和CAR<3>。

该加法电路由下述各电路组成。相当于最低有效位的输出信号CAR<0>由反相器对相当于最低有效位的输入信号CAR<0>进行反相形成。相当于第二位的输出信号CAR<1>由异或电路组成，其输入为最低有效位CAR<0>和第二位CAR<1>。相当于第三位的输出信号CAR<2>也由异或电路组成，其输入为输入最低有效位CAR<0>和第二位CAR<1>的与非(NAND)以及第三位CAR<2>的反相信号。相应于最高有效位的输出信号CAR<3>由输入最低有效位CAR<0>和第二位CAR<1>的与非(NAND)输出与第三位CAR<2>的反相信号的或非组成，并提供它和相应于最高有效位的输入信号CAR<3>。

对列系统和行系统二者都提供阵地址一致比较器。即列系统的阵地址一致比较器使用异或电路(一致/不一致电路)比较由4位组成的输入阵地址CAR<0>，CAR<1>，CAR<2>和CAR<3>与存储器访问时被指定或规定的列系统阵地址ACNB<0>，ACNB<1>，ACNB<2>和ACNB<3>的相应位，由此通过NAND和异或门电路输出对于所有位的一致信号。

类似地行系统的阵地址一致比较器使用异或电路(一致/不一致电路)比较由4位组成的输入阵地址CAR<0>，CAR<1>，CAR<2>，CAR<3>与存储器访问时被指定的行系统阵地址ARNB<0>，ARNB<1>，ARNB<2>和ARNB<3>的相应位，，由此使用与非门电路输出对于所有位的一致信号。

在本实施方式中，相应于最低有效位CAR<0>和ARNB<0>的异或电路的输出由与之相应的异或门电路提供，以允许进行行系统选择操作的开关打开，这样来提供或形成每阵多个存储器堆。为了加强作为一致信号的从异或门电路输出的信号，该异或电路的输入由控制信号RFTN提供。这样，如果制信号RFTN被设为逻辑1，即使阵地址的最低有效位为0或1，在行系统中也产生一致信号，因此把相同的阵地址指定给两个存储器堆。

如果加入形成(或构成)每阵4个存储器堆的功能，那么提供与最低有效位CAR<0>和ARNB<0>有关的控制信号RFTN1作为控制信号RFTN，以及提供与第二低位CAR<1>和ARNB<1>有关的控制信号RFTN2作为控制信号RFTN。当每阵由两个存储器堆构成时，信号RFTN1可以被设定为逻辑1。当每阵由四个存储器堆构成时，信号RFTN1和RFTN2都可以被设定为逻辑1。

图2所示的#0至#n的所有存储器堆中的图5所示的阵地址发生器和阵地址一致比较器都可以由相同的电路构成。因此，存储器堆可以宏单元形式的结构共用一种类型的存储器堆。上述以宏单元形式构成的存储器堆的类型可以被用于多种类型的RAM模块，其存储器堆和阵的结构的数目彼此不同，因而电路的设计和布局可以得到很大的简化。

阵地址发生器和阵地址一致比较器由图中简单的逻辑门电路组成。特别是由于用作阵地址发生器的加法电路只简单地执行所谓的静态信号传送操作，因此其驱动功率可以非常小。这样，由于构成各个电路的元件的尺寸可以非常小，它们可以制作在写通道下的半导体衬底上，以传送用于生成阵地址的各个信号CAR<0>至CAR<3>。例如可以用相当于第三层的金属连线层形成CAR<0>至CAR<3>的各个信号，可以用相当于第二层和位于其下的第一层的金属连线层形成用于在组成加法电路的各个门之间连接的连线和互连。

甚至可以将与上述类似的方法应用于每个阵地址一致比较器。构成阵地址一致比较器的元件可以制作在布线通道下的半导体衬底上，在连线通道中分别形成阵地址ARNB<0>，ARNB<1>，ARNB<2>，ARNB<3>和ACNB<0>，ACNB<1>，ACNB<2>和ACNB<3>，在连线通道下形成上述信号CAR<0>至CAR<3>。结果，存储器堆可以高度集成。

在本实施方式中，如上所述，每一个阵地址都有两种意义。即以列系统的角度观察，阵地址与存储器堆的地址一一对应。另一方面，阵地址和行系统中的存储器堆地址没有联系，总之，是和阵的数量成比例地增加和减少。即当阵的数量等于堆的数量时，如上所述，阵地址一对一地相应设置。然而，当阵的数量为堆的数量的一半时，阵地址相应的减至1/2。具体来说，当堆的数量为16时，堆地址的数量也达16种。然而当阵的数量减至8，从行系统的角度来看，等于存储器堆数量的一半时，四位中最右面的一位在如上所述的行系统阵地址一致比较操作时成为无效的，因此行系统阵地址减至八种。

这样存储器堆的列系统信号传输通路并联连接，在列系统中阵地址和堆地址一对一地相应设置，以避免重复选择。另外用于多个存储器堆的字线要和行系统中的阵结构同时协同选择。结果在每一阵中的读和写都能更新行系统的地址信号信号，使数据根据列开关按照顺序访问以高速输入/输出。

图6的电路图说明上述的存储矩阵和每一个存储器堆中的字线选择器的一个实施方式。包含在存储器堆中的每一个用于位线的平衡及预充电路一起示于同一个图中。在该图的存储器堆中用上述的阵#0至阵#n中的一阵#j作为一个典型。在提供多根互补位线和多根字线的阵(存储器堆)#j中，用一对互补位线BLm和/BLm、一根位线BLn、以及字线WL0、WLm，WLm+1和WLn作为典型进行说明。

把在字线WL0和位线BLm的交叉点上提供的存储单元作为例子进行说明。地址选择MOSFET(MOS场效应晶体管)Qm的栅电连接到相应的字线上。MOS场效应晶体管Qm的一个源和漏电连接到位线BLm。MOSFET Qm的另一个源和漏电连接到作为存储电容Cs的一个电极的存储节点Ns上。存储电容的另一个电极与其它存储单元的存储电容的其它电极共用。极板电压VPL加在该存储电容Cs的另一个电极上。

上述存储单元以矩阵形式分别布局在字线和一条互补位线的交叉点上。例如在字线WLm和与之相邻的字线WLm+1之间，在字线WLm和一条互补位线BLm的交叉点上提供一个存储单元，以及在字线WLm+1和另一条互补位线/BLm的交叉点上提供一个存储单元。除了把存储单元每奇数条和每偶数条字线交替地布局在一条互补位线上及另一条互补位线上的情况外，每成对相邻的两条字线上分别提供的、两两成组的存储单元可以交替地布局在一条互补位线上及另一条互补位线上。

构成平衡和预充电路的N沟MOSFET Q14至Q16连接到互补位线BLm和/BLm上。通过短路互补位线BLm和/BLm的高电平和低电平(或低电平和高电平)把MOSFET Q14设定在一半电位处。MOSFETQ15和Q16用于防止由于短路互补位线BLm和/BLm得到的的半电位由于电流泄漏等而改变。另外，MOSFET Q15和Q16提供半预充电压VMP给互补位线BLm和/BLm。MOSFET Q14至Q16的栅连接在一起，以输入预充和平衡信号BLEQJ。即在相应的字线从选择电平复位到非选择电平时，信号BLEQj变成高电平，因而MOSFET Q14至Q16进入对互补位线BLm和/BLm的进行预充和平衡操作的状态。

分别提供相应于多条字线WL0至WLn的多条字线驱动器WD0至WDn。图6中表示出相应于这些字线中的字线WLm的字线驱动器WDm的具体电路。用于字线驱动器WDm的CMOS反相器包括P沟MOSFET Q6，它的源电连接到set-up(启动〕或提升电源VDH，还由包括沟MOSFET Q7，它的源电连接到电路的地电位。MOSFET Q6和Q7的漏相互连接在一起，形成输出端。另外，它们的漏端连接到字线WLm。MOSFET Q6和Q7的栅相互连接在一起，构成输入端。另外，用由行(X)译码器RDEC产生的选择信号提供给它们的栅。

在CMOS反相器(Q6和Q7)的输入端和提升电源VDH之间以并联形式提供预充P沟MOSFET Q9和非选中锁存器P沟MOSFET Q8，二者的源-漏通路分别相互连接。非选中锁存器P沟MOSFET Q8的栅电连接到CMOS反相器(Q6和Q7)的输出端。预充信号WPH提供给预充P沟MOSFET Q9的栅。用于形成预充信号WPH的信号发生器用提升电源VDH作为工作电压产生(或形成)信号WPH，它的高电平相当于每条字线的选择电平，低电平接近电路的地电位。

上述的MOSFET Q14是一个MOSFET，用作电平限制器。当电源电压Vdd把灵敏放大器(未表示出来)激活时，互补位线BLm或/BLm上的电位的高电平相当于电源电压Vdd。形成的提升电压VDH的电位变为源电压Vdd+Vth。当通过降低(step-down)或提升内部电压VDL来使灵敏放大器激活时，提升电压VDH变为VDL+Vth。这里，Vth表示地址选择MOSFET Qm的阈电压，用于把应用于互补位线BLm或/BLm、高电平接近电源电压Vdd或VDL、通过相应的灵敏放大器的放大操作放大的的高电平信号传送到其相应的电容Cs，而没有电平的损失。

图7是表示行译码器RDEC及连接在它上面的字线驱动器的一个实施方式的具体电路图。AX20～AX27相当于通过预译码电路或预译码器对由3位组成的行(X)地址信号A2～A4进行预译码形成的信号。AX50～AX57相当于通过预译码器对由3位组成的行(X)地址信号A5～A7进行预译码形成的信号。栅接到预译码信号AX20～AX27之一的MOSFTE Q3与栅接到预译码信号AX50～AX57的MOSFTEQ4相互直接连接，形成行译码器(RDEC)，选择时序信号XDGB提供给它。

行译码器(RDEC)以“与-非(NAND)”结构的动态逻辑电路组成，它包括：由预充信号XDP开关控制的的P沟预充MOSFET Q1，一个用来形成非选中电平锁存的反相器，以及一个P沟MOSFET Q2。选中/不选中译码信号的形成取决于被预充MOSFET Q1预充到高电平的预充节点是否根据时序信号XDGB的低电平通过MOSFET Q3和Q4放电。虽然没有特别的限制，时序信号XDGB根据第一判定电路或判定器的判定结果产生时序信号XDGB。此外，后面将要描述的预译码信号或字线选择时序信号X0MB～X3MB的产生可以根据第一判定器的判定结果变成有效/非有效，由此来控制每一个存储器堆的行系统选择操作。

提供P沟MOSFET Q2，它响应反相器的输出信号，把高电平的信号反馈回它的输入端。MOSFET Q2用于把根据预译码输出AX2I或AX5I把MOSFET Q3或Q4置于关断状态的译码输出置于由预充MOSFET Q1预充的高电平。由于MOSFET Q1在完成了预充周期后是关断的，根据预充输出AX2i或AX5iMOSFET Q3和Q4是关断的，因此该高电平进入浮动状态。这样，该高电平有可能通过耦合或泄漏电流变成表现为低电平的选择电平，这是不希望的。因此相应于反相器IV1的低电平，反馈P沟MOSFET Q2打开，维持该反相器的输入电平在电源电压Vdd。

虽然没有特别的限制，该反相器的输出信号用作相应于四条字线WL0～WL3的选择信号。通过对于低位的行(X)地址信号A0和A1的译码，及通过对译出的信号加入选择时序信号得到四种字线选择时序信号X0MB～X3MB，，它规定了从四条字线WL0～WL3中选中一条字线。

当该反相器的输出信号为表现为高电平的选择电平时，MOSFETQ5进入打开状态。另外，当与上述有关的一条字线选择时序信号X3MB从高电平变为低电平时，表现为低电平的输入信号被提供给与其相应的由提升电源VDH的电压激活的、由P沟MOSFET Q6和N沟MOSFET Q7组成的字线驱动器，由此使连接到字线驱动器的输出端的字线WL3从低电平上升为相应于提升电源VDH的高电平。

当该反相器的输出信号为表现为高电平的选择电平时，其它MOSFET和MOSFET Q5一起被打开。然而，字线选择时序信号X0MB～X2MB维持在高电平，每一条字线驱动器的N沟MOSFET都被打开使字线WL0～WL2维持在表现为低电平的非选中状态。每一个P沟MOSFET Q8都是用于锁存非选中电平的MOSFET。当字线WL3固定在表示非选中的低电平时，P沟MOSFET Q8打开，把字线驱动器的输入端驱动到提升电压VDH，因而关断P沟MOSFETQ6。每一个P沟MOSFET Q9都是预充MOSFET，相应于预充信号WPH的低电平而打开，由此使字线驱动器的输入端被预充到次级电源线SVCW的电压。

当该反相器的输出信号为表现为低电平的非选中电平时，用MOSFET Q5作为一个典型的MOSFET被关断。这样，即使上述的字线选择时序信号X0MB～X3MB从高电乎变为低电平，P沟MOSFETQ8根据每一条都相应于预充电平的字线WL0～WL3的低电平而打开，而不受选择时序信号的影响，由此使相对于提升电源VDH的高电平反馈回字线驱动器的输入端，实现了锁存，因而使字线WL0～WL3等维持在非选中状态。

甚至为冗余字线RWL0提供和上述类似的字线驱动器，锁存MOSFET和预充MOSFET。冗余字线RWL0的选择与由冗余电路形成的冗余字线选择信号XR0B同步，冗余电路包括用于存储每一个失效或出错地址的融丝电路(未表示出来)，以及用于把失效地址与每一个输入X地址进行比较的地址比较器。此时，由于来自预译码器用于正常电路的的预译码信号AX20～AX27和AX50～AX57或字线选择时序信号X0MB～X3MB分别根据从与失效地址的比较得到的一致信号变成非选中电平，因此在每一条失效字线上不进行选择操作。

用于图3A～3C所示的本实施方式中的灵敏放大器SA(预充电路PC)放在每一个存储矩阵MARY的两侧。相应于奇数互补位线和相应于偶数互补位线的灵敏放大器分布在左边和右边，其每一个灵敏放大器或预充电路的节距与和布局成与字线WL0～WL3等交叉的每一条互补位线的节距相一致。由于每个灵敏放大器SA的这种措施，一个灵敏放大器可以被布局在每一条互补位线的两倍节距内。

图8的方框图表示图1所示的电源电路VC的一个实施方式。根据这个实施方式的该电源电路VC产生或形成如上所述的相应于每一条字线的选择电平的提升电压VDH，相应于提供给在其中制作存储单元的P型阱区负电压的衬底电压VBB，提供给存储单元的存储电容的共用电极的极板电压VBMPC(上述的VPL)，以及用于每一条互补位线的预充电压VBM。

从每一个都由电荷泵电路组成的VDH发生器和VBB发生器产生(或形成)提升电压VDH和衬底电压VBB。极板电压VBMPC及预充电压VBM由用于把电源电压降至1/2的VBM/VBMPC发生器产生。当把内部电路置为通过降低电源电压Vdd得到的电压(例如，当电源电压VDD被降至3.3V时)，以及外围电路(例如灵敏放大器)用的工作电压时，地址选择电路等被置于降至2.2V的电压VDL，极板电压VBMPC和预充电压VBM分别被置于内部电压VDL/2＝1.1V。

为上述的RAM模块提供一个电源电路VC。在上述的RAM模块中，根据阵结构的不同，选中的存储器堆的数量不同。当从各个存储器堆中选中每一个时，一些存储器单元连接的相应字线被置于提升电压。这样，当指定给一阵的存储器堆的数量增加时，用于把一条字线驱动到每一个存储器堆的选择电平的字线驱动电流增加。

如果能够驱动每阵最大数量的存储器堆中的每一条字线，这种电源电路VC的电流提供能力就不会发生问题。然而，用提升电压电路利用电荷泵电路通过提升电源电压Vdd产生(或形成)电压，它消耗电流形成提升电压。这样，当驱动存储器堆的数量最大的字线时，当每阵存储器堆的数量少于或等于存储器堆的最大数量时，不必要的电流消耗将增加。

在本实施方式中，当每阵的存储器堆的数量在1或2之间转换时，如图5所示的实施方式中，VDH发生器的电流提供能力相应地根据阵的结构为1或2而改变，从而功率消耗较小。在本实施方式中，提供给由电荷泵电路组成的VDH发生器的脉冲CLKPS的频率根据如上所述的的电流提供能力变化。

通过时钟发生器1和2实现上述频率开关。即时钟1是1/2分频器，把时钟信号CLKRB的频率分成1/2，因此产生1/2分频信号CLKF。时钟发生器2是选择器，它根据用于实现阵结构开关的控制信号RFTN，或者选择一个输入时钟信号CLKRB，或者选择分频后的时钟信号，由此产生时钟输出信号CLKPS。

时钟发生器2输出的时钟信号CLKPS被传送到VDH发生器及VBM/VBMPC发生器。给VBB发生器固定提供时钟发生器1分频后的时钟CLKF。时钟信号CLKRB是从RAM模块外部提供的时钟信号，用作配备有RAM模块的数字信号处理电路使用的系统时钟。

根据本实施方式的RAM模块与时钟信号CLKRB同步输入输出数据，如同在常规的同步DRAM或在局域网总线(LAN-bus)说明中的DRAM的情况。因此，每一个列系统地址的更新都与时钟信号CLKRB同步完成。这种基于时钟信号CLKRB的同步操作使得可以简单地采用多阵实现基于上述流水线操作的读/写。

当用于规定每一个阵结构的控制信号RFTN是低电平时(逻辑0)，一阵由一个存储器堆组成。由于对于这种阵结构在时钟信号CLKRB的一个周期中，相应的字线只选择一个存储器堆，因此时钟发生器2选择并输出被时钟发生器1分频后的时钟信号CLKF。这样，VDH发生器与置为低频的时钟信号CLKF同步完成电荷泵操作，因而具有与此一致的电流提供能力。

当用于规定每阵结构的控制信号RFTN为高电平(逻辑1)时，一阵由两个存储器堆组成。由于在这种阵结构中，在时钟信号CLKRB的一个周期内，同时选中与两个存储器堆相应的字线，所以时钟发生器2选择输入时钟信号CLKRB，并将其输出。这样，VDH发生器与频率为上述频率两倍的高频时钟信号CLKRB同步执行电荷泵操作，因而电流提供能力相应于上述情况的两倍。

由于VDH发生器的电流提供能力根据阵结构变化，换句话说，根据被激活的字线上存储器堆的数量变化，因此在这些存储器堆中字线被同时激活，被VDH发生器消耗的电流可以被控制到期望的最小值。在根据如上所述的本实施方式的RAM模块中，在控制电路中提供的用于驱动每一个存储器堆的例如时钟信号CLKR等负载也根据阵结构转换。另外，在RAM模块中还要考虑在实现电路标准化的同时，提供与布局的存储器堆的数量有关的灵活对应。

当配备有RAM模块的数字信号处理系统本身进入不工作的状态时，时钟信号CLKRB停止。因而VDH发生器和VBB发生器也停止工作，所以RAM模块基本不消耗电流。在这种情况下，由于用于把电源电压Vdd降至1/2的电路或用于形成去提升电压VDL的电路，以及用于把它降至1/2的电路分别具有直流(dc)电流通路，该直流电流通路被根据配备有RAM模块的数字信号处理系统本身的不工作状态产生的控制信号MQR关断，因此VBM/VBMPC发生器进入不工作状态。

图9的电路图表示VDH发生器的一个实施方式。在该图中，给予各个电路元件的电路符号与图6等中的电路元件的符号有一部分是重合的，使得看图容易。然而应该了解的是，它们分别具有不同的电路功能。另外，通过放一个表示作为激活电平为低电平的O在它们的栅附近把P沟MOSFET与N沟MOSFET区分开。当N沟MOSFET可以在CMOS电路的同一个P阱中形成时，该图中标有A～C的N沟MOSFET通过制作在另一个P阱内而相互分别电隔离。这样就提供了三阱结构，其中N型阱区DWLL制作在P型衬底的深处，P形阱区PWLL制作在DWLL中，因而形成N沟MOSFET。

除了要在低电源电压Vdd下有效地形成提升电压VDH外，还要考虑到每一个微制造的MOSFETD的低耐受电压，根据本实施方式的VDH发生器产生的内部电压不超过或等于2Vdd。在本实施方式中，提升电路包括两个电路的组合。

电路LC1是利用电容C1产生(或形成)提升电压的电路，利用P沟MOSFET的栅电容和反相器N1组成它的驱动电路(或驱动器)。MOSFET Q1和Q4作为电容C1提升一侧的节点上的预充电路。当从组成驱动器的反相器N1输出的信号cb为低电平时，MOSFET Q1和Q4对电容C1预充。当输出信号cb从低电平变为高电平时，预充电压被加至接近电源电压Vdd的高电平，从反相器N1输出到电容C1上，形成提升电压。

MOSFET Q1是N沟MOSFET。然而，它的用法与通常的用法不同，这里，电源电压Vdd和它的栅电连接到它的沟道区(P阱)。当输出信号cb是低电平时，由于在沟道区和它的源区之间的PN结，MOSFET提供预充电流。然而，MOSFET Q1的PN结的正向电压产生电压损失，使效率下降。因此使用MOSFET Q4。虽然MOSFET Q4与MOSFET Q1基本类似，但由电容C2形成的大于或等于电源电压Vdd的提升电压加到它的栅上。结果它作为MOSFET，进入打开状态。因此电源电压Vdd基本上可以传送到电容C1。

电路LC2是由两个电荷泵电路的组合组成的提升电路，用于驱动MOSFET Q4。通过与非门电路、或非门电路、以及反相器和延迟电路D2给两个电容C2和C3提供不重合辅助脉冲。连接成锁存器形式的N沟MOSFET Q2和Q3连接在电容C2和C3提升一侧的节点上。

当电容C2输入一侧的节点为低电平时，由电容C3形成(或产生)提升电压，因而打开MOSFET Q2，给电容C2提供电源电压Vdd。此时，提升电压甚至还接到MOSFET Q4的栅上，由此对电容C1进行预充操作。电容C3的输入节点变为低电平后，电容C2的输入节点变为高电平，因此在电容C2的输出一侧形成提升电压。由此MOSFET Q3打开，使MOSFET Q2的栅和源短路，因而关断MOSFET Q2，阻止电容C2的提升电压逃逸到电源电压Vdd一侧，完成对电容C3的预充操作。

电路LC3的结构与电路LC2的基本相同。受控的MOSFET Q5用于输出由电容C1产生(或形成)的提升电压，而不进行如电路LC2中的对电容C2的预充操作。这样电路LC2和LC3由不重合的辅助脉冲驱动。即如波形图所示，用于为MOSFET Q4和Q5形成提升电压的输入一侧的脉冲信号pc和信号g在反相时相互不重合，如波形图所示。在这种结构中，由电容C1～C3中的每一个形成的提升电压都能被控制到低于电源电压Vdd最大值的两倍。因此，该电路可以由器件微制造制作出来的低耐受电压MOSFET组成。P50

由于在本实施方式中另外还提供电路LC4和LC5，以形成初始提升电压，换句话说，因为当电源电压偏低时，仅用象电路LC3的提升电路很难得到足够的提升电压。电路LC4是电平转换器，用来把基于电源电压Vdd形成的脉冲信号电平转换成相应于由电路LC1～LC3形成的每一个提升电压。即，电路LC5利用电路LC3形成的提升电压执行电荷泵操作，而不被用于电路LC3中的电源电压Vdd激活。

结果，在电路LC5中，电容C6和C7输入一侧节点上的脉冲信号电平分别置于电路LC5中，由提升电路LC3形成的提升电压。因此，MOSFET Q6的栅电压可以升高。即，因为MOSFET Q5由于其阈电压产生电压损失，很难如上所述得到足够的提升电压。然而，由于使用提升电压VDH的高电压应用于MOSFET Q6的栅上，因此由电容C1形成的电压能作为输出提升电压有效地输出。

电路LC3和电路LC5同时激活。然而。电路LC3在电源打开后立即产生提升电压VDH，而当提升电压VDH增加到一定程度时，电路LC5才能控制它的提升操作，使其达到预期的(或目的)的提升电压。虽然在图中没有表示出来，但还要通过适当的电平转换器使提升电压降低或去提升。如果确定了提升电压已达到相应于预期电压的参考电压，那么停止提供时钟信号CK。例如如上所述，当电源电压Vdd为3.3V，内部电路的工作电压降至2.2V时，相应的位线高电平置为2.2V。因此，相应地把提升电压置为加上每一个地址选择MOSFET的有效阈电压的3.8V左右的提升电压VDH。

如上所述由于每个电荷泵电路的间歇操作。所以可以把提升电压VDH控制为达到相应于上述每一条字线的选择电平。另外，电容C8是用于维持在其上面的提升电压的电容。MOSFET Q7是一个MOSFET，用于当电源打开时通过它的衬底与源和漏之间的PN结对电容C8充电。当上述提升操作开始时，MOSFET Q7关断。

参考图1，下面介绍输入输出接口单元。地址端Add传送用于在阵(存储器堆)中选择字线、由AX0～AX7组成的低位地址信号，由AY0～AY2组成的列地址信号用于列选择，由AR0～AR3组成的阵地址信号用于规定行系统的阵地址，由AR0～AR3组成的阵地址信号用于规定列系统的阵地址。

命令端Com用于传送用来输入主时钟的时钟信号CLK，表示相应周期的控制信号CR是行系统命令输入，控制信号BA用于提供相应的阵是否应该被激活的指令，控制信号CC表示相应的周期是列系统命令输入，控制信号RW用于提供读或写指令。另外，用于停止RAM模块内部电路工作的控制信号MQ及用于初始化内部寄存器的控制信号RES都作为特殊控制信号提供。除此之外，还提供控制信号ME0～ME7用于如上所述的以字节为单位屏蔽输入/输出，以及提供测试控制端。

行系统命令如下：

(1)不操作(NOP)

通过在时钟信号CLK的初段信号CR的低电平(＝“0”)指定或规定该命令(NOP)。虽然该命令不是一个执行命令，但行系统内部操作继续执行。

(2)阵有效(BA)

该命令由在时钟信号CLK的初段信号CR的高电平(＝“1”)及信号BA的高电平(＝“1”)规定。该命令指定X地址信号AX0～AX7，以及指定行的阵地址AR0～AR7。由这种行的阵地址规定的相应的阵(存储器堆)被开始工作，因而使由X地址信号AX0～AX7规定的相应的字线进入选中状态，灵敏放大器SA被激活。这个命令(BA)等效或相应于在整个RAM中的/CAS(列地址选通)为高电平时RAS(行地址选通)的上升沿。即完成行系统选择操作及规定的阵对连接到选中字线上的每一个存储单元执行刷新操作。

(3)阵工作关闭(BC)

该命令由在时钟信号CLK的上升沿的信号CR的高电平(＝“1”)及信号BA的低电平(＝“0”)指定。该命令不考虑地址信号AX0～AX7，由行的阵地址AR0～AR3规定的相应的阵被预充。即每一条选中的字线进入非选中状态，灵敏放大器SA被去激活，因而每一条互补位线及用于灵敏放大器的输入命令线等都进入半预充电位。

列系统命令如下：

(4)不操作(NOP)

该命令(NOP)由在时钟信号CLK的初段的信号CC的低电平(＝“0”)规定。虽然本命令不是一个执行命令，但列系统内部操作继续执行。

(5)读(RD)

该命令(RD)由在时钟信号CLK初段的信号CC的高电平(＝“1”)及信号RW的低电平(＝“1”)规定。Y地址信号AY0～AY3及列的阵地址信号AC0～AC3由本命令规定。由这种行的阵地址规定的阵(存储器堆)开始工作，因而由Y地址信号AY0～AY3规定的每一个列开关打开。这样，上述的128对互补位线连接到它们相应的全局位线GBD，读放大器RA和输出缓冲器被激活。该命令(RD)等效或相应于整个RAM模块中在/RAS(行地址选通)信号为低及在/CAS(列地址选通)信号的下降沿时/WE(写使能)的高电平。如果信号CME是高电平(＝“1”)，则输出缓冲器在完成了读后进入高阻态。如果信号CME是低电平(＝“0”)，则输出缓冲器进入工作状态因而继续上述的输出操作，直到输出下一个读信号。

(6)写(WT)

该命令(WT)由在时钟信号CLK初段的信号CR的高电平(＝“1”)及信号RW的低电平(＝“0”)规定。Y地址信号AY0～AY3及列的阵地址信号AC0～AC3由本命令规定。由这种行的阵地址AY0～AY3规定的阵(存储器堆)开始工作，因而由Y地址信号AY0～AY3指定的列开关打开。这样，上述的128对互补位线电连接到它们相应的全局位线GBD。另外，输入缓冲器被激活，提取(或抓取)写数据，写放大器被激活，执行写操作。该命令(WT)相应于/RAS(行地址选通)信号为低及在/CAS(列地址选通)信号的下降沿时/WE(写使能)信号的低电平。

在执行读或写命令时，可以用信号BE0～BE15屏蔽输入/输出数据。即根据信号BE0～BE15把128位分成16个字节，使得可以以字节为单位屏蔽。读操作时，当信号BEi(这里i＝0～15)变为高电平(＝“1”)时，低阻抗的输出结果使相应字节i输出。当信号BEi(这里i＝0～15)变为低电平(＝“0”)时，输出变为高阻抗，因此相应字节i的输出被屏蔽。写操作时，当信号BEi(这里i＝0～15)置为高电平(＝“1”)时，数据被写入。当信号BEi(这里i＝0～15)变为低电平(＝“0”)时，数据不被写入，选中的存储单元中原来的数据保持(刷新)。

图10的时序图用来描述根据本发明的RAM模块工作的一个例子。在该图中以RAM down模式(分页读)为例进行说明。

在时钟CLK的第一个周期，执行阵有效命令。rasdown(Ras down)模式表示在执行它之前不执行阵有效关闭(BC)的操作。在规定的阵(存储器堆)，相应的字线被选中，相应的灵敏放大器维持在激活状态。因此，在RAS down模式中对于相应的阵自动执行阵有效关闭。第一和第二两个周期用于执行阵有效关闭(BC)。这样，阵有效命令(BA)从第三个周期开始执行。即，用时钟信号CLK的三个周期(3～5)对由指定的阵地址对相应的存储器堆执行字线选择操作和灵敏放大器的放大操作。为了确保上述的操作时间，时钟信号CLK的第二至第五周期被定义为不工作(NOP)命令。

在时钟信号CLK的第六个周期，输入读命令(RD)以指定第一个列地址#1。然后，相应于第一个列地址#1的读信号#1延迟两个时钟输出。在根据本发明的同步DRAM中，CAS延迟时间设为2。即，列地址输入和相应于它的数据输出之间需要两个时钟。

在页模式中，信号CC维持在高电平。另外，下一个列地址AY和AC与时钟信号CLK同步输入，根据输入的列地址AY和AC执行在列开关之间的打开和关闭。然后，可以顺序读取与时钟信号CLK同步的数据。该图还表示了顺序读取两个数据的一个例子。然而，由于如上所述当每阵有一个存储器堆时，列开关组成八组或八对，因此顺序读取允许最大超过八个周期。当每阵指定为两个存储器堆时，顺序读取允许最大超过十六个周期。在第九个周期，输出第二个数据，同时发出与上述类似的阵有效(BA)命令，然后选择下一个行地址。

图11的时序图用来描述根据本发明的RAM模块工作的另一个例子。该图表示快模式(分页读)的一个例子。

该快模式(Fast)的前提是在本模式之前执行了阵有效关闭(BC)。从第一个周期起，执行在时钟CLK的第一个周期规定的阵有效命令(BA)，即，使用时钟信号CLK的三个周期(1～3)对基于阵地址指定的存储器堆执行字线选择操作和灵敏放大器的放大操作。为了确保上述的操作时间，时钟信号CLK的第二和第三个周期被定义为不操作(NOP)命令。

在时钟信号CLK的第四个周期输入读(RD)命令。在这个命令中，以和上述同样的方法指定第一个列地址#1，相应于第一个列地址#1的读信号#1延迟两个时钟输出。在页模式中，信号CC以和上述同样的方式维持在高电平。另外，下一个列地址AY和AC与时钟信号CLK同步输入，根据输入的列地址AY和AC执行在列开关之间的打开和关闭。因此，可以顺序读取与时钟信号CLK同步的数据。

图11还表示了顺序读取两个数据的一个例子。然而，由于如上所述当每阵有一个存储器堆时，列开关组成八组或八对，顺序读取允许最大超过八个周期。当每阵指定为两个存储器堆时，顺序读取允许最大超过十六个周期。在快模式中，如图所示，当输出第二个数据#2时在第七个周期输入阵有效关闭(BC)，然后用两个周期执行预充操作。这样，用于下一个读取的阵有效命令在第九个周期输入。P60

在RAS down模式，阵有效关闭(BC)命令不连续发出，存有读取的数据的阵可以简单地任意规定。因而很容易使用。然而，相反地，在阵有效(BA)输入和数据输出之间的时间间隔LA1需要六个周期。另一方面，快模式带来的优点是，虽然在完成了要求的数据读(写)后给相应的阵连续发出阵有效关闭(BC)命令很不方便，但在每一个阵有效(BA)的输入和数据输出之间的时间间隔LA2可以快至四个周期。这样可以根据数据类型或处理数据的过程最恰当地选择使用哪一个模式。

图12的时序图用来描述根据本发明的RAM模块工作的另外的例子，该图表示了Ras down模式(分页写)。

分页写基本与图10表示的分页读相同。然而，在分页写的操作中简单地把在第六个周期输入的读(RD)命令改为写命令(WT)，相应地输入写数据D，由写放大器写入与它相应的存储单元。

图13的时序图也是用来描述根据本发明的RAM模块工作的另外的例子，该图表示了快模式(分页写)的一个例子。

分页写基本与图11表示的分页读相同。然而，在分页写的操作中简单地把在第四个周期输入的读(RD)命令改为写命令(WT)，相应地输入写数据D，由写放大器写入与它相应的存储单元。P62

图12和图13分别表示顺序写入两个数据的例子。然而，由于如上所述当每阵有一个存储器堆时，列开关组成八组，顺序写入允许最大超过八个周期。当每阵指定为两个存储器堆时，顺序写入允许最大超过十六个周期。信号BEi的组合允许以字节为单位进行屏蔽。使用信号BEi的屏蔽功能与上述读模式基本相同。

在阵控制系统中，各个阵分别激活，每一阵单独执行激活/不激活和读/写。为了给同一阵连续发出阵有效(BA)命令，甚至以最优化执行Rasdown模式时，也需要两个时钟间隔。即，由于下一个BA命令，Rasdown功能使上一个BA命令失效。由于总线冲突的限制，读/写命令必须不同时发给多阵。在这种情况下连续指定多阵，允许通过流水线操作进行连续数据的输入/输出。从一种角度来看，这类基于阵有效(BA)命令和阵有效关闭(BC)命令对各个阵进行控制的控制系统很复杂，但却对于具有任意必要时序的数据的输入/输出起着很大的作用。即只要阵有效(BA)命令发出，相应的阵就维持原来的情况。另外，如果以必要的时序发出上述的读(RD)或写(WT)，则数据可以立即输入/输出。因此对于多阵的流水线操作会非常有用。在本实施方式中，根据数据处理时间或预充时间等需要多个周期。然而，这要求高速工作。低速工作时周期数目不受其限制。

虽然本实施方式中使用动态存储器单元，但它没有表示刷新的命令，甚至也没有刷新控制电路。其原因是考虑到RAM模块本身中存储器堆的数目是根据存储容量设定的，并提供多个RAM模块本身。即，由于当为多个RAM模块提供刷新控制电路时，它们都做在半导体集成电路器件内，因此在RAM模块布局时部分重叠，因此有可能产生废品。

在本实施方式中，在RAM模块的外面形成刷新控制电路。由于这种结构，当安放了多个RAM模块时甚至可以共用刷新电路。由于如上所述，在RAM模块中行系统选择操作和列系统选择操作是分别完成的，所以刷新控制电路可以执行刷新操作，发出刷新地址，阵有效(BA)命令，及阵有效关闭(BC)命令。

如果根据本实施方式配备有RAM模块的半导体集成电路器件进入提供了电源电压的状态，及不操作的维持状态，则进入完全维持模式或超级维持模式，这时除了刷新操作外，它的所有电路工作都停止，没有电流流过。控制信号MQ用来设置这种模式。当信号MQ激活时，RAM模块被置为甚至没有电流通过构成电源电路VC的电荷泵电路、及用于形成半预充电压或极板电压的分频器。这样，如果存储的数据要持续存在，就要装备静态RAM，此后，在进入完全维持或超级维持模式之前，存储在动态RAM中的数据可以立即被保存在静态RAM中。

在根据本实施方式的RAM模块中，如上所述，每一阵的列系统和行系统选择操作分别执行。即，除非如上所述发出阵有效关闭(BC)命令，相应的存储器阵维持在工作状态。因此，由于要检查是否每一个存储阵都处于工作状态，以及一一指定阵，发出阵有效关闭(BC)命令很麻烦，因此提供附加的复位功能。即另外提供以下功能：当控制信号RES有效时，维持在工作状态的寄存器被复位，换句话说，在每一个单独的存储器堆中选择操作被复位，因此它们能自动进入预充操作，然后进入关断状态。

图14的方框图表示根据本发明装备有RAM模块的半导体集成电路器件的一个实施方式。通过已知的半导体集成电路制造工艺把表示在该图中的各个电路块作在如单晶硅的单个半导体衬底上。P65

根据本实施方式的半导体集成电路器件经常用于如三维图形处理的数据处理，能被用于家庭游戏机中使用的图形处理LSI。本实施方式包括总数为8M位的SDRAMs(同步动态RAMs)，它的组成为4M位用于命令和源图象，2×2M位分别用于显示及图象绘图，图象绘图处理器包括约5万个门、DMA控制器、总线控制器，以及显示电路。

SDRAM由前面所述的实施方式中的RAM模块的组合构成。例如，如上所述在组合中有八个存储器堆，每个由256K位组成，这样构成每个由2M位组成的显示和图象绘图SDRAMs2和3。装备有如上所述的十六个256K位的存储器堆，构成由大约4M位组成的用于命令和源图象的SDRAM1。

这两个SDRAM1和2以时间为基础交替地在图象绘图和显示间开关。例如在偶数祯＝0的情况下，从两个SDRAMs中的SDRAM1中读取图象数据，与例如CRT的显示单元的光栅扫描时序同步的显示数据籍助总线控制器通过外部显示处理器输出，另外的SDRAM2用于图象绘图，把要被更新的图象数据写入其中。当存储在与上述相对应的两个SDRAM中的SDRAM2中的图象数据在奇数祯＝1的情况下进行读时，与例如CRT等的显示单元的光栅扫描同步的显示数据籍助总线控制器和显示电路通过显示处理器输出，上述的一个SDRAM1用于图象绘图，把要被更新的图象数据写入其中。

由于如上所述，要在显示操作和图象绘图操作之间交替开关，因此相应于显示祯的短时间间隔可以有效地用于绘图和显示3D图象。当SDRAM用于上述的显示时，必须顺序读取大量的数据，因此每阵的存储器堆的数目设定为2，由一个存储器访问顺序读取的数据的数量设定为很大。另一方面，当SDRAM用于图象绘图时，阵的数量设定为很大，以在显示操作期间以高速对要被改变的部分进行更新或编程，因此允许执行基于流水线处理的高速写入操作。由于在根据本实施方式的RAM模块中阵结构之间的开关可以通过上述的控制信号RFTN打开和关闭，因此可以执行相应于其操作模式的高效的存储器操作。

这甚至类似于用于命令和源图象的SDRAM1。例如，为了利用门程序等提取从CD中读取的存储在其中的程序命令和源图象，每阵的存储器堆的数量增加，因此把大量的数据以高速写入其中。在图象绘图操作时阵的数量增加，流水线操作只以高速改变要求的数据，因而产生高速3D图象数据。

RAM模块的各个存储器堆的阵地址发生器分别用于控制访问SDEAM1～SDRAM2的总线控制器的自识别电路IDG中。即，自识别电路IDG的加法电路以和上述分配阵地址类似的方法以串联形式相互电连接，把与之相应的自识别地址分配给它。通过与从图象绘图处理器来的ID信息的比较和一致来选择相应的总线控制器。即可以通过总线控制器的控制来选择对SDRAMs进行存储器访问。在以这种方式在半导体集成电路器件中形成的单片微计算机系统中，分配给外围电路的地址可以用于自识别电路IDG中，每一个都使用与上述类似的加法电路或减法电路。

从以上的实施方式中得到的操作和作用如下：

(1)可以得到一个有利的结果，使与逻辑电路混合装备的RAM的结构为：共用一个控制电路提供给多个存储器堆，每一个存储器堆都包括：众多存储单元分别布局在多条字线和多条位线的交叉点上，用于对字线和位线进行选择操作的地址选择电路，采用的结构中根据要求的存储容量确定存储器堆的数量，在存储器堆中分别提供用于分别执行+1或-1操作、以串联形式连接的算术电路，该算术电路包括具有以固定或可编程的形式提供地址设置信号的输入端的第一级算术电路，提供给该算术电路的输入信号或从其输出的信号被定义为分配给它的地址信号，每一个比较器都对地址信号和在存储器访问时的输入地址信号进行比较，这样每一个存储器堆都根据一致信号激活地址选择操作，因而可以利用各个存储器堆的一致性，RAM模块的设计管理得以简化。

(2)可以得到另一个有利的结果，根据对RAM模块要求的存储容量可以通过任意设定存储器堆的数量对相应的目的采取灵活的处理。

(3)可以得到另一个有利于高度集成和大容量的结果，可以通过使用存储矩阵、以矩阵形式布局的动态存储单元组成的DRAM电路、每一个都读取并放大存储在存储单元中、要被读到连接到该存储单元的位线上的信息的灵敏放大器，预充位线上的电位的预充电路，把相应的位线连接到共用于众多存储器堆的全局位线的列开关。

(4)可以得到另一个有利的结果是上述的每一个存储器堆都提供用于分别比较由指定给每一个存储器堆的由二进制信息组成的阵地址信息和输入阵地址信息之间一致性的第一和第二判定电路，基于第一判定结果确认用于每一条字线的选择操作或对其译码结果的X系统地址信号，和基于第二判定结果确认用于每一条位线的选择操作或对其译码结果的Y系统地址信号，，以及用于地址信息的位，它相应于由第一判定电路同时激活的存储器堆的数量，都被钳制于一致状态，因此形成阵结构之间的开关。

(5)可以得到另一个有利的结果，其中如上所述用于选择每一条字线的X系统地址选择电路包括把X系统地址信号分为多组、对被分开的多组进行预译码的预译码电路，包括用于接受预译码信号、以串联形式连接的MOSFET的”与”结构的行译码器，响应于行译码器形成的字线选择信号、选择相应的字线的字线选择器，预译码电路或行译码器的操作受基于第一判定电路形成的判定结果的控制，因而相应的字线选择操作由选中的存储器堆单独执行，因而可以根据第一判定结果对每一个存储器堆的行系统选择操作进行控制。

(6)可以得到另一个有利的结果，其中进一步提供溢出检验电路，它在存储器访问时把提供给算术电路、相应于以串联形式连接的多个存储器堆的最后一级存储器堆的输入信号或从其产生的输出信号的大小与每一个输入地址信号进行比较，以及用于放大根据溢出检验电路检测到的溢出检测信号强迫使从相应的存储器堆输出的读信号的读放大器的操作停止，溢出检验信号被传送到RAM模块的外面，因此，在读放大器中产生的不必要的电流消耗可以减小，可以预先防止操作错误的产生。

(7)可以得到另一个有利的结果，其中控制电路带有检测器，它检测相应于来自以串联形式连接的多个存储器堆的最后一级存储器堆的输出信号的布局的存储器堆的数量，该控制电路调节或控制每一个驱动器的负载，形成共同提供给存储器堆的控制信号和时序信号，因而不论存储器堆的数量多大都基本为常数，因而可以增加时序余量。

(8)可以得到另一个有利的结果，其中上述的每一个存储器堆都包括在用于传送控制信号或时序信号的通路中提供的虚拟负载电路，指定安放并连接到各个存储器堆的虚拟负载电路的数量的控制电路，因而控制驱动器的总负载，使其不论存储器堆的数量多少，基本保持常数，因而由于虚拟负载分散地布局在各个存储器堆中这种简单的结构，时序余量可以加大。

(9)可以得到另一个有利的结果，其中控制电路和众多存储器堆一起以直线排列，构成RAM模块连接离控制电路最远的位置处的的存储器堆中的算术电路作为初始级电路，连接与控制电路距离最近的存储器堆中的算术电路布局为最后一级电路，在控制电路中或在控制电路的侧面提供溢出校验电路，用于放大如上所述的来自每一个存储器堆的读信号的读放大器以及用于把溢出检测信号传送到外部电路的电路，因而使得随着信号的流动进行电路的布局，得到合理的电路设计。

(10)可以得到另一个有利的结果，其中控制电路和众多存储器堆一起以直线排列构成RAM模块，连接离控制电路最远的位置处的的存储器堆中的算术电路布局成初始级电路，连接与控制电路距离最近的存储器堆的算术电路布局为最后一级电路，控制电路中的存储器堆数量检测电路提供最后一级算术电路输出的信号，因而使得随着信号的流动进行电路的布局，得到合理的电路设计。

(11)可以得到另一个有利的结果，其中控制电路分别提供行系统和列系统地址信号，使得每一个存储器堆根据分别输入的行系统和列系统地址信号执行行系统和列系统选择操作，因此允许根据在阵结构之间的开关进行灵活的存储器选择操作。

(12)可以得到另一个有利的结果，其中行系统和列系统地址信号与从RAM外部提供的时钟信号同步，并与为行系统和列系统电路的操作提供指令的控制信号一起输入，该地址信号包含被相应的字线选中的一个至多个存储器堆规定了的地址信号，用于行系统电路工作的指令包括两种：行系统选择操作的开始，及用来在完成了行系统选择操作后提供预充操作指令的操作终点，因而例如可以在使用多个存储器阵的流水线的情况下实现任意时序的选择操作。

(13)可以得到另一个有利的结果，其中行系统电路的前一个状态作为行系统选择操作，行系统电路完成前面的操作并执行预充操作，然后根据输入地址信号自动执行行系统选择操作，而当就在它之前的状态作为操作结束状态，行系统电路完成相应于输入地址信号的行系统选择操作，而使得存储器访问很容易使用。

(14)可以得到另一个有利的结果，其中RAM模块具有有复位端，提供当预定的复位信号输入到复位输入端时，强迫终止行系统和列系统的选择操作的功能，因而使每一个存储器堆的选择电路进入预充状态，因而可以减少阵控制系统下的操作。

(15)可以得到另一个有利的结果，其中这样构成RAM模块：使得在给半导体集成电路器件提供电源电压的状态下，每个电路的操作具有使其进入全维持状态的功能，在这种状态下维持不流过电流状态的时间长度至少超过每一个存储单元的信息维持时间，因此，可以使合理的存储器控制与半导体集成电路器件的操作一致，因而降低功耗。

(16)可以得到另一个有利的结果，其中一个半导体集成电路器件装备有多个电路块，每一个都有特殊的电路功能，各个电路块各自都带有对由多位组成的地址设置输入信号执行+1加或-1减操作的算术电路；分别给算术电路提供确定的输入信号、或输出由其产生的信号作为自指定(own-assigned)地址信号、分别确定在提供给算术电路的输入数据或从其产生的输出信号与外部地址信号比较的一致性的比较器；多个电路块中的算术电路以串联形式连接，对初始级电路块中的算术电路的输入端提供固定的地址信号，在各个电路块中相应的电路块根据一致信号被激活，因此可以简单地给半导体集成电路器件中的电路块指定地址。

通过所述的实施方式具体描述描述了本发明。然而本申请的发明不必局限于上述的实施方式，不用说，在其范围内可以作各种变化，而不脱离本发明的实质。例如，在一个存储器堆中提供的存储矩阵的存储电容可以采用各种形式。存储矩阵可以采用共享灵敏放大器系统，其中灵敏放大器、预充电路及列开关布置在其中心，存储单元在其两侧。在制作动态存储单元的半导体区域中可以使用电路的地电位，而不用上述的衬底电压VBB。

在这种情况下，可以采用所谓的BSG(提升灵敏地)系统，使每一条位线上的低电平电位高于电路的地电位，以减小动态RAM存储器单元中地址选择MOSFET中产生的泄漏电流，换句话来说，以维持保存每一个存储单元特征的信息。可以用一种系统来代替它，在这种系统中，省略掉提升电路，每一条位线上的电位为电源电压减去每一个地址选择MOSFET的阈电压，并用电源电压作为每一条字线的选择电平。另一方面，可以采用以上两种情况的组合。这样作时，改进了RAM模块和每一个外部提供的CMOS逻辑电路之间器件工艺的兼容性，并得以简化。

RAM模块中的每一个存储器堆都可以采用静态存储单元而不是上述动态存储单元的结构。另一方面还可以采用非挥发存储单元。本发明可以广泛地用于配备有RAM模块的半导体集成电路器件中。P79

本说明书所展示的一个典型的发明得到的结果简要描述如下：与逻辑电路混合布局的RAM的结构为：一个控制电路共用于多个存储器堆，每一个存储器堆都包括存储矩阵，在存储矩阵中多个存储单元分别位于多条字线和多条位线的交叉点上，用于对字线和位线执行选择操作的地址选择电路，采用的结构中存储器堆的数量取决于要求的存储容量，在存储器堆中分别提供用于分别执行+1或-1算术操作以串联形式连接的算术电路包括第一级算术电路，固定或可编程形式的地址设置地址信号提供给其输入端，提供给该算术电路的输入信号或从其输出的信号被定义为指定给它的地址信号，每一个比较器都对地址信号和存储器访问时输入的地址信号之间的一致性进行比较，因此，每一个存储器堆都根据该一致信号激活一个地址选择操作，因而各个存储器堆可以使用一种标准化的存储器堆，并简化RAM模块的设计管理。

Claims

1.一种半导体集成电路器件，包括：

多个存储器堆；以及

共用于所述多个存储器堆的控制电路；

所述多个存储器堆每一个都包括：

存储矩阵；

给输入地址信号加上或减去预定的值以形成输出地址信号的算术电路；

比较器，它判定输入地址信号或输出地址信号之一与共同提供给所述多个存储器堆的堆选择信号之间一致与否；以及

其中相应于所述的存储器堆的多个所述的算术电路以串联形式连接，

当所述的比较器的判定结果为一致时，相应于所述判定一致与否的比较器的存储器堆中的相应存储矩阵被激活，

由所述堆选择信号一次选中的所述堆的数量可以根据所述的控制电路改变，位于所述的选中的堆中的存储矩阵被激活。

2.一种半导体集成电路器件，包括：

多个单元电路，每一个都包括，

内部电路块；

算术电路；以及

比较器；以及

其中所述的每一个算术电路都对输入给它的信号加上或减去预定的值，

在所述的多个单元电路中所述多个算术电路以串联形式连接，这样，从所述的各个算术电路输出的信号被作为下一级算术电路的输入信号，

所述的比较器判定相应的算术电路的输入信号或输出信号之一与共同提供给所述多个单元电路的选择信号之间一致与否，以及

当所述的比较器的判定结果为一致时，位于该单元电路中相应于所述判定一致与否的比较器的相应内部电路块被激活。

3.根据权利要求2的半导体集成电路器件，其中所述的的内部电路块包括存储矩阵，还包括对从所述存储单元矩阵中读取的数据执行算术操作的数字处理电路。

4.根据权利要求2的半导体集成电路器件，其中所述的预定值为+1。

5.一种半导体集成电路器件，包括：

RAM模块，它包括，

每一个都包括存储矩阵的多个存储器堆；以及

共用于所述多个存储器堆的控制电路；

所述存储矩阵包括多条字线、多条位线和多个存储单元，

所述的多个存储器堆每一个都包括，

对由多位组成的每一个地址设置输入信号执行+1或-1算术操作的算术电路；以及

比较器，它判定提供给所述算术电路的输入信号或从所述算术电路输出的信号与存储器访问时输入的地址信号是否一致；以及

其中在所述的多个存储器堆中的所述算术电路以串联形式连接，以及

所述的每一个存储器堆都根据表示一致的信号激活地址选择操作。

6.根据权利要求5的半导体集成电路器件，其中所述存储器堆的数量根据所述的RAM模块的存储容量设定。

7.根据权利要求5或6的半导体集成电路器件，其特征在于还包含：

灵敏放大器，它放大位线上的信息；

预充所述位线上的电位的预充电路；以及

把该位线连接到共同提供给所述多个存储器堆的全局位线的列开关，其中

所述存储单元是动态存储单元。

8.根据权利要求7的半导体集成电路器件，其中所述的每一个存储器堆都包括第一和第二判定电路，它们分别判定在指定给所述每一个存储器堆的二进制信息与共同输入给所述多个存储器堆的阵地址信息之间的一致性；以及基于由所述的第一判定电路的判定结果使用于所述的每一条字线的选择操作的X系统地址信号或对其译码的结果有效；以及基于由所述的第二判定电路的判定结果使用于所述的每一条位线的选择操作的Y系统信号或对其译码的结果有效，以及

所述的控制电路提供阵设置信号以使所述的第一判定电路根据要被激活的存储器堆的数量作出判定。

9.根据权利要求8的半导体集成电路器件，其中用于选择所述每一条字线的X系统地址选择电路由以下组成：

预译码电路，它把X系统地址信号分为多对并对分开的多对进行预译码；

与结构的行译码器，它包括串联连接的MOSFET，用于接受从所述预译码电路输出的预译码信号；以及

字线驱动器，它响应由所述的行译码器形成的字线选择信号选择相应的字线，以及

其中所述的预译码电路或行译码器的操作都受到所述的第一判定电路生成的判定结果控制，因此选中的存储器堆执行相应的字线选择操作。

10.根据权利要求5的半导体集成电路器件，还具有溢出检验电路，它把被提供给以串联形式连接的所述的多个算术电路的最后一级算术电路的输入信号或从所述最后一级算术电路产生的输出信号与对所述的每一个存储器堆存储访问时输入的每一个地址信号进行比较，以及

其中用于放大从所述的存储器堆输出的读信号的读放大器的操作根据由所述的溢出检验电路检测出的溢出检测信号被迫终止，该溢出检测信号输出到所述的RAM模块外面。

11.根据权利要求6的半导体集成电路器件，其中所述的控制电路进一步包括检测器，它接收以串联形式连接的所述的多个算术电路的最后一级算术电路输出的信号并检测布局的存储器堆的数量，以及

所述的控制电路调节每一个驱动器的负载，形成共用于所述存储器堆的控制信号，因而使负载不管存储器堆的数量大小都基本保持常数。

12.根据权利要求11的半导体集成电路器件，其中所述的每一个存储器堆还包括在传输控制信号的通道提供中的虚拟负载电路，

所述的控制电路指定制作在所述的各个存储器堆中、并连接到所述各个存储器堆的虚拟负载电路的数量，以及

所述的每一个存储器堆根据所述的控制电路给出的控制信号选择性地连接到相应的虚拟负载，使驱动器的总负载被调节成不论存储器堆的数量多大，基本上为一个常数。

13.根据权利要求11的半导体集成电路器件，其中所述的控制电路还包括在传输控制信号的通道中的输出部分提供的虚拟负载电路，以及

所述的控制电路控制连接到所述的各个存储器堆的虚拟负载电路的数量，由此使布局的存储器堆的总数都等效于存储器堆的最大安装数量，以及控制用于产生控制信号的驱动器的总负载，使其不论存储器堆的数量多大，基本上为一个常数。

14.根据权利要求10的半导体集成电路器件，其中所述的RAM模块包括控制电路及以直线一一排列的多个存储器堆，

在存储器堆中位置距离控制电路最远的所述的算术电路作为初始级电路，而在存储器堆中位置距离控制电路最近的算术电路作为最后一级电路，及

在控制电路中或控制电路一侧提供溢出检验电路，以及用于放大来自所述的每一个存储器堆的读信号的读放大器，输出溢出检测信号的电路放在控制电路中。

15.根据权利要求11的半导体集成电路器件，其中所述的RAM模块包括控制电路及以直线一一排列的多个存储器堆，

在存储器堆中位置距离控制电路最远的所述的算术电路作为初始级电路，而在存储器堆中位置距离控制电路最近的算术电路作为最后一级电路，控制电路中的存储器堆数量检测器提供来自最后一级算术电路的输出信号。

16.根据权利要求5的半导体集成电路器件，其中所述的控制电路分别提供行系统和列系统地址信号，及

所述的控制电允许所述的每一个存储器堆根据分别输入的行系统和列系统地址信号执行行系统和列系统选择操作。

17.根据权利要求16的半导体集成电路器件，其中所述的行系统和列系统地址信号与来自RAM模块外部的时钟信号同步，并与为行系统和列系统电路的操作提供指令的控制信号一同输入，

所述的地址信号包括选择一个或多个存储器堆的地址信号，及

用于所述行系统电路操作的指令包括两类：行系统选择操作开始、操作结束，它们用于在行系统选择操作完成后提供预充操作的指令。

18.根据权利要求17的半导体集成电路器件，其中当所述的行系统电路的前一个状态是所述的行系统选择操作，所述的行系统电路完成前一个操作并执行预充操作，然后根据输入地址信号自动执行行系统选择操作，而当其前一个状态是所述的操作结束状态时，所述的行系统电路执行相应于输入地址信号的行系统选择操作。

19.根据权利要求17的半导体集成电路器件，其中所述的RAM模块具有复位输入端，当预定的复位信号输入到所述的复位输入端时，强行终止行系统和列系统选择操作，因此在所述的每一个存储器堆中的选择电路进入预充状态。

20.根据权利要求7的半导体集成电路器件，其中所述的RAM模块构成如下：在给所述的半导体集成电路器件提供电源电压的状态中，所述的每一个电路操作都具有进入全维持状态的功能，在这种状态中，不流通电流状态维持的时间至少超过所述的每一个存储单元的信息维持时间。