JPH04313886A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置のチッ
プ選択技術に関し、例えばＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】半導体記憶装置はマイクロプロセッサな
どから供給されるアドレス信号に基づいてメモリセルを
選択し、選択されたメモリセルに対してデータのリード
／ライトを行う。斯る半導体記憶装置は通常、別の半導
体記憶装置やその他の周辺回路と共にマイクロプロセッ
サが管理するアドレス空間に配置されてシステム構成さ
れる。このため、従来の半導体記憶装置はチップ選択を
指示するために外部で形成された制御信号によってチッ
プ選択制御されるようになっている。例えば、アドレス
マルチプレクス形式のＤＲＡＭでは、ローアドレススト
ローブ信号がイネーブルレベルにされることによってチ
ップ選択状態とされ、これによってメモリセルの選択動
作が可能にされる。このローアドレスストローブ信号は
、プロセッサが出力するアドレス信号の所定上位ビット
をデコードするような特別な外部回路で形成される。 尚、このようなＤＲＡＭについて記載された文献の例と
しては米国特許第３９６９７０６号がある。

【０００３】

【発明が解決しようとする課題】しかしながら、システ
ム構成上チップ選択信号を個々の半導体記憶装置若しく
は同一メモリ空間に配置される半導体記憶装置毎に１対
１対応で形成していたのでは、ＴＴＬ回路などの外部回
路の規模も大きくなり、システム構成も複雑化するとい
う問題点があった。

【０００４】本発明の目的は、システム構成上、個々の
半導体記憶装置毎に若しくは同一メモリ空間に配置され
る半導体記憶装置毎に１対１対応でチップ選択のための
制御信号を形成する回路を不要にすることができる半導
体記憶装置を提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、半導体記憶装置それ自体にチッ
プアドレスをプログラム可能な若しくはプログラムした
手段を設け、その手段にプログラムされたチップアドレ
スに一致するアドレス信号が入力されるか否かに基づい
てチップ選択を判定させるようにする。この判定におい
ては、メモリサイクルを規定し得るストローブ信号がイ
ネーブルにされることを条件とする。この条件は、半導
体記憶装置におけるメモリサイクルの把握を容易化する
。

【０００８】

【作用】上記した手段によれば、前記プログラム手段に
システム上のチップアドレスを設定しておくことにより
、半導体記憶装置は直接外部から所定のアドレス信号を
受けてチップ選択／非選択制御され、このことが、シス
テム構成上チップ選択のための制御信号を個々の半導体
記憶装置毎に若しくは同一メモリ空間に配置される半導
体記憶装置毎に１対１対応で形成するためのＴＴＬ回路
などを不要にする。

【０００９】

【実施例】図１には本発明の一実施例に係るアドレスマ
ルチプレクス形式のＤＲＡＭが示される。先ずＤＲＡＭ
１のチップ選択のための回路について説明する。

【００１０】図１において３は、メモリセルアレイ２３
に含まれるメモリセル（図示せず）のアドレシングに利
用されるアドレス信号入力用の第１アドレス信号入力端
子群である。この端子群３にはアドレスマルチプレクス
形式でローアドレス信号とカラムアドレス信号が与えら
れ、それらアドレス信号は、アドレスマルチプレクサ２
８を介してローアドレスバッファ２９とカラムアドレス
バッファ４１に振り分けられる。システム上において前
記第１アドレス信号入力端子群３にはアドレスバス（図
示せず）を介してアドレス信号Ａ０〜Ａｎが供給される
。このアドレス信号Ａ０〜Ａｎがローアドレス信号であ
るのかカラムアドレス信号であるのかは、ローアドレス
ストローブ信号ＲＡＳ＊（記号＊はローイネーブル信号
であることを意味する）とカラムアドレスストローブ信
号ＣＡＳ＊のレベルによって外部から指示される。

【００１１】図１において５は、チップ選択／非選択制
御用のアドレス信号入力用の第２アドレス信号入力端子
群であり、例えばシステム上において２ビットのアドレ
ス信号Ａｎ＋１，Ａｎ＋２が供給される。各アドレス信
号Ａｎ＋１，Ａｎ＋２に対しては、対応アドレス信号の
期待値をビット対応でプログラム可能なプログラム回路
７，９が設けられている。したがって、２ビット分のプ
ログラム回路７，９には、４個のＤＲＡＭ１を区別する
ためのチップアドレスが設定可能にされる。プログラム
回路に設定されたチップアドレスと外部から供給される
アドレス信号Ａｎ＋１，Ａｎ＋２とを比較する比較回路
１１，１３が設けられ、比較結果が一致である場合には
例えばローレベルの一致信号を出力する。前記比較回路
１１，１３の出力とローアドレスストローブ信号ＲＡＳ
＊はノアゲート１５に供給される。このノアゲート１５
は、それら入力信号に基づいてチップ選択／非選択状態
を判定する手段とされ、３入力全てがローレベルである
ことを以てチップ選択状態であることを判定し、これを
ハイレベル出力によって第１タイミングコントローラ１
６に与える。したがって本実施例のＤＲＡＭ１は、前記
プログラム回路７，９に設定されたチップアドレスに一
致するアドレス信号Ａｎ＋１，Ａｎ＋２が供給されると
共に、ローアドレスストローブ信号ＲＡＳ＊がローレベ
ルであるとき、チップ選択状態にされる。

【００１２】ここで、アドレスマルチプレクス形式の従
来のＤＲＡＭにおいて、ローアドレスストローブ信号は
チップ選択信号としての意味も持つ。即ち、従来のＤＲ
ＡＭにおけるローアドレスストローブ信号はこれが配置
されるアドレス空間毎に個別的に形成されるからである
。例えば複数個のＤＲＡＭに別々のアドレスが割り当て
られるとき、個々のＤＲＡＭに供給されるローアドレス
ストローブ信号は個々に別々とされる。これに対して本
実施例ＤＲＡＭ１におけるローアドレスストローブ信号
ＲＡＳ＊はチップ選択信号としての意味は実質的に持た
ず、専らメモリサイクルを規定するストローブ信号とし
ての意義を持つ。

【００１３】したがって、本実施例に従えば、システム
構成上４個のＤＲＡＭ１若しくは４種類のメモリ空間に
配置される複数個のＤＲＡＭ１に対しては、前記アドレ
ス信号Ａｎ＋１，Ａｎ＋２をデコードしたりして、個別
的にチップ選択信号としてのローアドレスストローブ信
号を形成するＴＴＬ回路などの外部回路を設けなくても
済む。このとき、ＤＲＡＭ１に供給されるローアドレス
ストローブ信号ＲＡＳ＊は、特に制限されないが、その
機能上、プロセッサが出力するようなアドレスストロー
ブ信号又はデータストローブ信号と等価な信号、若しく
はその信号を整形した信号として理解することができる
。

【００１４】特にチップ選択状態の判定に上記ローアド
レスストローブ信号ＲＡＳ＊を利用するのは、前記アド
レス信号Ａｎ＋１，Ａｎ＋２だけではメモリサイクルを
容易に若しくは厳密に規定することができなくなるから
である。仮にノアゲート１５にメモリサイクルを規定す
るためのローアドレスストローブ信号ＲＡＳ＊を入力す
ること無くチップ選択／非選択状態を判定するならば、
更に新たな論理を追加してメモリサイクルを規定するこ
とが必要になり、既存の若しくは従来のＤＲＡＭが保有
するタイミングコントローラを流用することが難しくな
る。

【００１５】図２には前記プログラム回路７と比較回路
１１の一例が示される。同図に示されるプログラム回路
７は、チップアドレスを設定するためのプログラムリン
クとして電気ヒューズ１７を用いるものである。同ヒュ
ーズ１７は電源端子Ｖｄｄに接続されると共に、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ１を介して溶断電圧印加パッド
１９に接続される。前記ＭＯＳＦＥＴＱ１はアドレス信
号Ａｎ＋１の入力端子から相補型ＭＯＳＦＥＴインバー
タ１８を介して与えられる信号によってスイッチ制御さ
れる。ヒューズ１７を溶断するとき、パッド１９に高電
圧を印加すると共にアドレス信号Ａｎ＋１の入力端子に
ローレベルの信号を与えればよい。前記ヒューズ１７と
ＭＯＳＦＥＴＱ１との結合ノードには、ヒューズ１７の
プログラム状態に応じて論理１又は論理０のデータを保
持するために、一対のＮチャンネル型差動ＭＯＳＦＥＴ
Ｑ２，Ｑ３とダイオード接続されたＭＯＳＦＥＴＱ４が
結合される。前記ＭＯＳＦＥＴＱ３のドレインがプログ
ラム回路７の出力とされ、当該出力はヒューズ１７の溶
断状態においてハイレベルに固定され、接続状態におい
てローレベルに固定される。比較回路１１は、プログラ
ム回路７の出力と前記アドレス信号Ａｎ＋１とを入力す
る排他的論理和ゲートによって構成され、プログラム回
路７の出力とアドレス信号Ａｎ＋１とが一致するときに
ローレベルを出力する。

【００１６】次に前記チップ選択のための回路を有する
ＤＲＡＭ１の全体を概略的に説明する。このＤＲＡＭ１
は単結晶シリコンのような１個の半導体基板に形成され
ている。

【００１７】前記メモリセルアレイ２３は、特に制限さ
れないが、折返しビット線方式とされ、同図の縦方向に
配置される複数組の相補ビット線（図示せず）と、横方
向に配置されるワード線（図示せず）、及びそれら相補
ビット線とワード線の交点に格子状に配置されるメモリ
セル（図示せず）とを含む。

【００１８】メモリセルアレイ２３の各メモリセルは、
特に図示しないが、所謂１素子型のダイナミック型メモ
リセルとされ、それぞれ図示しない情報蓄積用キャパシ
タ及び選択ＭＯＳＦＥＴにより構成される。メモリセル
アレイ２３の同一行に配置されるメモリセルの選択ＭＯ
ＳＦＥＴは、対応する相補ビット線の非反転信号線又は
反転信号線に所定の規則性をもって交互に結合される。 また、メモリセルアレイ２３の同一列に配置されるメモ
リセルの選択ＭＯＳＦＥＴのゲート電極は、対応するワ
ード線にそれぞれ共通結合される。各メモリセルの情報
蓄積用キャパシタの他方の電極すなわちセルプレートに
は、所定のセルフプレート電圧が共通に供給される。

【００１９】メモリセルアレイ２３を構成するワード線
は、ローアドレスデコーダ２５の出力選択信号を受ける
ワードドライバ２７によって択一的に選択レベルに駆動
される。即ち、ローアドレスデコーダ２５には、ローア
ドレスバッファ２９が保持する内部相補ローアドレス信
号が供給される。ローアドレスデコーダ２５は、これが
活性化されると、内部相補ローアドレス信号をデコード
してワード線選択信号を出力する。これにより、当該ワ
ード線選択信号によって指定されるワード線がワードド
ライバ２７によって選択レベルに駆動される。

【００２０】前記メモリセルアレイ２３を構成する相補
ビット線には、チップ非選択期間において相補ビット線
を電源電圧の約半分のレベルにプリチャージするプリチ
ャージ回路３１が設けられると共に、差動増幅型のセン
スアンプ３３が結合される。このセンスアンプ３３は、
ＤＲＡＭ１のチップ選択状態において、選択されたワー
ド線に結合されるメモリセルからの微小読出し信号が対
応相補ビット線に確立される時点で一斉に活性化されて
動作状態にされる。センスアンプ３３は、その動作状態
において、選択されたワード線を共有するメモリセルか
ら相補ビット線に出力される微小読出し信号をそれぞれ
増幅し、ハイレベル又はローレベルの２値読出し信号と
する。これらの２値読出し信号は、ＤＲＡＭ１が読出し
モード又はリフレッシュサイクルとされるとき、対応す
るメモリセルに再書込みされ、記憶データのリフレッシ
ュ動作が行われる。言い換えると、ワード線を択一的に
ハイレベルの選択状態とし、センスアンプ３３を一斉に
動作状態とすることで、ダイナミック型メモリセルのリ
フレッシュ動作を実現する。

【００２１】メモリセルアレイ２３を構成する相補ビッ
ト線は、その他方において、カラム選択回路３５に結合
される。カラム選択回路３５は、相補ビット線に対応し
て設けられるスイッチＭＯＳＦＥＴ（図示せず）により
構成される。これらのスイッチＭＯＳＦＥＴの一方は対
応する相補ビット線にそれぞれ結合され、その他方は相
補共通データ線３９に接続される。各スイッチＭＯＳＦ
ＥＴのゲートにはカラムアドレスデコーダ３７から対応
するカラム選択信号が供給される。これにより、カラム
選択回路３５を構成するスイッチＭＯＳＦＥＴは、対応
する上記カラム選択信号が択一的にハイレベルとされる
ことでオン状態となり、これによって指定された相補ビ
ット線と共通相補データ線３９を選択的に接続する。カ
ラムアドレスデコーダ３７にはカラムアドレスバッファ
４１が保持する内部相補カラムアドレス信号が供給され
、これをデコードして、対応するカラム選択信号をハイ
レベルのような選択レベルにする。

【００２２】前記相補共通データ線３９はリード・ライ
トアンプ４３に結合され、同アンプ４３はデータ入出力
バッファ４５に結合される。リード・ライトアンプ４３
は、データ読出し動作モードにおいてメモリセルから相
補共通データ線３９に出力される２値読出し信号をさら
に増幅し、増幅されたデータは、当該動作モードにおい
て出力動作可能にされるデータ入出力バッファ４５から
外部に出力される。データ書き込み動作モードにおいて
前記リード・ライトアンプ４３は、当該動作モードにお
いて入力動作可能にされる前記データ入出力バッファ４
５が取り込んだ書き込みデータを増幅して相補共通デー
タ線３９に与える。

【００２３】前記第１タイミングコントローラ１６は、
前記ノアゲート１５のハイレベル出力によってチップ選
択状態を認識し、第１タイミングコントローラ１６が出
力する内部制御信号により、アドレスマルチプレクサ２
８の選択状態を切り替え、ローアドレスバッファ２９，
ローアドレスデコーダ，ワードドライバ２７，センスア
ンプ３３などを所定のタイミングで活性化して、ローア
ドレス系回路の動作を制御する。第２タイミングコント
ローラ１４はカラムアドレスストローブ信号ＣＡＳ＊及
びライトイネーブル信号ＷＥ＊を外部制御信号して受け
る。カラムアドレスストローブ信号ＣＡＳ＊のローレベ
ルへの変化によって第２タイミングコントローラ１４が
カラムアドレス信号の有効性を認識すると、第２タイミ
ングコントローラ１４が出力する内部制御信号により、
アドレスマルチプレクサ２８の選択状態を切り替え、カ
ラムアドレスバッファ４１，カラムアドレスデコーダ３
７，リード・ライトアンプ４３，データ入出力バッファ
４５を所定のタイミングで活性化して、カラムアドレス
系回路並びにデータ入出力系回路の動作を制御する。こ
のとき、リード・ライトアンプ４３やデータ入出力バッ
ファ４５の動作はライトイネーブル信号ＷＥ＊のレベル
によって決定される。即ち、ライトイネーブル信号ＷＥ
＊がローレベルのときＤＲＡＭ１はデータ書き込みモー
ドとされ、ライトイネーブル信号ＷＥ＊がハイレベルの
ときＤＲＡＭ１にデータ読出しモードとされる。

【００２４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２５】例えば、本発明はアドレスマルチプレクス
形式に限定されずノンアドレスマルチプレクス形式にも
適用することができる。この場合にノアゲート１５のよ
うな判定手段に供給すべきストローブ信号は、アドレス
ストローブ信号又はデータストローブ信号などメモリサ
イクルを規定し得る別な信号とされる。また、プログラ
ム回路は電気ヒューズを利用するものに限定されず、Ｅ
ＥＰＲＯＭやＥＰＲＯＭなどの書き込み可能な不揮発性
記憶回路若しくは不揮発性記憶素子を用いてチップアド
レスを変更可能にすることもできる。

【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
ＬＳＩとしてのＤＲＡＭに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、疑似Ｓ
ＲＡＭやその他の記憶形式を持つ半導体メモリ、さらに
はマイクロコンピュータ等に搭載されるオンチップメモ
リなどの各種半導体記憶装置に広くて適用することがで
きる。本発明は、少なくともシステム上におけるチップ
選択のための外部回路削減に利用して有効な条件のもの
に広く適用することができる。

【００２７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２８】すなわち、半導体記憶装置それ自体にチッ
プアドレスをプログラム可能な若しくはプログラムした
手段を設け、その手段にプログラムされたチップアドレ
スに一致するアドレス信号が入力されるか否かに基づい
てチップ選択を判定させるようにしたから、システム構
成上チップ選択のための制御信号を個々の半導体記憶装
置毎に若しくは同一メモリ空間に配置される半導体記憶
装置毎に１対１対応で形成するための外部ＴＴＬ回路な
どを不要にすることができるという効果がある。

【００２９】さらに、チップ選択状態の判定に際しては
メモリサイクルを規定し得るストローブ信号がイネーブ
ルにされることを条件にするから、半導体記憶装置にお
けるメモリサイクルの把握を容易化することができると
いう効果がある。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るアドレスマルチ
プレクス形式のＤＲＡＭのブロック図である。

【図２】図２はプログラム回路と比較回路の一例回路図
である。

【符号の説明】

１　　ＤＲＡＭ ３　　メモリセル選択用アドレス信号入力端子群５　　
チップ選択／非選択制御用アドレス信号入力端子群７，
９　　プログラム回路 １１，１３　　比較回路 １５　　ノアゲート １６　　第１タイミングコントローラ ２３　　メモリセルアレイ Ａ０乃至Ａｎ＋２　　アドレス信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　チップ選択により動作可能にされ、外
   部から供給されるアドレス信号に基づいて所望のメモリ
   セルをアクセス可能にされて成る半導体記憶装置におい
   て、チップ選択／非選択制御用のアドレス信号入力端子
   群と、前記アドレス信号入力端子群から供給されるアド
   レス信号の期待値をチップアドレスとしてプログラム可
   能なプログラム手段と、前記プログラム手段にプログラ
   ムされるチップアドレスと前記アドレス入力端子群から
   供給されるアドレス信号とを比較する比較手段と、前記
   比較手段による比較結果と、メモリサイクルを規定し得
   るストローブ信号とに基づいてチップ選択／非選択状態
   を判定する判定手段と、を設けて成るものであることを
   特徴とする半導体記憶装置。
2. 【請求項２】　　チップ選択により動作可能にされ、外
   部から供給されるアドレス信号に基づいて所望のメモリ
   セルをアクセス可能にされて成る半導体記憶装置におい
   て、チップ選択／非選択制御用のアドレス信号入力端子
   群と、前記アドレス信号入力端子群から供給されるアド
   レス信号の期待値をチップアドレスとしてプログラムさ
   れたプログラム手段と、前記プログラム手段にプログラ
   ムされたチップアドレスと前記アドレス入力端子群から
   供給されるアドレス信号とを比較する比較手段と、前記
   比較手段による比較結果と、メモリサイクルを規定し得
   るストローブ信号とに基づいてチップ選択／非選択状態
   を判定する判定手段と、を設けて成るものであることを
   特徴とする半導体記憶装置。
3. 【請求項３】　　前記メモリセルはダイナミック型メモ
   リセルであり、前記ストローブ信号はローアドレススト
   ローブ信号であることを特徴とする請求項１又は２記載
   の半導体記憶装置。