JPH0822694A

JPH0822694A - 半導体集積回路、及び半導体記憶装置

Info

Publication number: JPH0822694A
Application number: JP6175994A
Authority: JP
Inventors: Teru Yono; 輝余野; Susumu Hatano; 進波多野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-05
Filing date: 1994-07-05
Publication date: 1996-01-23

Abstract

(57)【要約】【目的】本発明の目的は、ワイヤボンディング方式に
よるモード選択に比べてチップサイズの低減を図り、ま
た、マスタスライス方式によるモード選択に比べて使用
マスク数の低減を図るための技術を提供することにあ
る。【構成】ワイヤボンディング方式によるモード選択方
式に比べてチップ占有面積の小さいヒューズ回路１７を
採用し、このヒューズ回路１７のヒューズを熔断するか
否かによって、セルフリフレッシュ機能を搭載するチッ
プと、それを搭載しないチップとの品種展開を可能とす
る。ヒューズを熔断するか否かによって動作モードの選
択設定を可能とし、マスタスライス方式によるモード選
択の場合に比べて、使用マスク数の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路、さら
にはそれにおける動作モード選択技術に関し、例えば、
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
という）に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路の一例とされるＤＲＡＭ
は、複数個のダイナミック型メモリセルをマトリクス配
置して成るメモリセルアレイと、それに結合されたアド
レスデコーダや、その他の周辺回路とを含んで、一つの
半導体基板に形成される。ＤＲＡＭでは、アドレスマル
チプレクス方式が採用され、ロウ及びカラムアドレス入
力信号を、それらのタイミングをずらすことにより共通
のアドレス端子から取込むようにしている。そのような
ＤＲＡＭでは、基本的にロウアドレスの有効性を示すＲ
ＡＳ（ロウアドレスストローブ）信号に同期して行われ
るＲＡＳオンリーリッフレッシュ動作や、ＲＡＳがアサ
ートされる前にＣＡＳ（カラムアドレスストローブ）が
アサートされることによって開始されるＣＢＲリフレッ
シュによるオートリフレッシュ動作が行われ、そのよう
なリフレッシュ動作によってダイナミック型メモリセル
の記憶情報が保持されるようになっている。

【０００３】また、近年、バイトワイドＤＲＡＭにおい
ては、ＣＢＲリフレッシュ時にＲＡＳ信号がローレベル
にアサートされた期間が所定の期間以上長くされること
により、セルフリフレッシュ動作モードに移行され、メ
モリＬＳＩ内に搭載されたリフレッシュタイマの動作に
より、予め設定されたタイマ周期でリフレッシュ動作が
繰返されるようになっている。

【０００４】ところで、ユーザの要求によっては、リフ
レッシュ機能として、ＣＢＲリフレッシュ機能の他にセ
ルフリフレッシュ機能を搭載する場合と、セルフリフレ
ッシュ機能は不要とされる場合とがある。そのような要
求に対処するため、半導体チップの基本構成の共通化を
図り、個別的に必要とされる機能は当該チップの品種展
開により実現するようにしている。すなわち、上記の例
に従えば、機能ブロック的には、オートリフレッシュ動
作や、ＣＢＲリフレッシュ動作に関する回路と、セルフ
リフレッシュ動作に関する回路とが一つの半導体チップ
に形成されるが、セルフリフレッシュ動作に関する回路
を選択的に動作可能状態とするか否かによって、半導体
チップの品種展開が行われる。そのような品種展開は、
ボンディングマスタ方式、又はマスタスライス方式によ
って可能とされる。例えばボンディングマスタ方式で
は、モード切換えのための複数のボンディングパッドが
チップに形成され、ワイヤボンディングにおいて、いず
れのボンディングパッドを使用するかによって上記動作
モード選択が可能とされる。また、上記マスタスライス
方式では、チップ上に形成された基本セルの配線設計だ
けを追加することによって上記動作モード選択が行われ
る。

【０００５】尚、セルフリフレッシュについて記載され
た文献の例としては、昭和５９年１１月３０日に株式会
社オーム社から発行された「ＬＳＩハンドブック（第４
８６頁）」がある。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような半導体チップの品種展開について本願発明者が検
討したところ、上記ワイヤボンディング方式によるモー
ド選択では、ワイヤボンディングのための複数のパッド
をチップに形成しなければならないため、どうしてもチ
ップサイズが大きくなってしまい、また、上記マスタス
ライス方式によるモード選択では、製造プロセスにおい
て必要とされるマスクの枚数が多くなるため、製造コス
トが増大することが見いだされた。

【０００７】本発明の目的は、ワイヤボンディング方式
によるモード選択に比べてチップサイズの低減を図り、
また、マスタスライス方式によるモード選択に比べて使
用マスク数の低減を図るための技術を提供することにあ
る。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、ヒューズ回路と、このヒューズ
回路の出力論理に応じて動作モードを選択するための論
理回路とを設けるものである。選択設定の対象とされる
動作モードが多数存在する場合には、複数のヒューズ回
路を形成し、その出力信号をデコードして、上記動作モ
ード選択のための信号を生成するためのデコーダを設け
ることができる。また、半導体記憶装置において、ワー
ド線を所定の周期で順次選択駆動することによって実現
されるセルフリフレッシュ動作を制御するためのセルフ
リフレッシュ制御手段を含むとき、ヒューズ回路と、こ
のヒューズ回路の出力論理に応じて、上記セルフリフレ
ッシュ制御手段の機能を有効にするモード、及びそれを
無効にするモードの切換えを可能とする論理回路とを設
けるものである。さらに、カラムアドレスストローブ信
号がアサートされることによって有効性が示されるカラ
ムアドレスに基づいて動作制御されるカラム系回路と、
一系統のカラムアドレスストローブ信号によって上記カ
ラム系回路の動作を制御する第１動作モード、及び複数
系統のカラムアドレスストローブ信号によって上記カラ
ム系回路動作を制御するための第２動作モードを実現可
能な制御回路を有するとき、ヒューズ回路と、このヒュ
ーズ回路の出力論理に応じて、上記制御回路の動作モー
ドを選択するための論理回路とを設けるものである。

【００１１】

【作用】上記した手段によれば、論理回路は、上記ヒュ
ーズ回路の出力状態に応じて動作モードを選択し、ヒュ
ーズによる動作モードの選択設定を可能とする。このよ
うなヒューズ回路は、ワイヤボンディング方式によるモ
ード選択に比べてチップ占有面積の低減化、さらには、
チップサイズの低減化を達成する。また、このことは、
マスタスライス方式によるモード選択に比べて使用マス
ク数を低減化を達成する。

【００１２】

【実施例】図２には本発明の一実施例であるＤＲＡＭが
示される。同図に示されるＤＲＡＭは、特に制限されな
いが、公知の半導体集積回路製造技術によってシリコン
基板のような一つの半導体基板に形成されている。図２
において、２４は複数個のダイナミック型メモリセルを
マトリクス配置したメモリセルアレイであり、メモリセ
ルの選択端子はロウ方向毎にワード線に結合され、メモ
リセルのデータ入力端子はカラム方向毎に相補データ線
に結合される。そしてそれぞれの相補データ線は、相補
データ線に１対１で結合された複数個のカラム選択スイ
ッチを含むＹ選択スイッチ回路２７を介して相補コモン
データ線に共通接続される。特に制限されないが、アド
レスマルチプレクス方式が採用され、ロウ及びカラムア
ドレス入力信号を、それらのタイミングをずらすことに
より共通のアドレス端子から取込むようにしている。す
なわちＸアドレスラッチ及びＸデコーダ２２と、Ｙアド
レスラッチ及びＹデコーダ２６の前段にはアドレスマル
チプレクサ２１が配置され、アドレスバッファ２０を介
して取込まれるアドレス信号が、アドレスマルチプレク
サ２１によりＸアドレスラッチ及びＸデコーダ２２と、
Ｙアドレスラッチ及びＹデコーダ２６とに振分けられ
る。このようなアドレス入力を円滑に行うためロウアド
レスストローブ信号ＲＡＳ＊（＊はローアクティブ又は
信号反転を示す）、及びカラムアドレスストローブ信号
ＣＡＳ＊の２種類のクロック信号を外部から与えるよう
にしている。一つのメモリサイクル（ロウアドレススト
ローブ信号ＲＡＳ＊の１周期）中に読出しあるいは書込
みの一方の動作のみを可能とするため、ロウアドレスス
トローブ信号ＲＡＳ＊の立下り時点でロウアドレスを、
カラムアドレスストローブ信号ＣＡＳ＊の立下り時点で
カラムアドレスを内部回路に取込むようにし、ライトイ
ネーブル信号ＷＥ＊の状態によって当該サイクルが書込
みサイクルか読出しサイクルかの判断を可能としてい
る。さらに、アウトプットイネーブル信号ＯＥ＊がロー
レベルにアサートされることによって、読出しデータの
外部出力が可能とされる。このような判断並びに各部の
動作制御は制御部２５によって行われる。そしてこの制
御部２５には、後に詳述するように、上記メモリセルア
レイ２４の記憶内容を所定の周期でリフレッシュするた
めのセルフリフレッシュ制御系や、それを回路動作に関
与させるか否かを判定するための判定系などを含む。

【００１３】ワードドライバ２３は、それの前段に配置
されたＸアドレスラッチ及びＸデコーダのデコードに基
づいてワード線を選択レベルに駆動する。そしてＹアド
レスラッチ及びＹデコーダ２６のデコード出力に基づい
てＹ選択スイッチ回路２７が駆動され、これにより特定
されるメモリセルからのデータ読出し若しくはデータ書
込みが可能とされる。また、上記メモリセルアレイ２４
にはセンスアンプ２９が結合され、メモリセル情報の読
出しにおいて、微弱なメモリセル情報がこのセンスアン
プで増幅されるようになっている。データ入出力回路２
８にはメインアンプが含まれ、このメインアンプを介し
て読出しデータの外部送出が可能とされる。特に制限さ
れないが、リフレッシュ動作において、上記センスアン
プ２９がリフレッシュ用増幅回路として利用される。つ
まり、センスアンプ２９で検出、増幅された信号がメモ
リセルに再書込みされることによって、メモリセルのリ
フレッシュが行われる。

【００１４】読出し／書込み動作が行われると、選択さ
れたワード線に結合されている全てのメモリセルが同時
にリフレッシュされる。従って、メモリセルアレイ２４
の全部をリフレッシュするためには選択ワード線を変え
ながら、一定時間の間にワード線の数だけリフレッシュ
動作が行われる。

【００１５】図１には上記制御部２５の主要部の構成例
が示される。１２はＲＡＳバッファ、１３はＣＡＳバッ
ファであり、それぞれ外部から与えられるロウアドレス
ストローブ信号ＲＡＳ＊、カラムアドレスストローブ信
号ＣＡＳ＊を取込む。１４はリフレッシュコントローラ
であり、このリフレッシュブロック１４は、ロウアドレ
スストローブ信号ＲＡＳ＊、及びカラムアドレスストロ
ーブ信号ＣＡＳ＊の状態よりリフレッシュ制御信号ＲＦ
を生成する。タイマ回路１５は、リフレッシュ動作の周
期を決定するためのもので、上記リフレッシュコントロ
ーラ１４から出力されるリフレッシュ制御信号ＲＦがア
サートされることによってその動作が開始される。アド
レスカウンタ１６は、バイナリカウンタであり、上記タ
イマ１５の周期に応じてリフレッシュアドレスのカウン
トアップを行う。このアドレスカウンタ１６によって生
成されたリフレッシュアドレスは、図２に示されるＸア
ドレスラッチ及びＸデコーダ２２に伝達されるようにな
っている。そしてこのデコード出力に基づいて、メモリ
セルアレイ２４におけるワード線が順次選択駆動される
ことによってセルフリフレッシュ動作が所定の周期で繰
返されるようになっている。また、上記セルフリフレッ
シュの他に、ＲＡＳオンリーリフレッシュや、オートリ
フレッシュ、ＣＢＲリフレッシュが可能とされる。ＲＡ
Ｓオンリーリフレッシュは、リフレッシュ動作中の回路
の消費電力を減らすためにロウアドレスストローブ信号
ＲＡＳ＊のみを動作させ、リフレッシュに関連のある回
路のみを動作させることによって実現される。オートリ
フレッシュは、ロウアドレスストローブ信号ＲＡＳ＊の
リセット期間中に、リフレッシュ用の外部端子にパルス
信号が与えられると、それに同期してアドレスカウンタ
１６が動作され、リフレッシュアドレスが生成されるこ
とによって実現される。ＣＢＲリフレッシュでは、ロウ
アドレスストローブ信号ＲＡＳ＊とカラムアドレススト
ローブ信号ＣＡＳ＊とのタイミングを通常の場合と変え
ることにより、つまりロウアドレスストローブ信号ＲＡ
Ｓ＊の前にカラムアドレスストローブ信号ＣＡＳ＊がア
サートされた場合に、リフレッシュ動作が開始される。

【００１６】さらに、本実施例では、リフレッシュ動作
モードの選択設定を可能とするための回路として、セル
フリフレッシュ機能を有効とする第１モードと、それを
無効とする第２モードとをプログラマブルに設定可能な
ヒューズ回路１７や、このヒューズ回路１７の出力信号
に基づいてセルフリフレッシュ動作に関する判定を行う
ためのリフレッシュ判定回路１１が設けられている。特
に制限されないが、リフレッシュ判定回路１１の出力論
理がハイレベルの場合には、リフレッシュコントローラ
１４の制御によりセルフリフレッシュが行われるが、リ
フレッシュ判定回路１１の出力論理がローレベルの場合
には、セルフリフレッシュは行われない。ヒューズ回路
１７は、ヒューズが熔断されたか否かによって異なる論
理レベルの信号を出力する。特に制限されないが、ヒュ
ーズが熔断されていない場合には、このヒューズ回路１
７の出力論理はハイレベルとされ、それとは逆にヒュー
ズが熔断されている場合には、このヒューズ回路１７の
出力論理はローレベルとされる。ヒューズ回路１７の出
力論理がハイレベルの場合、セルフリフレッシュ機能が
有効とされ、リフレッシュ判定回路１１の判定結果に基
づいてセルフリフレッシュが行われるが、ヒューズ回路
１７の出力論理がローレベルの場合、セルフリフレッシ
ュが行われることはない。換言すれば、リフレッシュコ
ントローラ１４の機能の一部として、セルフリフレッシ
ュ制御ブロックが搭載されているにもかかわらず、上記
ヒューズ熔断によりヒューズ回路１７の出力論理がロー
レベルとされる場合には、セルフリフレッシュ機能が無
効とされ、それは、セルフリフレッシュ機能が最初から
搭載されていないものと等価とされる。

【００１７】このように、本実施例ＤＲＡＭでは、ヒュ
ーズ回路１７のヒューズを熔断するか否かによって、セ
ルフリフレッシュ機能を搭載するチップと、それを搭載
しないチップとの品種展開が可能とされる。ここで、従
来技術においては、半導体チップの品種展開において、
ボンディングマスタ方式、又はマスタスライス方式によ
って動作モード選択が行われていたため、ワイヤボンデ
ィングのためのパッドの形成によるチップサイズの増大
や、マスクの枚数の増大を招いていたが、本実施例のよ
うに、ヒューズ回路１７の論理出力に応じて動作モード
選択が行われる場合には、従来技術に比べて、チップサ
イズやマスク枚数の点で有利とされる。例えば、四角形
状のボンディングパッドの一辺の長さを１００μｍとし
た場合、ボンディングパッド一つ当りのチップ占有面積
は、通常１００００μｍ²（＝１００×１００）とされ
る。実際にはボンディングパッドの中心から半径８０μ
ｍの範囲内はレイアウト禁止領域とされ、しかも動作モ
ード選択のために、そのようなボンディングパッドが複
数個形成される。それに対して、本実施例ＤＲＡＭにお
けるヒューズ回路１７やリフレッシュ判定回路１１は、
５００〜７００μｍ²の規模で形成することができ、ボ
ンディングパッドを使用して動作モード選択を行う場合
に比べて占有面積が小さくて済む。また、マスタスライ
ス方式のように、チップ上に形成された基本セルの配線
設計を追加する必要がないから、製造プロセスにおける
使用マスク数が増大することもないので、マスク管理の
負担が軽減される。

【００１８】図３には上記リフレッシュ判定回路１１、
及びヒューズ回路１７の構成例が示される。

【００１９】ヒューズ回路１７は次のように構成され
る。ｎチャンネル型ＭＯＳトランジスタ３０２が、ヒュ
ーズ３０１を介して高電位側電源Ｖｄｄに結合される。
このＭＯＳトランジスタ３０２のゲート電極には、この
ＤＲＡＭが選択された場合に、ハイレベルとなる選択信
号Ｄが入力されるようになっている。ヒューズ３０１と
ＭＯＳトランジスタ３０２との結合箇所はノードＡとさ
れ、このノードＡの信号が後段のインバータ３０４を介
してｎチャンネル型ＭＯＳトランジスタ３０３のゲート
電極にフィードバックされるようになっている。このＭ
ＯＳトランジスタ３０３は上記ＭＯＳトランジスタ３０
２に並列接続されている。また、上記インバータ３０４
の出力信号は、後段のインバータ３０５によって反転さ
れてから上記リフレッシュ判定回路１１に伝達されるよ
うになっている。上記ヒューズ３０１は、特に制限され
ないが、レーザ光の照射により熔断可能とされる。この
ヒューズ３０１が熔断されない状態では、ノードＡがハ
イレベルとなるため、インバータ３０５の出力ノードＢ
の論理はハイレベルとされる。それとは逆に上記ヒュー
ズ３０１が熔断された状態において、当該ＤＲＡＭが選
択された場合には、ノードＡがローレベルとされるた
め、インバータ３０５の出力ノードＢの論理はローレベ
ルとされる。

【００２０】上記リフレッシュ判定回路１１は次のよう
に構成される。ＣＢＲ状態（ロウアドレスストローブ信
号ＲＡＳ＊がローレベルにネゲートされる前にカラムア
ドレスストローブ信号ＣＡＳ＊がローレベルにネゲート
された状態をいう）を検出するための検出論理３１８
と、この検出論理３１８の出力と、上記ヒューズ回路１
７の出力信号とのナンド論理を得るためのナンドゲート
３１６と、このナンドゲート１６の出力を反転するため
のインバータ３１７とを有し、このインバータ３１７の
出力信号が、後段のリフレッシュコントローラ１４に伝
達されるようになっている。上記ＣＢＲ状態を検出する
ための検出論理３１８は、次のように構成される。

【００２１】ｐチャンネル型ＭＯＳトランジスタ３０
６，３０７と、ｎチャンネル型ＭＯＳトランジスタ３０
８，３０９とが直列接続された第１のＭＯＳ直列回路
と、ｐチャンネル型ＭＯＳトランジスタ３１１，３１２
と、ｎチャンネル型ＭＯＳトランジスタ３１３，３１４
とが直列接続された第２のＭＯＳ直列回路とが設けられ
る。上記ＭＯＳトランジスタ３０６，３１１は高電位側
電源Ｖｄｄに結合され、また、上記ＭＯＳトランジスタ
３０９，３１４は低電位側電源Ｖｓｓに結合される。上
記ｐチャンネル型ＭＯＳトランジスタ３０７のゲート電
極は、上記ｎチャンネル型ＭＯＳトランジスタ３１３の
ゲート電極に結合され、さらにインバータ３１９の出力
端子に結合されている。そのため、ロウアドレスストロ
ーブ信号ＲＡＳ＊は、インバータ３１９によって反転さ
れてから上記ＭＯＳトランジスタ３０７，３１３のゲー
ト電極に伝達される。また、ｐチャンネル型ＭＯＳトラ
ンジスタ３１２のゲート電極は、ｎチャンネル型ＭＯＳ
トランジスタ３０８のゲート電極とが結合され、さらに
インバータ３１０の出力端子に結合される。従って、イ
ンバータ３１９の出力論理が後段のインバータ３１０で
反転されてから上記ＭＯＳトランジスタ３０８，３１２
のゲート電極に伝達される。そして、カラムアドレスス
トローブ信号ＣＡＳ＊が上記ＭＯＳトランジスタ３０
６，３０９のゲート電極に入力されるようになってい
る。ＭＯＳトランジスタ３０７，３０８の直列接続箇所
と、ＭＯＳトランジスタ３１２，３１３の直列接続箇所
とが結合されることによって、この検出論理３１８の出
力ノードが形成される。この出力ノードは、後段のナン
ドゲート３１６に結合されるとともに、インバータ３１
５を介して上記ＭＯＳトランジスタ３１１，３１４のゲ
ート電極に結合される。

【００２２】上記の構成において、先ず、ヒューズ３０
１が熔断されていない場合について説明する。ヒューズ
３０１が熔断されていない場合において、ノードＡ，ノ
ードＢの出力論理はハイレベルとされる。初期状態で、
ロウアドレスストローブ信号ＲＡＳ＊、及びカラムアド
レスストローブ信号ＣＡＳ＊の双方がハイレベルとされ
る。ロウアドレスストローブ信号ＲＡＳ＊がハイレベル
の場合、ｐチャンネル型ＭＯＳトランジスタ３０７、及
びｎチャンネル型ＭＯＳトランジスタ３０８がオンさ
れ、ｐチャンネル型ＭＯＳトランジスタ３１２、及びｎ
チャンネル型ＭＯＳトランジスタ３１３がオフされる。
この状態で、ロウアドレスストローブ信号ＲＡＳ＊より
も先にカラムアドレスストローブ信号ＣＡＳ＊がローレ
ベルになると（ＣＢＲ状態）、ｐチャンネル型ＭＯＳト
ランジスタ３０６がオンされることにより、ノードＣが
ハイレベルとされる。このとき、ナンドゲート３１６の
全ての入力端子がハイレベルとされるので、当該ナンド
ゲート３１６の出力端子はローレベルとされ、それによ
り、後段のインバータ３１７の出力ノードＥの論理はハ
イレベルとされる。つまり、リフレッシュ判定回路１１
からのモード選択信号がハイレベルとされるので、セル
フリフレッシュ動作が開始される。

【００２３】一方、ロウアドレスストローブ信号ＲＡＳ
＊、及びカラムアドレスストローブ信号ＣＡＳ＊の双方
がハイレベルの状態から、カラムアドレスストローブ信
号ＣＡＳ＊よりも先にロウアドレスストローブ信号ＲＡ
Ｓ＊がローレベルになる場合には、ｐチャンネル型ＭＯ
Ｓトランジスタ３１２、ｎチャンネル型ＭＯＳトランジ
スタ３１３がオンされ、ｐチャンネル型ＭＯＳトランジ
スタ３０７、ｎチャンネル型ＭＯＳトランジスタ３０８
がオフされる。このｐチャンネル型ＭＯＳトランジスタ
３０７、ｎチャンネル型ＭＯＳトランジスタ３０８がオ
フされることにより、ノードＣの論理状態は、カラムア
ドレスストローブ信号ＣＡＳ＊がハイレベルのときのノ
ードＣのローレベル状態（前状態）に維持される。ま
た、このとき、インバータ３１５の出力論理がハイレベ
ルとされて、ｎチャンネル型ＭＯＳトランジスタ３１４
がオンされるので、上記ノードＣのローレベル状態が保
持される。このノードＣのローレベル状態は、カラムア
ドレスストローブ信号ＣＡＳ＊のその後の論理レベルの
変化に影響されない。このように、ロウアドレスストロ
ーブ信号ＲＡＳ＊、及びカラムアドレスストローブ信号
ＣＡＳ＊の双方がハイレベルの状態から、カラムアドレ
スストローブ信号ＣＡＳ＊よりも先にロウアドレススト
ローブ信号ＲＡＳ＊がローレベルになる場合には、ノー
ドＣの論理がローレベルに保持される場合、インバータ
３１７の出力ノードＥのローレベルとされるので、セル
フリフレッシュ動作は開始されない。

【００２４】次に、ヒューズ３０１が熔断されている場
合について説明する。ヒューズ３０１が熔断されている
場合には、ノードＡ，Ｂがローレベルとされるので、ロ
ウアドレスストローブ信号ＲＡＳ＊、カラムアドレスス
トローブ信号ＣＡＳ＊の論理変化にかかわらず、ナンド
ゲート３１６の出力論理がハイレベルとされ、それによ
りインバータ３１７の出力論理がローレベルとされるの
で、セルフリフレッシュ動作は開始されない。つまりヒ
ューズ３０１が熔断されている場合には、セルフリフレ
ッシュ機能を無効にするモード設定が行われたことにな
り、その場合において、セルフリフレッシュ機能は常に
非活性状態とされる。

【００２５】上記実施例によれば、以下の作用効果を得
ることができる。ヒューズ回路１７のヒューズを熔断す
るか否かによって、セルフリフレッシュ機能を搭載する
チップと、それを搭載しないチップとの品種展開が可能
とされる。従来技術においては、半導体チップの品種展
開において、ボンディングマスタ方式、又はマスタスラ
イス方式によって動作モード選択が行われていたため、
ワイヤボンディングのためのパッドの形成によるチップ
サイズの増大や、マスクの枚数の増大を招いていたが、
上記のように、ヒューズ回路１７の論理出力に応じて機
能の選択設定が行われる場合には、従来技術に比べて、
チップサイズやマスク枚数の点で有利とされる。つま
り、ヒューズ回路１７やリフレッシュ判定回路１１は、
５００〜７００μｍ²の規模で形成することができるか
ら、ボンディングパッドを使用して動作モード選択を行
う場合に比べて小さくて済み、それによってチップサイ
ズの低減が可能とされる。また、上記実施例ではヒュー
ズを熔断するか否かによって機能の選択設定が可能とさ
れ、マスタスライス方式のように、チップ上に形成され
た基本セルの配線設計をユーザ要求に応じて追加する必
要がないから、製造プロセスおける使用マスク数が増大
することもない。

【００２６】図４には他の実施例ＤＲＡＭにおける制御
部２５の主要構成例が示される。上記実施例では一つの
ヒューズ回路１７によって、セルフリフレッシュの機能
を有効とするか否かを設定するようにしたが、動作モー
ドが多数あり、それを任意に選択可能とするため、複数
のヒューズ回路を設けることができる。例えば、図４に
示されるように、第１ヒューズ回路４１０と、第２ヒュ
ーズ回路４２０とを設け、この二つのヒューズ回路４１
０，４２０の出力信号をデコードするためのデコーダ４
３０を設けるようにすれば、４通りの動作モード切換え
が可能とされる。つまり、選択可能な機能が４種類ある
場合において、デコーダ４３０の出力信号に応じて、当
該機能の選択を行うことができる。ヒューズ回路４１
０，４２０は、特に制限されないが、それぞれ図３に示
される回路と同一構成とされ、ヒューズ３０１、ｎチャ
ンネル型ＭＯＳトランジスタ３０２，３０３、及びイン
バータ３０４，３０５の結合によって形成される。ま
た、そのようなヒューズ回路４１０，４２０の出力信号
をデコードするためのデコーダ４３０は、４個のナンド
ゲート４０６，４０７，４０８，４０９によって形成さ
れる。ヒューズ回路４１０，４２０の出力信号をデコー
ドするためには、ヒューズ回路４１０，４２０から相補
レベルの出力信号を得る必要があり、本実施例ではイン
バータ３０４，３０５の出力信号を利用することによっ
て、上記相補レベルの出力信号を得ている。さらに多く
のヒューズ回路を設け、それらの出力信号をデコードす
ることによって、多数の動作モード選択を行うことがで
きる。つまり、上記と同等のヒューズ回路をｎ個（ｎは
正の整数を示す）設け、その出力をデコーダでデコード
することにより、２のｎ乗通りの動作モード切換えが可
能とされる。

【００２７】図５には他の実施例が示される。例えば、
４Ｍ（メガ）×１６ビット構成のＤＲＡＭのように、複
数ビット単位でアクセス可能なＤＲＡＭにおいては、８
ビットを１バイトに割り当て、１６ビットを２バイトに
分割することによって、バイト単位でのリード・ライト
動作が可能とされる。そのような動作モードにおいて、
カラムアドレスの有効性を示すカラムアドレスストロー
ブ信号は、バイト単位に割り当てる必要があることか
ら、上位カラムアドレスストローブ信号ＵＣＡＳ＊と、
下位カラムアドレスストローブ信号ＬＣＡＳ＊の２種類
が設定される。このような方式を「２ＣＡＳ方式」と称
し、１６ビット単位のリード・ライト動作を「１ＣＡＳ
方式」と称する。「２ＣＡＳ方式」と「１ＣＡＳ方式」
との選択設定においても、上記実施例と同様に、ヒュー
ズ回路を利用することができる。

【００２８】図５において、外部からの上位カラムアド
レスストローブ信号ＵＣＡＳ＊は、ボンディングパッド
５０１、インバータ５０８，５０９，５１０を介してノ
ードＦに伝達可能とされる。また、外部からの下位カラ
ムアドレスストローブ信号ＬＣＡＳ＊は、ボンディング
パッド５０２、ノアゲート５１２、インバータ５１３、
ナンドゲート５１４を介してノードＪに伝達可能とされ
る。インバータ５０８とナンドゲート５１４との間にナ
ンドゲート５１１が配置される。ヒューズ回路５０７が
設けられ、このヒューズ回路５０７の出力信号が、ナン
ドゲート５１１、ノアゲート５１２に伝達されるように
なっている。ヒューズ回路５０７の出力信号がハイレベ
ルの場合、ナンドゲート５１１が活性化されることによ
って、インバータ５０８の出力信号がナンドゲート５１
１を介してナンドゲート５１４に伝達される。このと
き、ヒューズ回路５０７の出力信号によってノアゲート
５１２は非活性状態とされる。また、ヒューズ回路５０
７の出力信号がローレベルの場合、ナンドゲート５１１
は非活性状態、ノアゲートは活性状態とされ、外部から
入力された上位カラムアドレスストローブ信号ＵＣＡ
Ｓ、下位カラムアドレスストローブ信号ＬＣＡＳは、そ
れぞれ個別的にノードＦ、ノードＪに伝達される。ヒュ
ーズ回路５０７は、次のように構成される。

【００２９】ｎチャンネル型ＭＯＳトランジスタ５０４
が、ヒューズ５０３を介して高電位側電源Ｖｄｄに結合
される。このＭＯＳトランジスタ５０３のゲート電極に
は、このＤＲＡＭが選択された場合に、ハイレベルとな
る選択信号Ｄが入力されるようになっている。ヒューズ
５０３とＭＯＳトランジスタ５０４との結合箇所はノー
ドＡとされ、このノードＡの信号が後段のインバータ５
０６を介してｎチャンネル型ＭＯＳトランジスタ５０５
のゲート電極にフィードバックされるようになってい
る。このＭＯＳトランジスタ５０５は上記ＭＯＳトラン
ジスタ５０４に並列接続されている。インバータ５０６
の出力信号が、このヒューズ回路５０７の出力信号とさ
れる。

【００３０】ヒューズ５０３が熔断されていない場合、
「２ＣＡＳ方式」の設定とされる。この場合、ヒューズ
回路５０７の出力信号はローレベルとなり、ノードＧが
ハイレベルに固定されるから、外部から入力された上位
カラムアドレスストローブ信号ＵＣＡＳ、下位カラムア
ドレスストローブ信号ＬＣＡＳは、それぞれ個別的にノ
ードＦ、ノードＪに伝達される。それにより、バイト単
位でのリード・ライト動作が可能とされる。それに対し
て、ヒューズ５０３が熔断された場合には、「１ＣＡＳ
方式」の設定とされる。すなわち、ヒューズ５０３が熔
断された場合には、ヒューズ回路５０７の出力信号がハ
イレベルとなり、ノードＨはハイレベルとなるから、ボ
ンディングパッド５０２の論理にかかわらず、ノード
Ｆ、ノードＪには、ボンディングパッド５０１を介して
取込まれた上位カラムアドレスストローブ信号が伝達さ
れる。そのように、ノードＦ、ノードＪには、ボンディ
ングパッド５０１を介して取込まれた上位カラムアドレ
スストローブ信号が伝達されることにより、１６ビット
単位のリード・ライト動作が可能とされる。

【００３１】このように、ヒューズ５０３を熔断するか
否かによって、「１ＣＡＳ方式」と「２ＣＡＳ方式」と
の選択設定が可能とされるので、同様の選択設定を従来
のボンディングマスタ方式、又はマスタスライス方式に
よって行う場合に比べて、チップサイズの縮小や必要マ
スク枚数の低減など、上記実施例の場合と同様の効果を
得ることができる。

【００３２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３３】例えば、上記実施例では、ヒューズ回路の
ヒューズをレーザ光の照射によって熔断可能なものとし
たが、電気的に熔断可能なものを適用することができ
る。その場合において、ヒューズ熔断のための電流をチ
ップ外から供給可能な外部端子を設けるようにすれば、
半導体記憶装置が完成された後においても、当該半導体
記憶装置のユーザが、必要に応じてヒューズ熔断による
機能切換えを行うことができる。尚、ヒューズ熔断のた
めの外部端子は、専用端子としても良いが、所定の制御
信号の組合わせにより、ヒューズ熔断モードに入るよう
にすれば、既存のデータ端子やアドレス端子を利用する
ことができる。

【００３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、スタティック型ＲＡＭや、リ
ード・オンリ・メモリなど他の半導体記憶装置、さらに
は半導体集積回路に広く適用することができる。

【００３５】本発明は、少なくとも選択設定可能な複数
の動作モードを有することを条件に適用することができ
る。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３７】すなわち、ヒューズ回路と、このヒューズ
回路の出力論理に応じて動作モードを選択するための論
理回路とを設けることにより、上記ヒューズ回路のヒュ
ーズを熔断するか否かによって、モード選択状態の設定
が可能とされる。このようなヒューズ回路や論理回路
は、ワイヤボンディング方式によるモード選択を採用す
る場合に比べてチップ占有面積が小さくて済むから、チ
ップサイズを低減することができる。また、製造プロセ
スにおいて、マスタスライス方式のように多くのマスク
を必要としないから、使用マスク数の低減を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＤＲＡＭに含まれる制
御回路の構成例ブロック図である。

【図２】本発明の一実施例であるＤＲＡＭの全体的な構
成ブロック図である。

【図３】上記制御回路における主要部の構成例回路図で
ある。

【図４】本発明の他の実施例ＤＲＡＭにおける主要部の
構成例回路図である。

【図５】本発明の他の実施例ＤＲＡＭにおける主要部の
構成例回路図である。

【符号の説明】

１１リフレッシュ判定回路１２ＲＡＳバッファ１３ＣＡＳバッファ１４リフレッシュコントローラ１５タイマ１６アドレスカウンタ１７，４１０，４２０，５０７ヒューズ回路２１アドレスマルチプレクサ２２Ｘアドレスラッチ及びＸデコーダ２３ワードドライバ２４メモリセルアレイ２５制御部２６Ｙアドレスラッチ及びＹデコーダ２７Ｙ選択スイッチ回路２８データ入出力回路２９センスアンプ３１８検出論理４３０デコーダ

Claims

【特許請求の範囲】

【請求項１】複数の動作モードを実現するための機能
ブロックを含む半導体集積回路において、ヒューズが熔
断されたか否かによって異なる論理レベルの信号を出力
するためのヒューズ回路と、このヒューズ回路の出力論
理に応じて上記機能ブロックの動作モードを選択するた
めの論理回路とを含むことを特徴とする半導体集積回
路。
【請求項２】複数の動作モードを実現するための機能
ブロックと、ヒューズが熔断されたか否かによって異な
る論理レベルの信号を出力するための複数のヒューズ回
路と、この複数のヒューズ回路の出力論理をデコードす
るためのデコーダと、このデコーダの出力信号に応じて
上記機能ブロックの動作モードを選択するための論理回
路とを含むことを特徴とする半導体集積回路。
【請求項３】複数のダイナミック型メモリセルをアレ
イ状に配列して成るメモリセルアレイと、このメモリセ
ルアレイにおけるワード線を所定の周期で順次選択駆動
することによって実現されるセルフリフレッシュ動作を
制御するためのセルフリフレッシュ制御手段とを含む半
導体記憶装置において、ヒューズが熔断されたか否かに
よって異なる論理レベルの信号を出力するためのヒュー
ズ回路と、このヒューズ回路の出力論理に応じて、上記
セルフリフレッシュ制御手段の機能を有効にするモー
ド、及びそれを無効にするモードの切換えを可能とする
論理回路とを含むことを特徴とする半導体記憶装置。
【請求項４】カラムアドレスストローブ信号がアサー
トされることによって有効性が示されるカラムアドレス
に基づいて動作制御されるカラム系回路と、一系統のカ
ラムアドレスストローブ信号によって上記カラム系回路
の動作が制御される第１動作モード、及び複数系統のカ
ラムアドレスストローブ信号によって上記カラム系回路
の動作が制御される第２動作モードを有する制御回路と
を備えた半導体記憶装置において、ヒューズが熔断され
たか否かによって異なる論理レベルの信号を出力するた
めのヒューズ回路と、このヒューズ回路の出力論理に応
じて、上記制御回路の動作モードを選択するための論理
回路とを含むことを特徴とする半導体記憶装置。