JP2003157699A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003157699A
JP2003157699A JP2001354917A JP2001354917A JP2003157699A JP 2003157699 A JP2003157699 A JP 2003157699A JP 2001354917 A JP2001354917 A JP 2001354917A JP 2001354917 A JP2001354917 A JP 2001354917A JP 2003157699 A JP2003157699 A JP 2003157699A
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mode
pulse width
memory cell
control signal
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JP2001354917A
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Takashi Ono
崇 大野
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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    • G11C2029/5002—Characteristic

Abstract

(57)【要約】 【課題】 プロービングにおいて実使用時と同等のアク
セス速度で試験を行うことができる半導体記憶装置を提
供する。 【解決手段】 試験装置から１０ＭＨｚのクロック信号
ＣＬＫで試験を行うと、ＦＦ４でパルス幅１００ｎｓの
イネーブル信号ＥＮが生成され、時間調整回路１０に与
えられる。電極１１に“Ｈ”のテスト信号ＴＳＴが印加
されていると、イネーブル信号ＥＮは遅延部１２の遅延
時間（例えば、１０ｎｓ）に相当するパルス幅に短縮さ
れてイネーブル信号ＥＮＸが生成され、カラムデコーダ
５に対する動作許可信号として出力される。従って、メ
モリセルアレイ７に対するアクセス時間は実使用時と同
等の１０ｎｓ（１００ＭＨｚ）となる。実使用時は電極
１１を“Ｌ”に固定することにより、イネーブル信号Ｅ
Ｎがそのまま、カラムデコーダ５に対する動作許可信号
として出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
試験機能に関するものである。
【０００２】
【従来の技術】図２（ａ），（ｂ）は、従来の半導体記
憶装置の概略を示す図であり、同図（ａ）は回路構成
図、及び同図（ｂ）は信号波形図である。この半導体記
憶装置は、図２（ａ）に示すように、外部から与えられ
る制御信号に基づいて内部で必要な各種の信号を生成す
る内部信号生成回路１と、アドレス信号ＡＤＲを解読す
るＹアドレス・プリデコーダ２及びロウデコーダ３を有
している。
【０００３】内部信号生成回路１には、クロック信号Ｃ
ＬＫ、チップ選択信号／ＣＳ（但し、「／」は反転を表
す）、ロウアドレス・ストローブ信号／ＲＡＳ、カラム
アドレス・ストローブ信号／ＣＡＳ、書込制御信号／Ｗ
Ｅ等が与えられ、内部の動作タイミングにあわせた遅延
クロック信号ＤＣＬＫや、制御信号ＢＳＴ等の内部信号
が生成されるようになっている。遅延クロック信号ＤＣ
ＬＫは、クロック信号ＣＬＫを所定時間だけ遅延させた
ものであり、制御信号ＢＳＴは、カラム線を立ち上げる
時にクロック信号ＣＬＫに同期して活性化される信号で
ある。
【０００４】制御信号ＢＳＴは、フリップフロップ（以
下、「ＦＦ」という）４のデータ端子Ｄに与えられ、遅
延クロック信号ＤＣＬＫは、このＦＦ４のクロック端子
Ｃに与えられるようになっている。ＦＦ４は、クロック
端子Ｃに与えられる遅延クロック信号ＤＣＬＫの立ち上
がりのタイミングで、データ端子Ｄに与えられている制
御信号ＢＳＴを保持して、イネーブル信号ＥＮとして出
力端子Ｑから出力するものである。ＦＦ４の出力端子Ｑ
から出力されるイネーブル信号ＥＮは、カラムデコーダ
５に対しする動作許可信号として与えられるようになっ
ている。
【０００５】カラムデコーダ５は、Ｙアドレス・プリデ
コーダ２から出力されるプリデコード信号ＰＹ（ＰＹ０
〜ＰＹｍ）を解読し、対応するカラム線ＣＬｉ（ｉ＝０
〜ｎ）を選択して活性化させるものである。このカラム
デコーダ５は、ＦＦ４から与えられるイネーブル信号Ｅ
Ｎが活性化されているときに、選択したカラム線ＣＬｉ
を活性化するようになっている。
【０００６】カラムデコーダ５の出力側には、センスア
ンプ／列選択回路６を介して、メモリセルアレイ７が接
続されている。
【０００７】メモリセルアレイ７は、行方向に配置され
た複数のワード線と、このワード線に交差して列方向に
配置された複数のビット線対と、これらのワード線とビ
ット線対の各交差箇所に配置されたメモリセルで構成さ
れたものである。そして、このメモリセルアレイ７のビ
ット線対が、センスアンプ／列選択回路６に接続され、
ワード線がロウデコーダ３に接続されている。
【０００８】センスアンプ／列選択回路６は、ロウデコ
ーダ３で選択されたワード線に接続されるメモリセルの
データを検知して増幅するセンスアンプと、カラムデコ
ーダ５で選択されたカラム線ＣＬｉに対応する列のビッ
ト線対を、サブデータバスＳＤＢに選択的に接続する列
選択回路とで構成されている。
【０００９】更に、この半導体記憶装置には、書込制御
信号と書込データに基づいてサブデータバスＳＤＢを駆
動する書込ドライバ８と、読出制御信号に基づいてこの
サブデータバスＳＤＢに読み出されたデータを、外部に
出力するための出力回路９が設けられている。
【００１０】次に、この半導体記憶装置の動作を、カラ
ム線ＣＬを中心に説明する。外部からのクロック信号Ｃ
ＬＫ等の制御信号が与えられると、図２（ｂ）に示すよ
うに、内部信号生成回路１によって、遅延クロック信号
ＤＣＬＫや制御信号ＢＳＴが生成される。
【００１１】例えば、この半導体記憶装置に対する読み
書きの要求が行われ、時刻ｔ１におけるクロック信号Ｃ
ＬＫの立ち上がりに応じて、制御信号ＢＳＴがレベル
“Ｌ”からレベル“Ｈ”に変化すると共に、遅延クロッ
ク信号ＤＣＬＫが立ち上がる。これにより、ＦＦ４に
“Ｈ”の制御信号ＢＳＴが保持され、このＦＦ４から出
力されるイネーブル信号ＥＮは“Ｈ”となる。また、Ｙ
アドレス・プリデコーダ２から出力されるプリデコード
信号ＰＹに基づいて、該当するカラム線ＣＬが駆動され
て“Ｈ”となる。
【００１２】時刻ｔ２において、クロック信号ＣＬＫが
立ち下がると、制御信号ＢＳＴ及び遅延クロック信号Ｄ
ＣＬＫが順次立ち下がるが、ＦＦ４から出力されるイネ
ーブル信号ＥＮは“Ｈ”のままである。
【００１３】時刻ｔ３において、クロック信号ＣＬＫが
立ち上がると、これに応じて遅延クロック信号ＤＣＬＫ
が立ち上がる。そして、ＦＦ４に“Ｌ”の制御信号ＢＳ
Ｔが保持され、このＦＦ４から出力されるイネーブル信
号ＥＮは“Ｌ”となる。これにより、プリデコード信号
ＰＹに対応するカラム線ＣＬは“Ｌ”となる。
【００１４】従って、イネーブル信号ＥＮのパルス幅は
１クロックの周期に一致し、クロック信号ＤＣＬＫに同
期して１クロックの間、出力される。これにより、カラ
ムデコーダ５によって選択されたカラム線ＣＬは、１ク
ロックの間、活性化される。そして、この期間内に、メ
モリセルアレイ７の中の選択されたメモリセルに対する
読み出しまたは書き込みが行われる。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、次のような課題があった。半導体
記憶装置の製造工程において、回路が形成された半導体
ウエハ上のパッドにプローブを接触させて動作をチェッ
クするプロービングと呼ばれる試験が行われる。そし
て、このプロービングで合格したチップが、半導体ウエ
ハから切り出されてパッケージに組み立てられる。
【００１６】プロービングで使用される試験装置や治具
は、その構造上の理由等により高速動作が困難で、試験
可能なクロック信号ＣＬＫの周波数としては３０ＭＨｚ
程度以下のものがほとんどである。一方、半導体記憶装
置の性能は向上し、実使用時のクロック信号ＣＬＫは、
１５０ＭＨｚを越えている。このため、プロービングで
合格しても、実使用時のクロック周波数では、正常に動
作せず不良になるという問題が発生していた。
【００１７】本発明は、前記従来技術が持っていた課題
を解決し、プロービングにおいて実使用時と同等のアク
セス速度で試験を行うことができる半導体記憶装置を提
供するものである。
【００１８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、半導体記憶装置におい
て、外部から与えられる制御信号に基づいて読み書き動
作制御信号を生成する内部信号生成回路と、モード信号
によってテストモードが設定された時には、前記動作制
御信号のパルス幅を所定のパルス幅に短縮させた動作許
可信号を出力し、該モード信号によって通常動作モード
が設定された時には、前記動作制御信号を動作許可信号
として出力する時間調整回路と、メモリセルアレイの列
方向のメモリセルをアドレス信号に基づいて選択し、前
記動作許可信号が与えられている間、該選択したメモリ
セルに対応するカラム線を活性化させるカラムデコーダ
とを備えている。
【００１９】第１の発明によれば、以上のように半導体
記憶装置を構成したので、次のような作用が行われる。
テストモード時には、内部信号生成回路において外部か
ら与えられる制御信号に基づいて動作制御信号が生成さ
れ、この動作制御信号が時間調整回路において所定のパ
ルス幅に短縮されて動作許可信号が出力される。動作許
可信号はカラムデコーダに与えられ、この動作許可信号
が与えられている間のみ、アドレス信号に基づいて選択
されたカラム線が活性化される。
【００２０】一方、通常動作モード時には、内部信号生
成回路で生成された動作制御信号は、時間調整回路から
そのままのパルス幅の動作許可信号としてカラムデコー
ダに出力される。
【００２１】第２の発明は、半導体記憶装置において、
第１の発明と同様の内部信号生成回路と、テスト時に
は、外部から与えられるタイミング信号に従って前記動
作制御信号のパルス幅を短縮させた動作許可信号を出力
し、通常動作時には、前記動作制御信号を動作許可信号
として出力する時間調整回路と、第１の発明と同様のカ
ラムデコーダとを備えている。
【００２２】第２の発明によれば、次のような作用が行
われる。テストモード時には、内部信号生成回路におい
て外部から与えられる制御信号に基づいて動作制御信号
が生成され、この動作制御信号が時間調整回路において
外部から与えられるタイミング信号に従ってパルス幅が
短縮されて動作許可信号が出力される。動作許可信号は
カラムデコーダに与えられ、この動作許可信号が与えら
れている間のみ、アドレス信号に基づいて選択されたカ
ラム線が活性化される。
【００２３】一方、通常動作モード時には、内部信号生
成回路で生成された動作制御信号は、時間調整回路から
そのままのパルス幅の動作許可信号としてカラムデコー
ダに出力される。
【００２４】第３の発明は、半導体記憶装置において、
外部から与えられるレジスタ設定コマンドに基づいて、
特定のアドレス信号をテストモードまたは通常動作モー
ドを指定する信号として保持するモードレジスタと、第
１の発明と同様の内部信号生成回路と、前記モードレジ
スタに通常動作モードが設定されているときには、特定
の動作制御用の入力端子に入力される信号を対応する制
御回路にそのまま出力すると共に、前記内部信号生成回
路で生成された動作制御信号をそのまま動作許可信号と
して出力し、該モードレジスタにテストモードが設定さ
れているときには、該制御回路を不活性化させると共
に、前記入力端子に入力されるタイミング信号に従って
前記動作制御信号のパルス幅を短縮させた動作許可信号
を出力する時間調整回路と、第１の発明と同様のカラム
デコーダとを備えている。
【００２５】第３の発明によれば、次のような作用が行
われる。レジスタ設定コマンドに基づいて、テストまた
は通常動作を指定するモード信号が、モードレジスタに
設定される。そして、通常動作モード時には、時間調整
回路によって、特定の動作制御用の入力端子に入力され
る信号が対応する制御回路にそのまま出力されると共
に、内部信号生成回路で生成された動作制御信号がその
まま動作許可信号としてカラムデコーダに出力される。
【００２６】一方、テストモード時には、時間調整回路
によって、制御回路が不活性化させられると共に、入力
端子に入力されるタイミング信号に従って動作制御信号
のパルス幅が短縮され、動作許可信号としてカラムデコ
ーダに出力される。
【００２７】第４の発明は、半導体記憶装置において、
ヒューズが切断されていない状態でテストモードが設定
され、該ヒューズを切断することによって通常動作モー
ドが設定されるモード設定回路と、第１の発明と同様の
内部信号生成回路と、前記モード設定回路に通常動作モ
ードが設定されているときには、特定の動作制御用の入
力端子に入力される信号を対応する制御回路にそのまま
出力すると共に、前記内部信号生成回路で生成された動
作制御信号をそのまま動作許可信号として出力し、該モ
ード設定回路にテストモードが設定されているときに
は、該制御回路を不活性化させると共に、前記入力端子
に入力されるタイミング信号に従って前記動作制御信号
のパルス幅を短縮させた動作許可信号を出力する時間調
整回路と、第１の発明と同様のカラムデコーダとを備え
ている。
【００２８】第４の発明によれば、次のような作用が行
われる。モード設定回路のヒューズが切断されていない
ときは、テストモードが設定され、このヒューズを切断
することによって通常動作モードが設定される。各モー
ドにおける時間調整回路の動作は、第３の発明と同様で
ある。
【００２９】第５の発明は、第３または第４の発明にお
ける特定の動作制御用の入力端子として、入出力バッフ
ァ制御に用いる端子を用いている。
【００３０】第６の発明は、半導体記憶装置において、
外部から与えられる制御信号に基づいて第１のパルス幅
を有する読み書き動作制御信号を生成する内部信号生成
回路と、モード信号によってテストモードが設定された
時には、前記第１のパルス幅よりも短い第２のパルス幅
を有する動作制御信号を出力し、該モード信号によって
通常動作モードが設定された時には、前記第１のパルス
幅を有する前記動作許可信号を出力する時間調整回路
と、メモリセルアレイの列方向に配置されたメモリセル
を指定するアドレス信号及び前記動作許可信号が与えら
れ、該動作許可信号が与えられている間、該アドレス信
号によって指定されたメモリセルに対応するカラム線を
活性化させるカラムデコーダとを備えている。
【００３１】第７の発明は、半導体記憶装置において、
外部から与えられる制御信号に基づいて第１のパルス幅
を有する読み書き動作制御信号を生成する内部信号生成
回路と、テスト時には、前記第１のパルス幅よりも短い
第２のパルス幅を有する動作制御信号を出力し、通常動
作時には、前記第１のパルス幅を有する前記動作許可信
号を出力する時間調整回路と、メモリセルアレイの列方
向に配置されたメモリセルを指定するアドレス信号及び
前記動作許可信号が与えられ、該動作許可信号が与えら
れている間、該アドレス信号によって指定されたメモリ
セルに対応するカラム線を活性化させるカラムデコーダ
とを備えている。
【００３２】第６及び第７の発明によれば、次のような
作用が行われる。通常動作時には、時間調整回路から第
１のパルス幅の動作許可信号が出力されてメモリセルア
レイに与えられ、アドレス信号で指定されたメモリセル
に対応するカラム線が活性化される。一方、テスト時に
は、第１のパルス幅よりも短い第２のパルス幅の動作許
可信号が時間調整回路から出力され、メモリセルアレイ
に与えられてアドレス信号で指定されたメモリセルに対
応するカラム線が活性化される。
【００３３】第８の発明は、半導体記憶装置において、
第１の制御信号に基づいて第１のパルス幅を有する読み
書き動作制御信号を生成する内部信号生成回路と、特定
のアドレス信号に応答して、テストモードを指定する信
号及び通常動作モードを指定する信号を出力するモード
レジスタと、制御端子と、第１及び第２の出力端子を有
し、前記テストモードを指定する信号に応答して、前記
制御端子に与えられた前記第１のパルス幅よりも短い第
２のパルス幅を有するタイミング信号を該第１の出力端
子から出力し、前記通常動作モード信号を指定する信号
に応答して、該制御端子に与えられた第２の制御信号を
該第２の出力端子から出力するセレクタと、前記モード
レジスタが通常モードを指定する信号を出力していると
きには前記第１のパルス幅を有する読み書き動作制御信
号を動作許可信号として出力し、該モードレジスタが前
記テストモードを指定する信号を出力しているときには
前記タイミング信号に基づいて該読み書き動作制御信号
のパルス幅を前記第２のパルス幅に変換し前記第２のパ
ルス幅を有する動作許可信号として出力する論理回路
と、メモリセルアレイの列方向に配置されたメモリセル
を指定するアドレス信号及び前記動作許可信号が与えら
れ、該動作許可信号が与えられている間、該アドレス信
号によって指定されたメモリセルに対応するカラム線を
活性化させるカラムデコーダとを備えている。
【００３４】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す半導体記憶装置の概略の構成
図であり、図２（ａ）中の要素と共通の要素には共通の
符号が付されている。この半導体記憶装置は、外部から
与えられる制御信号に基づいて内部で必要な各種の信号
を生成する内部信号生成回路１と、アドレス信号ＡＤＲ
を解読するＹアドレス・プリデコーダ２及びロウデコー
ダ３を有している。
【００３５】内部信号生成回路１には、クロック信号Ｃ
ＬＫ、チップ選択信号／ＣＳ、ロウアドレス・ストロー
ブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／Ｃ
ＡＳ、書込制御信号／ＷＥ等が与えられ、内部の動作タ
イミングにあわせた遅延クロック信号ＤＣＬＫや、制御
信号ＢＳＴ等の内部信号が生成されるようになってい
る。遅延クロック信号ＤＣＬＫは、クロック信号ＣＬＫ
を所定時間だけ遅延させたものであり、制御信号ＢＳＴ
は、カラム線を立ち上げる時にクロック信号ＣＬＫに同
期して活性化される信号である。
【００３６】制御信号ＢＳＴは、ＦＦ４のデータ端子Ｄ
に与えられ、遅延クロック信号ＤＣＬＫは、このＦＦ４
のクロック端子Ｃに与えられるようになっている。ＦＦ
４は、クロック端子Ｃに与えられる遅延クロック信号Ｄ
ＣＬＫの立ち上がりのタイミングで、データ端子Ｄに与
えられている制御信号ＢＳＴを保持して、イネーブル信
号ＥＮとして出力端子Ｑから出力するものである。イネ
ーブル信号ＥＮは、時間調整回路１０に与えられるよう
になっている。
【００３７】時間調整回路１０は、テスト信号ＴＳＴに
応じてイネーブル信号ＥＮのパルス幅を調整するもの
で、電極１１、遅延部（ＤＬＹ）１２、２入力の否定的
論理積ゲート（以下、「ＮＡＮＤ」という）１３、及び
２入力の論理積ゲート（以下、「ＡＮＤ」という）１４
で構成されている。電極１１は、プロービング時に試験
装置からプローブを介して、“Ｈ”のテスト信号ＴＳＴ
を印加するために半導体ウエハ上に設けられたパッドで
あり、ＮＡＮＤ１３の第１の入力側に接続されている。
【００３８】ＮＡＮＤ１３の第２の入力側には、イネー
ブル信号ＥＮが遅延回路１２で所定の遅延時間ｄｔ（例
えば、１０ｎｓ）だけ遅延され、遅延イネーブル信号Ｄ
ＥＮとして与えられるようになっている。また、ＮＡＮ
Ｄ１３の出力側は、ＡＮＤ１４の第１の入力側に接続さ
れ、このＡＮＤ１４の第２の入力側には、イネーブル信
号ＥＮが与えられるようになっている。そして、ＡＮＤ
１４の出力側から調整されたイネーブル信号ＥＮＸが出
力され、カラムデコーダ５に対する動作許可信号として
与えられるようになっている。
【００３９】カラムデコーダ５は、例えば多入力のＡＮ
Ｄ５１，５２，…，５ｎで構成され、Ｙアドレス・プリ
デコーダ２から出力されるプリデコード信号ＰＹ（ＰＹ
０〜ＰＹｍ）を解読し、対応するカラム線ＣＬｉ（ｉ＝
０〜ｎ）を選択して活性化させるものである。各ＡＮＤ
５１〜５ｎの入力側には、時間調整回路１０から出力さ
れるイネーブル信号ＥＮＸが与えられるようになってい
る。そして、イネーブル信号ＥＮＸが活性化されている
ときに、プリデコード信号ＰＹに対応したＡＮＤ５ｉに
よって、選択したカラム線ＣＬｉを活性化するようにな
っている。
【００４０】カラムデコーダ５の出力側には、選択回路
６を介して、メモリセルアレイ７が接続されている。メ
モリセルアレイ７は、行方向に配置された複数のワード
線ＷＬと、このワード線ＷＬに交差して列方向に配置さ
れた複数のビット線ＢＬｉ，／ＢＬｉと、これらのワー
ド線ＷＬとビット線ＢＬｉ，／ＢＬｉの各交差箇所に、
図示しないメモリセルをマトリクス状に配置したもので
ある。そして、メモリセルアレイ７のビット線ＢＬｉ，
／ＢＬｉが、選択回路６に接続され、ワード線ＷＬがロ
ウデコーダ３に接続されている。
【００４１】選択回路６は、ロウデコーダ３で選択され
たワード線に接続されるメモリセルのデータを検知して
増幅する図示しないセンスアンプと、カラムデコーダ５
で選択されたカラム線ＣＬに対応する列のビット線ＢＬ
ｉ，／ＢＬｉを、サブデータバスＳＤＢ，／ＳＤＢに選
択的に接続するスイッチ用のＮチャネルＭＯＳトランジ
スタ（以下、「ＮＭＯＳ」という）６ａｉ，６ｂｉとで
構成されている。
【００４２】更に、この半導体記憶装置には、書込制御
信号と書込データに基づいてサブデータバスＳＤＢ，／
ＳＤＢを駆動する書込ドライバ８と、読出制御信号に基
づいてこのサブデータバスＳＤＢ，／ＳＤＢに読み出さ
れたデータを、外部に出力するための出力回路９が設け
られている。
【００４３】図３は、図１の動作を示す信号波形図であ
る。以下、この図３を参照しつつ、図１の動作を、
（１）プロービング時と、（２）実使用時に分けて説明
する。 （１） プロービング時 半導体記憶装置の製造工程で、回路が形成された半導体
ウエハは試験装置に搭載され、回路上の各パッドにプロ
ーブが接触される。この時、電極１１には、プローブを
介して、試験装置から“Ｈ”のテスト信号ＴＳＴが与え
られる。その他のパッドには、例えば１０ＭＨｚのクロ
ック信号ＣＬＫとこのクロック信号ＣＬＫに同期して半
導体記憶装置の読み書きの試験を行うための各種の制御
信号、アドレス信号及びデータ信号が与えられる。
【００４４】試験装置からクロック信号ＣＬＫ等の制御
信号が与えられると、図３に示すように、内部信号生成
回路１によって、遅延クロック信号ＤＣＬＫや制御信号
ＢＳＴが生成される。
【００４５】時刻Ｔ１において、クロック信号ＣＬＫが
立ち上がると、これに応じて制御信号ＢＳＴが“Ｌ”か
ら“Ｈ”に変化すると共に、遅延クロック信号ＤＣＬＫ
が立ち上がる。これにより、ＦＦ４に“Ｈ”の制御信号
ＢＳＴが保持され、このＦＦ４から出力されるイネーブ
ル信号ＥＮは“Ｈ”となる。この時点では、遅延回路１
２から出力される遅延イネーブル信号ＤＥＮは“Ｌ”で
あり、テスト信号ＴＳＴは“Ｈ”に設定されているの
で、ＮＡＮＤ１３から出力されるタイミング信号ＳＰ
は、“Ｈ”である。従って、ＡＮＤ１４から出力される
イネーブル信号ＥＮＸは、“Ｈ”となる。
【００４６】一方、Ｙアドレス・プリデコーダ２から出
力されるプリデコード信号ＰＹによって、カラムデコー
ダ５内の１つのＡＮＤ５ｉが選択され、このＡＮＤ５ｉ
に接続されたカラム線ＣＬｉが、“Ｈ”に駆動される。
これにより、選択回路６において、駆動されたカラム線
ＣＬｉに接続されるＮＭＯＳ６ａｉ，６ｂｉがオン状態
となり、選択されたビット線ＢＬｉ，／ＢＬｉがサブデ
ータバスＳＤＢ，／ＳＤＢに接続される。
【００４７】遅延回路１２における遅延時間ｄｔが経過
した時刻Ｔ２において、遅延イネーブル信号ＤＥＮが
“Ｈ”になる。これにより、ＮＡＮＤ１３から出力され
るタイミング信号ＳＰが“Ｌ”となり、ＡＮＤ１４から
出力されるイネーブル信号ＥＮＸは“Ｌ”となる。この
ため、カラムデコーダ５内の選択されたＡＮＤ５ｉの出
力信号が“Ｌ”となり、このＡＮＤ５ｉに接続されたカ
ラム線ＣＬｉが、“Ｌ”となる。これにより、選択回路
６において、駆動されたカラム線ＣＬｉに接続されるＮ
ＭＯＳ６ａｉ，６ｂｉがオフ状態となり、選択されたビ
ット線ＢＬｉ，／ＢＬｉがサブデータバスＳＤＢ，／Ｓ
ＤＢから切り離される。
【００４８】時刻Ｔ３において、クロック信号ＣＬＫが
立ち下がると、これに応じて制御信号ＢＳＴが“Ｈ”か
ら“Ｌ”に変化すると共に、遅延クロック信号ＤＣＬＫ
が立ち下がる。
【００４９】時刻Ｔ４において、クロック信号ＣＬＫが
立ち上がると、これに応じて制御信号ＢＳＴが“Ｌ”か
ら“Ｈ”に変化すると共に、遅延クロック信号ＤＣＬＫ
が立ち上がる。これにより、ＦＦ４に“Ｌ”の制御信号
ＢＳＴが保持され、このＦＦ４から出力されるイネーブ
ル信号ＥＮは“Ｌ”となる。この時点では、遅延回路１
２から出力される遅延イネーブル信号ＤＥＮは“Ｈ”で
あり、テスト信号ＴＳＴは“Ｈ”に設定されているの
で、ＮＡＮＤ１３から出力されるタイミング信号ＳＰ
は、“Ｌ”である。従って、ＡＮＤ１４から出力される
イネーブル信号ＥＮＸは、“Ｌ”のままである。一方、
Ｙアドレスプリデコーダ２から出力されるプリデコード
信号ＰＹは、停止される。
【００５０】イネーブル信号ＥＮの立ち下がりから、遅
延回路１２における遅延時間ｄｔが経過した時刻Ｔ５に
おいて、遅延イネーブル信号ＤＥＮが“Ｌ”になる。こ
れにより、ＮＡＮＤ１３から出力されるタイミング信号
ＳＰが“Ｈ”となるが、ＡＮＤ１４から出力されるイネ
ーブル信号ＥＮＸは“Ｌ”のままである。
【００５１】このように、時間調整回路１０から出力さ
れるイネーブル信号ＥＮＸは、クロック信号ＣＬＫの周
期に関係なく、遅延回路１２における遅延時間ｄｔに対
応したパルス幅となる。従って、遅延時間ｄｔをこの半
導体記憶装置の定格のアクセス速度に相当するパルス幅
に設定しておけば、定格速度でアクセスしたものと同等
の機能を試験することができる。
【００５２】（２） 実使用時 プロービングで合格したチップは、半導体ウエハから切
り出されてパッケージに組み立てられる。この時、チッ
プ上の電極１１は、常に“Ｌ”となるように電源電位Ｖ
ＳＳに固定する。これにより、時間調整回路１０のタイ
ミング信号ＳＰは“Ｈ”に固定されるので、イネーブル
信号ＥＮ，ＥＮＸはほぼ一致し、図２（ａ）の従来の半
導体記憶装置とほぼ同様の構成となる。従って、実際に
外部から与えられるクロック信号ＣＬＫの速度に応じた
動作が行われる。
【００５３】以上のように、この第１の実施形態の半導
体記憶装置は、カラムデコーダ５に対するイネーブル信
号ＥＮのパルス幅を短縮して、実使用時のパルス幅と同
程度のイネーブル信号ＥＮＸを生成してこのカラムデコ
ーダ５に与える時間調整回路１０を有している。これに
より、低い周波数で試験を行うプロービングにおいて
も、実使用時と同等のアクセス速度で試験を行うことが
できるという利点がある。
【００５４】（第２の実施形態）図４は、本発明の第２
の実施形態を示す半導体記憶装置の概略の構成図であ
り、図１中の要素と共通の要素には共通の符号が付され
ている。この半導体記憶装置では、図１の半導体記憶装
置における遅延回路１２及びＮＡＮＤ１３を省略し、電
極１１をＡＮＤ１４の第１の入力側に直接接続してい
る。その他の構成は、図１と同様である。
【００５５】このような半導体記憶装置では、プロービ
ング時に、試験装置から電極１１に図３に示すようなタ
イミングで、タイミング信号ＳＰを与えるようにする。
その他の動作は、第１の実施形態で説明したとおりであ
る。
【００５６】以上のように、この第２の実施形態の半導
体記憶装置は、試験装置からタイミング信号ＳＰを与え
るための電極１１を有している。これにより、試験装置
側にタイミング信号ＳＰを生成する機能がある場合に
は、任意のタイミングで試験をすることができるという
利点がある。
【００５７】（第３の実施形態）図５（ａ），（ｂ）
は、本発明の第３の実施形態を示す時間調整回路の図で
あり、同図（ａ）は回路構成図、及び同図（ｂ）は信号
波形図を示している。この時間調整回路２０は、図１中
の時間調整回路１０または図４中のＡＮＤ１４に代えて
設けるものであり、実使用時に特定の動作制御用の入力
端子として使用する電極２１を、プロービングにおいて
テスト信号ＴＳＴまたはタイミング信号ＳＰを入力する
ための電極として共用するための回路である。この電極
２１としては、例えば入出力バッファの制御に用いるＤ
ＱＭ端子が使用される。
【００５８】この時間調整回路は、図５（ａ）に示すよ
うに、ＡＮＤ１４のほか、４入力の否定的論理和ゲート
（以下、「ＮＯＲ」という）２２、ＦＦ２３、モードレ
ジスタ（例えば、ＦＦ）２４、及びセレクタ２５を有し
ている。
【００５９】ＮＯＲ２２の入力側には、チップ選択信号
ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ、カラム
アドレス・ストローブ信号／ＣＡＳ、及び書込制御信号
／ＷＥが接続され、その出力側がＦＦ２３のデータ端子
Ｄに接続されている。ＦＦ２３のクロック端子Ｃには、
クロック信号ＣＬＫが与えられるようになっており、そ
の出力端子ＱがＦＦ２４のクロック端子Ｃに接続されて
いる。ＦＦ２４のデータ端子Ｄには、アドレス信号Ａ７
が与えられ、このＦＦ２４の出力端子Ｑ，／Ｑから、そ
れぞれ選択信号ＳＥ２，ＳＥ１が出力されるようになっ
ている。
【００６０】セレクタ２５は、２入力のＮＡＮＤ２５ａ
とＡＮＤ２５ｂで構成され、これらのＮＡＮＤ２５ａと
ＡＮＤ２５ｂの第１の入力側が電極２１に接続されてい
る。また、ＮＡＮＤ２５ａとＡＮＤ２５ｂの第２の入力
側には、それぞれ選択信号ＳＥ２，ＳＥ１が与えられる
ようになっている。そして、ＮＡＮＤ２５ａとＡＮＤ２
５ｂの出力側から、それぞれタイミング信号ＳＰと制御
信号ＤＱＭが出力されるようになっている。タイミング
信号ＳＰはＡＮＤ１４の第１の入力側に与えられ、制御
信号ＤＱＭは、対応する制御回路（例えば、図示しない
入出力バッファ制御回路）に与えられるようになってい
る。ＡＮＤ１４の第２の入力側にはイネーブル信号ＥＮ
が与えられ、このＡＮＤ１４の出力側から、タイミング
信号ＳＰによってパルス幅が制御されたイネーブル信号
ＥＮＸが出力されるようになっている。
【００６１】なお、図５（ａ）中のＮＯＲ２２とＦＦ２
３は、従来の半導体記憶装置においても、動作モードを
設定するためのモードレジスタ設定用の回路として備え
られているものである。
【００６２】次に動作を説明する。図５（ｂ）に示すよ
うに、時刻Ｔ１１にモードレジスタ設定コマンド（チッ
プ選択信号／ＣＳ、ロウアドレス・ストローブ信号／Ｒ
ＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、及び
書込制御信号／ＷＥを、すべて“Ｌ”に設定することに
より、ＦＦ２３をセットするためのコマンド）が入力さ
れると、ＮＯＲ２２から出力される信号ＭＲＳは“Ｈ”
となる。
【００６３】時刻Ｔ１２においてクロック信号ＣＬＫが
立ち上がると、ＦＦ２３に信号ＭＲＳが保持され、この
ＦＦ２３から出力される信号ＭＲＳＣＬが“Ｌ”から
“Ｈ”に変化する。これにより、ＦＦ２４にアドレス信
号Ａ７の内容が保持される。
【００６４】例えば、この時刻Ｔ１２におけるアドレス
信号Ａ７が“Ｌ”であれば、ＦＦ２４には“Ｌ”のデー
タが保持され、このＦＦ２４から出力される選択信号Ｓ
Ｅ２，ＳＥ１は、それぞれ“Ｌ”，“Ｈ”となる。これ
により、セレクタ２５のＮＡＮＤ２５ａから出力される
タイミング信号ＳＰは“Ｈ”に固定される。また、ＡＮ
Ｄ２５ｂからは、電極２１に与えられる信号ＤＱＭ／Ｓ
Ｐがそのまま出力される。
【００６５】これにより、例えば時刻Ｔ１３におけるク
ロック信号ＣＬＫの立ち上がりから、次の時刻Ｔ１４に
おけるクロック信号ＣＬＫの立ち上がりまでの間、イネ
ーブル信号ＥＮが“Ｈ”になると、ＡＮＤ１４からイネ
ーブル信号ＥＮと同じパルス幅のイネーブル信号ＥＮＸ
が出力される。
【００６６】一方、時刻Ｔ１５のように、信号ＭＲＳＣ
Ｌの立ち上がり時点でのアドレス信号Ａ７が“Ｈ”であ
れば、ＦＦ２４には“Ｈ”のデータが保持され、このＦ
Ｆ２４から出力される選択信号ＳＥ２，ＳＥ１は、それ
ぞれ“Ｈ”，“Ｌ”となる。これにより、セレクタ２５
のＡＮＤ２５ｂから出力される制御信号ＤＱＭは“Ｌ”
に固定される。また、ＮＡＮＤ２５ａからは、電極２１
に与えられる信号ＤＱＭ／ＳＰを反転したタイミング信
号ＳＰが出力される。
【００６７】これにより、例えば時刻Ｔ１６におけるク
ロック信号ＣＬＫの立ち上がりから、次の時刻Ｔ１８に
おけるクロック信号ＣＬＫの立ち上がりまでの間、イネ
ーブル信号ＥＮが“Ｈ”になると、ＡＮＤ１４からは時
刻Ｔ１７〜Ｔ１８までの間にパルス幅が短縮されたイネ
ーブル信号ＥＮＸが出力される。
【００６８】以上のように、この第３の実施形態の時間
調整回路２０は、試験装置からタイミング信号ＳＰを与
えるための電極を、従来、実使用時のみに使用していた
電極と共用するように構成している。電極は、プローブ
を接触させたりワイヤによる配線を行うため、ゲート回
路等に比べて大きな面積を占めている。従って、試験用
の電極と実使用のための電極を共用することにより、集
積回路の面積の増加を抑えることができるという利点が
ある。
【００６９】（第４の実施形態）図６は、本発明の第４
の実施形態を示す時間調整回路の図であり、図５（ａ）
中の要素と共通の要素には共通の符号が付されている。
この時間調整回路２０Ａは、図５（ａ）の時間調整回路
２０と同様に、図１中の時間調整回路１０または図４中
のＡＮＤ１４に代えて設けるものである。この時間調整
回路２０Ａは、ソースが電源電位ＶＤＤに接続され、ド
レインがノードＮ１に接続されたＰチャネルＭＯＳトラ
ンジスタ（以下、「ＰＭＯＳ」という）２６，２７を有
している。ノードＮ１は、ヒューズ２８を介して接地電
位ＶＳＳに接続されている。ＰＭＯＳ２６のゲートは、
抵抗２９とダイオード３０を介して電源電位ＶＤＤに接
続されると共に、キャパシタ３１を介して接地電位ＶＳ
Ｓに接続されている。
【００７０】ノードＮ１には、インバータ３２の入力側
が接続され、このインバータ３２の出力側が、ＰＭＯＳ
２７のゲートとインバータ３３の入力側に接続されてい
る。そして、インバータ３２，３３から、それぞれ選択
信号ＳＥ２，ＳＥ１が出力され、セレクタ２５に与えら
れるようになっている。
【００７１】このような時間調整回路２０Ａでは、ヒュ
ーズ２８が切断されていない状態でプロービングを行
う。ヒューズ２８が切断されていないと、ノードＮ１は
強制的に“Ｌ”となり、選択信号ＳＥ２は“Ｈ”となっ
てＰＭＯＳ２７はオフ状態となる。また、キャパシタ３
１は抵抗２９を介して電源電位ＶＤＤに充電され、ＰＭ
ＯＳ２６もオフ状態となる。更に、選択信号ＳＥ２はイ
ンバータ３３で反転され、このインバータ３３から出力
される選択信号ＳＥ１は“Ｌ”となる。これにより、セ
レクタ２５のＡＮＤ２５ｂから出力される制御信号ＤＱ
Ｍは“Ｌ”に固定され、ＮＡＮＤ２５ａからは、電極２
１に与えられる信号ＤＱＭ／ＳＰを反転したタイミング
信号ＳＰが出力される。
【００７２】プロービングで合格した時には、半導体ウ
エハ上のヒューズ２８は切断され、個々のチップに切り
出されて、パッケージに組み立てられる。
【００７３】実使用時においては、電源投入直後はキャ
パシタ３１は抵抗２９及びダイオード３０によって放電
されているので、ＰＭＯＳ２６のゲートは“Ｌ”となっ
ていて、このＰＭＯＳ２６はオン状態である。またヒュ
ーズ２８は切断されているので、ノードＮ１は“Ｈ”と
なって選択信号ＳＥ２は“Ｌ”となる。従って、ＰＭＯ
Ｓ２７はオン状態となってノードＮ１は“Ｈ”となる。
その後、キャパシタ３１が抵抗２９を介して電源電位Ｖ
ＤＤに充電され、ＰＭＯＳ２６はオフ状態に変化する
が、ＰＭＯＳ２７はインバータ３２から出力される選択
信号ＳＥ２でオン状態に固定されているので、ノードＮ
１の電位は変化しない。これにより、セレクタ２５のＮ
ＡＮＤ２５ａから出力されるタイミング信号ＳＰは
“Ｈ”に固定され、ＡＮＤ２５ｂからは、電極２１に与
えられる信号ＤＱＭ／ＳＰがそのまま出力される。
【００７４】なお、ダイオード３０は、電源切断時にキ
ャパシタ３１に充電されている電荷を速やかに放電し、
電源が再投入されたときの正しい動作を保証するための
ものである。
【００７５】以上のように、この第４の実施形態の時間
調整回路２０Ａは、ヒューズ２８の接続／切断でセレク
タ２５を切り替えるようにしている。これにより、第３
の実施形態の利点に加えて、更に回路構成を簡素化する
ことができるという利点がある。
【００７６】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 時間調整回路１０，２０，２０Ａの構成は、図
示したものに限定されない。テストモード時に内部信号
生成回路１で生成されるイネーブル信号ＥＮのパルス幅
を、実使用時のパルス幅と同等のパルス幅に短縮するこ
とができる回路であれば良い。
【００７７】（ｂ） カラムデコーダ５や選択回路６等
の構成は一例であり、図示したものに限定されない。
【００７８】（ｃ） 電極１１は、プロービングに使用
するもので、実使用時には“Ｌ”に固定するため、この
電極１１に対応する外部端子は必要ないが、場合によっ
ては電極１１に対応する外部端子を設けても良い。これ
により、パッケージに組み立てた後でも、低速の試験装
置を用いて実使用時の速度で読み書きの試験を行うこと
ができる。
【００７９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、テストモード時には動作制御信号のパルス幅
を所定のパルス幅に短縮させた動作許可信号を出力する
時間調整回路を有している。これにより、カラム線を活
性化する時間を短縮することができるので、低い周波数
で読み書きの試験を行うプロービングにおいても、実使
用時と同等のアクセス速度で試験を行うことができる。
【００８０】第２の発明によれば、テストモード時には
外部から与えられるタイミング信号に従って、動作制御
信号のパルス幅を短縮させた動作許可信号を出力する時
間調整回路を有している。これにより、任意のタイミン
グでカラム線を活性化することができるので、低い周波
数で読み書きの試験を行うプロービングにおいても、実
使用時と同等のアクセス速度で試験を行うことができ
る。
【００８１】第３の発明によれば、モードレジスタに設
定された動作モードに基づいて、特定の動作制御用の入
力端子をタイミング信号の入力用に切り替えて使用する
時間調整回路を有している。これにより、タイミング信
号やモード信号を入力するための端子を設ける必要がな
くなり、第１及び第２の発明の効果に加えて、回路面積
の増加を抑制することができる。
【００８２】第４の発明によれば、ヒューズの接続／切
断によって動作モードを切り替えることができるモード
設定回路を有している。これにより、テスト終了後、ヒ
ューズを切断して通常動作モードに切り替えることが可
能になり、第３の発明に比べて更に回路構成を簡素化す
ることができる。
【００８３】第５の発明によれば、第３または第４の発
明において、特定の動作制御用の入力端子として、入出
力バッファ制御に用いる端子を使用している。これによ
り、その他の試験項目に影響を与えず、読み書きの動作
試験を行うことができる。
【００８４】第６の発明によれば、モード信号によって
テストモードが指定された時に、内部信号生成回路で生
成される第１のパルス幅よりも短い第２のパルス幅の動
作許可信号を出力する時間調整回路を有している。これ
により、カラム線を活性化する時間を短縮することがで
きるので、低い周波数で読み書きの試験を行うプロービ
ングにおいても、実使用時と同等のアクセス速度で試験
を行うことができる。
【００８５】第７の発明によれば、テスト時には、内部
信号生成回路で生成される第１のパルス幅よりも短い第
２のパルス幅の動作許可信号を出力する時間調整回路を
有している。これにより、カラム線を活性化する時間を
短縮することができるので、低い周波数で読み書きの試
験を行うプロービングにおいても、実使用時と同等のア
クセス速度で試験を行うことができる。
【００８６】第８の発明によれば、テスト時には、制御
端子に与えられる第１のパルス幅よりも短い第２のパル
ス幅の動作許可信号を出力するセレクタを有している。
これにより、カラム線を活性化する時間を短縮すること
ができるので、低い周波数で読み書きの試験を行うプロ
ービングにおいても、実使用時と同等のアクセス速度で
試験を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体記憶装置
の概略の構成図である。
【図２】従来の半導体記憶装置の概略を示す図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示す半導体記憶装置
の概略の構成図である。
【図５】本発明の第３の実施形態を示す時間調整回路の
図である。
【図６】本発明の第４の実施形態を示す時間調整回路の
図である。
【符号の説明】
１ 内部信号生成回路 ５ カラムデコーダ ６ 選択回路 ７ メモリセルアレイ １０，２０，２０Ａ 時間調整回路 １１，２１ 電極 ２５ セレクタ ２８ ヒューズ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 外部から与えられる制御信号に基づいて
    読み書き動作制御信号を生成する内部信号生成回路と、 モード信号によってテストモードが設定された時には、
    前記動作制御信号のパルス幅を所定のパルス幅に短縮さ
    せた動作許可信号を出力し、該モード信号によって通常
    動作モードが設定された時には、前記動作制御信号を動
    作許可信号として出力する時間調整回路と、 メモリセルアレイの列方向のメモリセルをアドレス信号
    に基づいて選択し、前記動作許可信号が与えられている
    間、該選択したメモリセルに対応するカラム線を活性化
    させるカラムデコーダとを、 備えたことを特徴とする半導体記憶装置。
  2. 【請求項２】 外部から与えられる制御信号に基づいて
    読み書き動作制御信号を生成する内部信号生成回路と、 テスト時には、外部から与えられるタイミング信号に従
    って前記動作制御信号のパルス幅を短縮させた動作許可
    信号を出力し、通常動作時には、前記動作制御信号を動
    作許可信号として出力する時間調整回路と、 メモリセルアレイの列方向のメモリセルをアドレス信号
    に基づいて選択し、前記動作許可信号が与えられている
    間、該選択したメモリセルに対応するカラム線を活性化
    させるカラムデコーダとを、 備えたことを特徴とする半導体記憶装置。
  3. 【請求項３】 外部から与えられるレジスタ設定コマン
    ドに基づいて、特定のアドレス信号をテストモードまた
    は通常動作モードを指定する信号として保持するモード
    レジスタと、 外部から与えられる制御信号に基づいて読み書きの動作
    制御信号を生成する内部信号生成回路と、 前記モードレジスタに通常動作モードが設定されている
    ときには、特定の動作制御用の入力端子に入力される信
    号を対応する制御回路にそのまま出力すると共に、前記
    内部信号生成回路で生成された動作制御信号をそのまま
    動作許可信号として出力し、該モードレジスタにテスト
    モードが設定されているときには、該制御回路を不活性
    化させると共に、前記入力端子に入力されるタイミング
    信号に従って前記動作制御信号のパルス幅を短縮させた
    動作許可信号を出力する時間調整回路と、 メモリセルアレイの列方向のメモリセルをアドレス信号
    に基づいて選択し、前記動作許可信号が与えられている
    間、該選択したメモリセルに対応するカラム線を活性化
    させるカラムデコーダとを、 備えたことを特徴とする半導体記憶装置。
  4. 【請求項４】 ヒューズが切断されていない状態でテス
    トモードが設定され、該ヒューズを切断することによっ
    て通常動作モードが設定されるモード設定回路と、 外部から与えられる制御信号に基づいて読み書きの動作
    制御信号を生成する内部信号生成回路と、 前記モード設定回路に通常動作モードが設定されている
    ときには、特定の動作制御用の入力端子に入力される信
    号を対応する制御回路にそのまま出力すると共に、前記
    内部信号生成回路で生成された動作制御信号をそのまま
    動作許可信号として出力し、該モード設定回路にテスト
    モードが設定されているときには、該制御回路を不活性
    化させると共に、前記入力端子に入力されるタイミング
    信号に従って前記動作制御信号のパルス幅を短縮させた
    動作許可信号を出力する時間調整回路と、 メモリセルアレイの列方向のメモリセルをアドレス信号
    に基づいて選択し、前記動作許可信号が与えられている
    間、該選択したメモリセルに対応するカラム線を活性化
    させるカラムデコーダとを、 備えたことを特徴とする半導体記憶装置。
  5. 【請求項５】 前記特定の動作制御用の入力端子は、入
    出力バッファ制御に用いる端子であることを特徴とする
    請求項３または４記載の半導体記憶装置。
  6. 【請求項６】 外部から与えられる制御信号に基づいて
    第１のパルス幅を有する読み書き動作制御信号を生成す
    る内部信号生成回路と、 モード信号によってテストモードが設定された時には、
    前記第１のパルス幅よりも短い第２のパルス幅を有する
    動作制御信号を出力し、該モード信号によって通常動作
    モードが設定された時には、前記第１のパルス幅を有す
    る前記動作許可信号を出力する時間調整回路と、 メモリセルアレイの列方向に配置されたメモリセルを指
    定するアドレス信号及び前記動作許可信号が与えられ、
    該動作許可信号が与えられている間、該アドレス信号に
    よって指定されたメモリセルに対応するカラム線を活性
    化させるカラムデコーダとを、 備えたことを特徴とする半導体記憶装置。
  7. 【請求項７】 外部から与えられる制御信号に基づいて
    第１のパルス幅を有する読み書き動作制御信号を生成す
    る内部信号生成回路と、 テスト時には、前記第１のパルス幅よりも短い第２のパ
    ルス幅を有する動作制御信号を出力し、通常動作時に
    は、前記第１のパルス幅を有する前記動作許可信号を出
    力する時間調整回路と、 メモリセルアレイの列方向に配置されたメモリセルを指
    定するアドレス信号及び前記動作許可信号が与えられ、
    該動作許可信号が与えられている間、該アドレス信号に
    よって指定されたメモリセルに対応するカラム線を活性
    化させるカラムデコーダとを、 備えたことを特徴とする半導体記憶装置。
  8. 【請求項８】 第１の制御信号に基づいて第１のパルス
    幅を有する読み書き動作制御信号を生成する内部信号生
    成回路と、 特定のアドレス信号に応答して、テストモードを指定す
    る信号及び通常動作モードを指定する信号を出力するモ
    ードレジスタと、 制御端子と、 第１及び第２の出力端子を有し、前記テストモードを指
    定する信号に応答して、前記制御端子に与えられた前記
    第１のパルス幅よりも短い第２のパルス幅を有するタイ
    ミング信号を該第１の出力端子から出力し、前記通常動
    作モード信号を指定する信号に応答して、該制御端子に
    与えられた第２の制御信号を該第２の出力端子から出力
    するセレクタと、 前記モードレジスタが通常モードを指定する信号を出力
    しているときには前記第１のパルス幅を有する読み書き
    動作制御信号を動作許可信号として出力し、該モードレ
    ジスタが前記テストモードを指定する信号を出力してい
    るときには前記タイミング信号に基づいて該読み書き動
    作制御信号のパルス幅を前記第２のパルス幅に変換し前
    記第２のパルス幅を有する動作許可信号として出力する
    論理回路と、 メモリセルアレイの列方向に配置されたメモリセルを指
    定するアドレス信号及び前記動作許可信号が与えられ、
    該動作許可信号が与えられている間、該アドレス信号に
    よって指定されたメモリセルに対応するカラム線を活性
    化させるカラムデコーダとを、 備えたことを特徴とする半導体記憶装置。
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