JPH11317098A - 半導体記憶装置及びその試験方法 - Google Patents
半導体記憶装置及びその試験方法Info
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- JPH11317098A JPH11317098A JP10120573A JP12057398A JPH11317098A JP H11317098 A JPH11317098 A JP H11317098A JP 10120573 A JP10120573 A JP 10120573A JP 12057398 A JP12057398 A JP 12057398A JP H11317098 A JPH11317098 A JP H11317098A
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- sense amplifier
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Abstract
(57)【要約】
【課題】 欠陥が容易に発見できて信頼性を向上指せら
れるデバイスの実現及びそのための試験方法の実現。 【解決手段】 センスアンプSAと、センスアンプを活性
化する活性化信号SAE と、センスアンプをデータバスに
接続するコラム選択信号CLとを発生する制御回路とを備
える半導体記憶装置において、制御回路は、活性化信号
SAE とコラム選択信号CLのタイミング差が、所定の設定
範囲内である第１のモードと、活性化信号SAE とコラム
選択信号CLのタイミング差が、所定の設定範囲を越えて
設定できる第２のモードとを備え、第１と第２のモード
が選択可能である。
れるデバイスの実現及びそのための試験方法の実現。 【解決手段】 センスアンプSAと、センスアンプを活性
化する活性化信号SAE と、センスアンプをデータバスに
接続するコラム選択信号CLとを発生する制御回路とを備
える半導体記憶装置において、制御回路は、活性化信号
SAE とコラム選択信号CLのタイミング差が、所定の設定
範囲内である第１のモードと、活性化信号SAE とコラム
選択信号CLのタイミング差が、所定の設定範囲を越えて
設定できる第２のモードとを備え、第１と第２のモード
が選択可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプを有
し、ロウアドレスとコラムアドレスによりメモリセルを
アクセスする半導体記憶装置及びその試験方法に関し、
特にタイミングに関する試験条件を変更可能にして、許
容範囲の測定や厳しい条件での試験を可能にして信頼性
を向上させた半導体記憶装置及びその試験方法に関す
る。
し、ロウアドレスとコラムアドレスによりメモリセルを
アクセスする半導体記憶装置及びその試験方法に関し、
特にタイミングに関する試験条件を変更可能にして、許
容範囲の測定や厳しい条件での試験を可能にして信頼性
を向上させた半導体記憶装置及びその試験方法に関す
る。
【０００２】
【従来の技術】近年、半導体記憶装置（デバイス）は、
その記憶容量の増加、動作速度の高速化と共に、多様な
使用目的における動作の高い信頼性が要求されている。
例えば、銀行のオンライン端末や車両用エンジンの電子
制御などに用いられる場合、その信頼性は非常に高いこ
とが要求される。一方、微細化と記憶容量の増加は欠陥
を有するメモリセルの増加を招き、デバイスの動作の信
頼性は低下する危険性がある。
その記憶容量の増加、動作速度の高速化と共に、多様な
使用目的における動作の高い信頼性が要求されている。
例えば、銀行のオンライン端末や車両用エンジンの電子
制御などに用いられる場合、その信頼性は非常に高いこ
とが要求される。一方、微細化と記憶容量の増加は欠陥
を有するメモリセルの増加を招き、デバイスの動作の信
頼性は低下する危険性がある。
【０００３】信頼性を向上するため、従来のデバイスに
おいては、動作試験を行うことにより欠陥を有するワー
ド線、センスアンプ、メモリセルを見つけ、試験をパス
できないデバイスは不良品とすることで信頼性を向上し
ている。また、製造の歩留りを向上させるため、冗長の
ワード線、センスアンプ、メモリセルを本来のワード
線、センスアンプ、メモリセルと別に設け、動作試験で
欠陥と判定されたワード線、センスアンプ、メモリセル
を冗長用のものに置き換えることが行われている。
おいては、動作試験を行うことにより欠陥を有するワー
ド線、センスアンプ、メモリセルを見つけ、試験をパス
できないデバイスは不良品とすることで信頼性を向上し
ている。また、製造の歩留りを向上させるため、冗長の
ワード線、センスアンプ、メモリセルを本来のワード
線、センスアンプ、メモリセルと別に設け、動作試験で
欠陥と判定されたワード線、センスアンプ、メモリセル
を冗長用のものに置き換えることが行われている。
【０００４】ところが、デバイスを構成する素子の欠陥
には、幅広い欠陥の程度がある。上記の動作試験は、い
わばあるレベル以上の欠陥を発見する試験であり、その
レベルより若干よい程度の欠陥であれば、試験をパス
し、冗長素子との切り換えが行われない場合がある。こ
れらの欠陥を内包した素子はある特定の条件、例えば、
温度、電源電圧、入力タイミングでのみ動作不良とな
り、長期間使用しているうちに欠陥の程度が悪化して不
良を生じることになる。
には、幅広い欠陥の程度がある。上記の動作試験は、い
わばあるレベル以上の欠陥を発見する試験であり、その
レベルより若干よい程度の欠陥であれば、試験をパス
し、冗長素子との切り換えが行われない場合がある。こ
れらの欠陥を内包した素子はある特定の条件、例えば、
温度、電源電圧、入力タイミングでのみ動作不良とな
り、長期間使用しているうちに欠陥の程度が悪化して不
良を生じることになる。
【０００５】このような欠陥を、読み出し動作における
ＤＲＡＭのＣＡＳ系活性化信号を例として説明する。図
１は、ＤＲＡＭのＣＡＳ系活性化信号発生回路の構成を
示す図であり、図２はそこにおける動作波形を示す図で
ある。外部から入力されるアドレスストローブ信号／Ｒ
ＡＳと／ＣＡＳは、それぞれ第１及び第２クロックジェ
ネレータ１１、１２に入力される。図２に示すように、
／ＲＡＳは／ＣＡＳより先に変化し、そのタイミング差
は通常ｔＲＣＤで表される。第１クロックジェネレータ
１１は／ＲＡＳに応じてワード線出力信号ＷＤＤとセン
スアンプ活性化信号ＳＡＥを出力し、第２クロックジェ
ネレータ１２は／ＣＡＳに応じて信号を出力し、その信
号はインバータ１３で反転されて信号ＣＡＳＺとなる。
図２に示すように、ＣＡＳＺはすぐに立ち上がるが、Ｓ
ＡＥは／ＲＡＳの後所定の時間の経過後発生される。こ
れは、上記のワード線出力信号ＷＤＤに応じてアクセス
する行のワード線が活性化され、アクセスする行のメモ
リセルがビット線に接続され、記憶されたデータに応じ
てビット線の電位がある程度変化した時点でセンスアン
プを活性化して、ビット線の電位を増幅するためであ
る。
ＤＲＡＭのＣＡＳ系活性化信号を例として説明する。図
１は、ＤＲＡＭのＣＡＳ系活性化信号発生回路の構成を
示す図であり、図２はそこにおける動作波形を示す図で
ある。外部から入力されるアドレスストローブ信号／Ｒ
ＡＳと／ＣＡＳは、それぞれ第１及び第２クロックジェ
ネレータ１１、１２に入力される。図２に示すように、
／ＲＡＳは／ＣＡＳより先に変化し、そのタイミング差
は通常ｔＲＣＤで表される。第１クロックジェネレータ
１１は／ＲＡＳに応じてワード線出力信号ＷＤＤとセン
スアンプ活性化信号ＳＡＥを出力し、第２クロックジェ
ネレータ１２は／ＣＡＳに応じて信号を出力し、その信
号はインバータ１３で反転されて信号ＣＡＳＺとなる。
図２に示すように、ＣＡＳＺはすぐに立ち上がるが、Ｓ
ＡＥは／ＲＡＳの後所定の時間の経過後発生される。こ
れは、上記のワード線出力信号ＷＤＤに応じてアクセス
する行のワード線が活性化され、アクセスする行のメモ
リセルがビット線に接続され、記憶されたデータに応じ
てビット線の電位がある程度変化した時点でセンスアン
プを活性化して、ビット線の電位を増幅するためであ
る。
【０００６】ＮＡＮＤゲート１４はＳＡＥとＣＡＳＺを
受けてＣＡＳ系活性化信号ＣＡＥを発生し、第３クロッ
クジェネレータ１５に出力する。第３クロックジェネレ
ータ１５は、ＣＡＥを受けてコラム選択信号ＣＬを発生
させる。センスアンプによって電位が増幅されたビット
線は、コラム選択信号ＣＬに応じて導通するコラムゲー
トを介してデータ入出力線に接続され、読み出したデー
タが出力される。
受けてＣＡＳ系活性化信号ＣＡＥを発生し、第３クロッ
クジェネレータ１５に出力する。第３クロックジェネレ
ータ１５は、ＣＡＥを受けてコラム選択信号ＣＬを発生
させる。センスアンプによって電位が増幅されたビット
線は、コラム選択信号ＣＬに応じて導通するコラムゲー
トを介してデータ入出力線に接続され、読み出したデー
タが出力される。
【０００７】ここで、読み出したメモリセルに欠陥があ
って、ビット線に生じる差電圧が小さかったり、センス
アンプに欠陥があって増幅がうまく行えない場合、増幅
されるべきビット線の差電圧の増幅時間は正常なメモリ
セルやセンスアンプを有するビット線よりも遅くなる。
もし欠陥が重大であれば、この読み出し自体が失敗する
か、あるいはこれに続くコラムゲートを介しての読み出
しに失敗して不良と認識される。
って、ビット線に生じる差電圧が小さかったり、センス
アンプに欠陥があって増幅がうまく行えない場合、増幅
されるべきビット線の差電圧の増幅時間は正常なメモリ
セルやセンスアンプを有するビット線よりも遅くなる。
もし欠陥が重大であれば、この読み出し自体が失敗する
か、あるいはこれに続くコラムゲートを介しての読み出
しに失敗して不良と認識される。
【０００８】しかしながら、センスアンプが活性化され
てからビット線がコラムゲートを介してデータ出力線に
接続されまである程度の時間があるため、軽度の欠陥で
ある場合には、データの読み出しにかろうじて成功して
良品とみなされる場合が生じる。この欠陥を含んだメモ
リセル、センスアンプは動作環境、例えば、電源電圧や
動作環境の温度、動作タイミングがある条件になった時
に不良となる危険性がある。
てからビット線がコラムゲートを介してデータ出力線に
接続されまである程度の時間があるため、軽度の欠陥で
ある場合には、データの読み出しにかろうじて成功して
良品とみなされる場合が生じる。この欠陥を含んだメモ
リセル、センスアンプは動作環境、例えば、電源電圧や
動作環境の温度、動作タイミングがある条件になった時
に不良となる危険性がある。
【０００９】
【発明が解決しようとする課題】もちろん試験時には電
源電圧を高くしたり低くしたり、動作環境の温度を高く
したりするなど試験条件をより厳しくした試験を行うこ
とにより、上記のような欠陥を発見できるようにしてい
る。しかし、試験対象のデバイスは製品であり、試験で
あまり過酷な条件を課すことはできない。また、動作環
境の温度を高くする試験は設備も必要で長時間を要する
ため、試験に要するコストが高くなるという問題があ
る。このような問題はデバイスの信頼性を保つ上での大
きな障害になっており、上記のような欠陥が容易に発見
できるようにすること及びそのような試験方法が望まれ
ていた。
源電圧を高くしたり低くしたり、動作環境の温度を高く
したりするなど試験条件をより厳しくした試験を行うこ
とにより、上記のような欠陥を発見できるようにしてい
る。しかし、試験対象のデバイスは製品であり、試験で
あまり過酷な条件を課すことはできない。また、動作環
境の温度を高くする試験は設備も必要で長時間を要する
ため、試験に要するコストが高くなるという問題があ
る。このような問題はデバイスの信頼性を保つ上での大
きな障害になっており、上記のような欠陥が容易に発見
できるようにすること及びそのような試験方法が望まれ
ていた。
【００１０】本発明は、このような問題を解決するため
のもので、欠陥が容易に発見できて信頼性を向上指せら
れるデバイスの実現及びそのための試験方法の実現を目
的とする。
のもので、欠陥が容易に発見できて信頼性を向上指せら
れるデバイスの実現及びそのための試験方法の実現を目
的とする。
【００１１】
【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体記憶装置には、通常の動作では与え
ることにできない厳しい動作タイミングで動作できるよ
うな機構を設ける。具体的には、試験時にはセンスアン
プ活性化信号を任意のタイミングで発生できるようにす
る。これを利用して厳しい動作タイミングで試験できる
ようにして、欠陥の程度を評価できるようにし、欠陥の
程度に応じた対策をとれるようにすることで、デバイス
の信頼性を向上させる。
め、本発明の半導体記憶装置には、通常の動作では与え
ることにできない厳しい動作タイミングで動作できるよ
うな機構を設ける。具体的には、試験時にはセンスアン
プ活性化信号を任意のタイミングで発生できるようにす
る。これを利用して厳しい動作タイミングで試験できる
ようにして、欠陥の程度を評価できるようにし、欠陥の
程度に応じた対策をとれるようにすることで、デバイス
の信頼性を向上させる。
【００１２】すなわち、本発明の半導体記憶装置は、セ
ンスアンプと、センスアンプを活性化するセンスアンプ
活性化信号と、センスアンプをデータバスに接続するコ
ラム選択信号とを発生する制御回路とを備える半導体記
憶装置において、制御回路は、センスアンプ活性化信号
とコラム選択信号のタイミング差が、所定の設定範囲内
である第１のモードと、センスアンプ活性化信号とコラ
ム選択信号のタイミング差が、前記所定の設定範囲を越
えて設定できる第２のモードとを備え、第１と第２のモ
ードが選択可能であることを特徴とする。
ンスアンプと、センスアンプを活性化するセンスアンプ
活性化信号と、センスアンプをデータバスに接続するコ
ラム選択信号とを発生する制御回路とを備える半導体記
憶装置において、制御回路は、センスアンプ活性化信号
とコラム選択信号のタイミング差が、所定の設定範囲内
である第１のモードと、センスアンプ活性化信号とコラ
ム選択信号のタイミング差が、前記所定の設定範囲を越
えて設定できる第２のモードとを備え、第１と第２のモ
ードが選択可能であることを特徴とする。
【００１３】第２のモードにおけるセンスアンプ活性化
信号とコラム選択信号のタイミング差は、外部からの設
定入力信号により設定可能であることが望ましい。ま
た、第２のモードにおいては、設定入力信号のタイミン
グ変化に応じて、センスアンプ活性化信号とコラム選択
信号のタイミング差が変化するようにする。対象となる
半導体記憶装置がＤＲＡＭである場合には、外部入力信
号はＣＡＳ信号又は／ＣＡＳ信号を利用する。
信号とコラム選択信号のタイミング差は、外部からの設
定入力信号により設定可能であることが望ましい。ま
た、第２のモードにおいては、設定入力信号のタイミン
グ変化に応じて、センスアンプ活性化信号とコラム選択
信号のタイミング差が変化するようにする。対象となる
半導体記憶装置がＤＲＡＭである場合には、外部入力信
号はＣＡＳ信号又は／ＣＡＳ信号を利用する。
【００１４】対象となる半導体記憶装置がＳＤＲＡＭで
ある場合には、外部入力信号はＣＡＳ信号又は／ＣＡＳ
信号を取り込む時のクロック信号を利用する。第１のモ
ードを通常モードとし、第２のモードをテストモードと
して試験を行う。対象となる半導体記憶装置がＤＲＡＭ
である場合の試験方法は、第２のモードを選択し、ＣＡ
Ｓ信号又は／ＣＡＳ信号のタイミングを早くして、セン
スアンプによる増幅が終了しないタイミングでコラム選
択信号を出力して、センスアンプをデータバスに接続し
た時の読み出しデータの確認を行う。
ある場合には、外部入力信号はＣＡＳ信号又は／ＣＡＳ
信号を取り込む時のクロック信号を利用する。第１のモ
ードを通常モードとし、第２のモードをテストモードと
して試験を行う。対象となる半導体記憶装置がＤＲＡＭ
である場合の試験方法は、第２のモードを選択し、ＣＡ
Ｓ信号又は／ＣＡＳ信号のタイミングを早くして、セン
スアンプによる増幅が終了しないタイミングでコラム選
択信号を出力して、センスアンプをデータバスに接続し
た時の読み出しデータの確認を行う。
【００１５】
【発明の実施の形態】図３は、本発明の実施例のＣＡＳ
系の活性化信号発生回路の構成を示す図であり、図４は
図３の回路における動作波形を示す図である。図１と比
較して明らかなように、本発明の実施例のＣＡＳ系の活
性化信号発生回路は、センスアンプ活性化信号ＳＡＥと
制御信号ＴＥを受けるＮＯＲゲート２１とその出力を反
転するインバータ２２が設けられ、その出力ＳＡＥ’が
ＮＡＮＤゲート１４に入力される点が、図１に示した従
来例と異なり、他は従来例と同じである。
系の活性化信号発生回路の構成を示す図であり、図４は
図３の回路における動作波形を示す図である。図１と比
較して明らかなように、本発明の実施例のＣＡＳ系の活
性化信号発生回路は、センスアンプ活性化信号ＳＡＥと
制御信号ＴＥを受けるＮＯＲゲート２１とその出力を反
転するインバータ２２が設けられ、その出力ＳＡＥ’が
ＮＡＮＤゲート１４に入力される点が、図１に示した従
来例と異なり、他は従来例と同じである。
【００１６】制御信号ＴＥが「低（Ｌ）」の場合、セン
スアンプ活性化信号ＳＡＥは、ＮＯＲゲート２１とイン
バータ２２で２回反転されてＳＡＥ’になる。従って、
ＮＡＮＤゲート１４に入力される信号はＳＡＥ’は、従
来例においてＮＡＮＤゲート１４に入力される信号ＳＡ
Ｅより若干遅れている以外は同じ信号である。従って、
図４に示すように、制御信号ＴＥが「低（Ｌ）」の場合
従来例とほぼ同じ動作でコラム選択信号ＣＬが発生され
る。
スアンプ活性化信号ＳＡＥは、ＮＯＲゲート２１とイン
バータ２２で２回反転されてＳＡＥ’になる。従って、
ＮＡＮＤゲート１４に入力される信号はＳＡＥ’は、従
来例においてＮＡＮＤゲート１４に入力される信号ＳＡ
Ｅより若干遅れている以外は同じ信号である。従って、
図４に示すように、制御信号ＴＥが「低（Ｌ）」の場合
従来例とほぼ同じ動作でコラム選択信号ＣＬが発生され
る。
【００１７】これに対して、制御信号ＴＥが「高
（Ｈ）」の場合、ＳＡＥ’はＳＡＥにかかわらず「Ｈ」
になるから、ＮＡＮＤゲート１４の出力であるＣＡＳ系
活性化信号ＣＡＥはＣＡＳＺが変化すると直ちに変化
し、これに応じて第３クロックジェネレータ１５はコラ
ム選択信号ＣＬを発生させる。従って、制御信号ＴＥが
「Ｈ」の場合、ＣＡＳ系活性化信号ＣＡＥはセンスアン
プ活性化信号ＳＡＥに律則されず、アドレスストローブ
信号／ＣＡＳのタイミングに応じて決定されることにな
る。
（Ｈ）」の場合、ＳＡＥ’はＳＡＥにかかわらず「Ｈ」
になるから、ＮＡＮＤゲート１４の出力であるＣＡＳ系
活性化信号ＣＡＥはＣＡＳＺが変化すると直ちに変化
し、これに応じて第３クロックジェネレータ１５はコラ
ム選択信号ＣＬを発生させる。従って、制御信号ＴＥが
「Ｈ」の場合、ＣＡＳ系活性化信号ＣＡＥはセンスアン
プ活性化信号ＳＡＥに律則されず、アドレスストローブ
信号／ＣＡＳのタイミングに応じて決定されることにな
る。
【００１８】すなわち、本実施例のＣＡＳ系の活性化信
号発生回路では、制御信号ＴＥが「Ｌ」の場合、従来と
同様に／ＲＡＳと／ＣＡＳの遅延時間ｔＲＣＤをいくら
小さくしてもデバイスではセンスアンプが活性化されて
から一定時間たたないとＣＡＳ系回路の活性化は行わな
い。これに対して、ＴＥが「Ｈ」の場合には、ｔＲＣＤ
の設定により、ＣＡＳ系活性化のタイミングをアナログ
的にどのタイミングにすることもできる。従って、通常
動作時にはＴＥを「Ｈ」とし、試験時にはＴＥを「Ｌ」
としてｔＲＣＤを変化させることにより、ＣＡＳ系活性
化のタイミング条件を厳しくしても動作するかを試験で
きる。
号発生回路では、制御信号ＴＥが「Ｌ」の場合、従来と
同様に／ＲＡＳと／ＣＡＳの遅延時間ｔＲＣＤをいくら
小さくしてもデバイスではセンスアンプが活性化されて
から一定時間たたないとＣＡＳ系回路の活性化は行わな
い。これに対して、ＴＥが「Ｈ」の場合には、ｔＲＣＤ
の設定により、ＣＡＳ系活性化のタイミングをアナログ
的にどのタイミングにすることもできる。従って、通常
動作時にはＴＥを「Ｈ」とし、試験時にはＴＥを「Ｌ」
としてｔＲＣＤを変化させることにより、ＣＡＳ系活性
化のタイミング条件を厳しくしても動作するかを試験で
きる。
【００１９】図５は、ＤＲＡＭのメモリセル／センスア
ンプの構成例を示す図である。この図を参照して、本実
施例のＣＡＳ系の活性化信号発生回路により発生した信
号を利用して行う試験について説明する。図５におい
て、ＷＬ１〜ＷＬｎはワード線であり、ＢＬ１と／ＢＬ
１はビット線対であり、図示していないがこのようなビ
ット線対が多数設けられている。ワード線ＷＬ１〜ＷＬ
ｎとビット線対ＢＬ１、／ＢＬ１の交点に対応してメモ
リセルを構成するトランジスタと容量Ｃ１、Ｃ２…が設
けられている。参照番号３１で示す３個のトランジスタ
で構成される部分は、読み出し動作及び書込み動作の前
に、ビット線リセット信号ＢＲＳに応じてビット線対Ｂ
Ｌ１、／ＢＬ１の電位をプリチャージ電位にするリセッ
ト動作部で、ＶＰＲはプリチャージ用の電源線である。
参照符号ＳＡで示す部分はセンスアンプであり、センス
アンプドライバを構成するＮチャンネルトランジスタＮ
ＳＡとＰチャンネルトランジスタＰＳＡがセンスアンプ
活性化信号ＳＡＥに応じて導通すると、電源線に接続さ
れて活性化し、ビット線対ＢＬ１、／ＢＬ１の電位差を
増幅する。参照番号３２で示される２個のトランジスタ
で構成される部分は、コラム選択ゲートであり、コラム
選択信号ＣＬに応じてビット線対ＢＬ１、／ＢＬ１をデ
ータ入出力線ＤＢ、／ＤＢに接続する。センスバッファ
・ライトアンプ３４は、読み出し動作時にはコラム選択
ゲートが導通してデータ入出力線ＤＢ、／ＤＢに現れた
ビット線対ＢＬ１、／ＢＬ１の電位差を増幅して読み出
しデータとして出力し、書込み動作時にはデータ入出力
線ＤＢ、／ＤＢを書込みデータに応じた状態にする。こ
のデータ入出力線ＤＢ、／ＤＢの状態は、コラム選択ゲ
ートが導通するとビット線対ＢＬ１、／ＢＬ１に印加さ
れる。第４クロックジェネレータ３５は、ＣＡＳ系活性
化信号ＣＡＥを受けて、センスバッファ・ライトアンプ
３４の動作を制御する信号を出力する。
ンプの構成例を示す図である。この図を参照して、本実
施例のＣＡＳ系の活性化信号発生回路により発生した信
号を利用して行う試験について説明する。図５におい
て、ＷＬ１〜ＷＬｎはワード線であり、ＢＬ１と／ＢＬ
１はビット線対であり、図示していないがこのようなビ
ット線対が多数設けられている。ワード線ＷＬ１〜ＷＬ
ｎとビット線対ＢＬ１、／ＢＬ１の交点に対応してメモ
リセルを構成するトランジスタと容量Ｃ１、Ｃ２…が設
けられている。参照番号３１で示す３個のトランジスタ
で構成される部分は、読み出し動作及び書込み動作の前
に、ビット線リセット信号ＢＲＳに応じてビット線対Ｂ
Ｌ１、／ＢＬ１の電位をプリチャージ電位にするリセッ
ト動作部で、ＶＰＲはプリチャージ用の電源線である。
参照符号ＳＡで示す部分はセンスアンプであり、センス
アンプドライバを構成するＮチャンネルトランジスタＮ
ＳＡとＰチャンネルトランジスタＰＳＡがセンスアンプ
活性化信号ＳＡＥに応じて導通すると、電源線に接続さ
れて活性化し、ビット線対ＢＬ１、／ＢＬ１の電位差を
増幅する。参照番号３２で示される２個のトランジスタ
で構成される部分は、コラム選択ゲートであり、コラム
選択信号ＣＬに応じてビット線対ＢＬ１、／ＢＬ１をデ
ータ入出力線ＤＢ、／ＤＢに接続する。センスバッファ
・ライトアンプ３４は、読み出し動作時にはコラム選択
ゲートが導通してデータ入出力線ＤＢ、／ＤＢに現れた
ビット線対ＢＬ１、／ＢＬ１の電位差を増幅して読み出
しデータとして出力し、書込み動作時にはデータ入出力
線ＤＢ、／ＤＢを書込みデータに応じた状態にする。こ
のデータ入出力線ＤＢ、／ＤＢの状態は、コラム選択ゲ
ートが導通するとビット線対ＢＬ１、／ＢＬ１に印加さ
れる。第４クロックジェネレータ３５は、ＣＡＳ系活性
化信号ＣＡＥを受けて、センスバッファ・ライトアンプ
３４の動作を制御する信号を出力する。
【００２０】図６は、図５の回路の読み出し時の動作波
形を示す図である。まず、通常動作について説明する。
アクセス動作の開始前、ＢＲＳは「Ｈ」であり、ビット
線対ＢＬ１、／ＢＬ１の電位はプリチャージレベルにな
っている。ここで／ＲＡＳに続いて／ＣＡＳが入力され
る。このタイミングの差がｔＲＣＤである。／ＲＡＳと
／ＣＡＳの入力に応じて、ＢＲＳが「Ｌ」になり、リセ
ット動作部は動作を停止する。図３の第１クロックジェ
ネレータ１１は／ＲＡＳを受けるとワード線出力信号Ｗ
ＤＤを出力するので、これに応じてワード線選択信号Ｗ
Ｌ１が出力され、メモリセルのトランジスタＴｒ１が導
通して容量Ｃ１に記憶されたデータに応じてビット線Ｂ
Ｌ１の電位が変化を開始する。第１クロックジェネレー
タ１１は、ビット線ＢＬ１と／ＢＬ１の間の電位差があ
る程度大きくなった時点でセンスアンプ活性化信号ＳＡ
Ｅを出力するので、センスアンプＳＡが動作を開始す
る。センスアンプＳＡは、ビット線ＢＬ１と／ＢＬ１の
間の電位差を更に増幅する。ここで、図６で実線で示す
ＢＬ１、／ＢＬ１は欠陥のない場合のＢＬ１、／ＢＬ１
の電位の変化を示す。
形を示す図である。まず、通常動作について説明する。
アクセス動作の開始前、ＢＲＳは「Ｈ」であり、ビット
線対ＢＬ１、／ＢＬ１の電位はプリチャージレベルにな
っている。ここで／ＲＡＳに続いて／ＣＡＳが入力され
る。このタイミングの差がｔＲＣＤである。／ＲＡＳと
／ＣＡＳの入力に応じて、ＢＲＳが「Ｌ」になり、リセ
ット動作部は動作を停止する。図３の第１クロックジェ
ネレータ１１は／ＲＡＳを受けるとワード線出力信号Ｗ
ＤＤを出力するので、これに応じてワード線選択信号Ｗ
Ｌ１が出力され、メモリセルのトランジスタＴｒ１が導
通して容量Ｃ１に記憶されたデータに応じてビット線Ｂ
Ｌ１の電位が変化を開始する。第１クロックジェネレー
タ１１は、ビット線ＢＬ１と／ＢＬ１の間の電位差があ
る程度大きくなった時点でセンスアンプ活性化信号ＳＡ
Ｅを出力するので、センスアンプＳＡが動作を開始す
る。センスアンプＳＡは、ビット線ＢＬ１と／ＢＬ１の
間の電位差を更に増幅する。ここで、図６で実線で示す
ＢＬ１、／ＢＬ１は欠陥のない場合のＢＬ１、／ＢＬ１
の電位の変化を示す。
【００２１】前述のように、通常動作の時には、センス
アンプ活性化信号ＳＡＥが出力された後、３段分のゲー
トでの遅延の後、ＣＡＳ系活性化信号ＣＡＥが立ち上が
る。そして、第３クロックジェネレータ１５は、ＣＡＥ
の後所定時間後にコラム選択信号ＣＬを出力し、これに
応じてビット線対ＢＬ１、／ＢＬ１がデータ入出力線Ｄ
Ｂ、／ＤＢに接続される。欠陥がなければ、ＢＬ１、／
ＢＬ１の電位差は所定値まで増幅されている。このよう
に、通常動作時には、センスアンプＳＡによりビット線
ＢＬ１と／ＢＬ１の間の電位差が十分に増幅された後、
コラム選択ゲートが導通するように、センスアンプ活性
化信号ＳＡＥの出力後、ある程度の時間が経過してから
コラム選択信号が立ち上がるようになっている。
アンプ活性化信号ＳＡＥが出力された後、３段分のゲー
トでの遅延の後、ＣＡＳ系活性化信号ＣＡＥが立ち上が
る。そして、第３クロックジェネレータ１５は、ＣＡＥ
の後所定時間後にコラム選択信号ＣＬを出力し、これに
応じてビット線対ＢＬ１、／ＢＬ１がデータ入出力線Ｄ
Ｂ、／ＤＢに接続される。欠陥がなければ、ＢＬ１、／
ＢＬ１の電位差は所定値まで増幅されている。このよう
に、通常動作時には、センスアンプＳＡによりビット線
ＢＬ１と／ＢＬ１の間の電位差が十分に増幅された後、
コラム選択ゲートが導通するように、センスアンプ活性
化信号ＳＡＥの出力後、ある程度の時間が経過してから
コラム選択信号が立ち上がるようになっている。
【００２２】前述のように、メモリセルに欠陥があっ
て、ビット線に生じる差電圧が小さかったり、センスア
ンプに欠陥があって増幅がうまく行えない場合、増幅さ
れるべきビット線の差電圧の増幅時間は正常なメモリセ
ルやセンスアンプを有するビット線よりも遅くなる。も
し欠陥が重大であれば、この増幅自体が行えなかった
り、逆の電位差に増幅するといった欠陥になる。しか
し、軽度の欠陥である場合には、図６で破線で示すよう
に、単に増幅が遅くなるだけであり、センスアンプが活
性化されてからビット線がコラムゲートが導通するまで
ある程度の時間があるため、コラムゲートが導通した時
点ではある程度の電位差に増幅され、データの読み出し
にかろうじて成功して良品とみなされる場合が生じる。
て、ビット線に生じる差電圧が小さかったり、センスア
ンプに欠陥があって増幅がうまく行えない場合、増幅さ
れるべきビット線の差電圧の増幅時間は正常なメモリセ
ルやセンスアンプを有するビット線よりも遅くなる。も
し欠陥が重大であれば、この増幅自体が行えなかった
り、逆の電位差に増幅するといった欠陥になる。しか
し、軽度の欠陥である場合には、図６で破線で示すよう
に、単に増幅が遅くなるだけであり、センスアンプが活
性化されてからビット線がコラムゲートが導通するまで
ある程度の時間があるため、コラムゲートが導通した時
点ではある程度の電位差に増幅され、データの読み出し
にかろうじて成功して良品とみなされる場合が生じる。
【００２３】本実施例では、図３及び図４で説明したよ
うに、制御信号ＴＥを「Ｈ」にすれば、センスアンプ活
性化信号ＳＡＥとＣＡＳ系活性化信号ＣＡＥの間の時間
を外部からの制御により短縮することができる。コラム
選択信号ＣＬは、ＣＡＳ系活性化信号ＣＡＥの後所定時
間後に立ち上がるので、センスアンプ活性化信号ＳＡＥ
とコラム選択信号ＣＬの間の時間を短縮することができ
る。図６において、コラム選択信号ＣＬの立ち上がりタ
イミングをセンスアンプ活性化信号ＳＡＥの方に近づけ
ると、ビット線対ＢＬ１、／ＢＬ１の電位差が十分に増
幅されない時点でコラムゲートが導通し、これまで良品
とみなされていた軽度の欠陥を有するものは正常な動作
が行えなくなり、欠陥があることが分かる。
うに、制御信号ＴＥを「Ｈ」にすれば、センスアンプ活
性化信号ＳＡＥとＣＡＳ系活性化信号ＣＡＥの間の時間
を外部からの制御により短縮することができる。コラム
選択信号ＣＬは、ＣＡＳ系活性化信号ＣＡＥの後所定時
間後に立ち上がるので、センスアンプ活性化信号ＳＡＥ
とコラム選択信号ＣＬの間の時間を短縮することができ
る。図６において、コラム選択信号ＣＬの立ち上がりタ
イミングをセンスアンプ活性化信号ＳＡＥの方に近づけ
ると、ビット線対ＢＬ１、／ＢＬ１の電位差が十分に増
幅されない時点でコラムゲートが導通し、これまで良品
とみなされていた軽度の欠陥を有するものは正常な動作
が行えなくなり、欠陥があることが分かる。
【００２４】このようにして、現在は軽度であっても動
作の不安定性や将来の動作不良を招きかねない欠陥を有
するメモリセル、センスアンプを検出できることにな
り、これらを冗長用の素子と置き換えて救済するか、あ
るいは不良品として排除することができる。従って、デ
バイスの信頼性が向上する。次に、実施例における制御
信号ＴＥの発生回路について説明する。図７は、ＴＥ信
号発生回路の構成例を示す図である。図７の（１）は、
デバイスに設けたパッド４１と、インバータ４３、４４
と抵抗４１で構成され、プロービングテスト時にパッド
４１に電圧を印加することによりＴＥを発生する回路で
ある。パッド４１に電圧を印加しない時には、インバー
タ４３の入力は抵抗４１を介して接地されるのでＴＥは
「Ｌ」になり、パッド４１に電圧を印加した時には、イ
ンバータ４３の入力は「Ｈ」になるので、ＴＥは「Ｈ」
になる。
作の不安定性や将来の動作不良を招きかねない欠陥を有
するメモリセル、センスアンプを検出できることにな
り、これらを冗長用の素子と置き換えて救済するか、あ
るいは不良品として排除することができる。従って、デ
バイスの信頼性が向上する。次に、実施例における制御
信号ＴＥの発生回路について説明する。図７は、ＴＥ信
号発生回路の構成例を示す図である。図７の（１）は、
デバイスに設けたパッド４１と、インバータ４３、４４
と抵抗４１で構成され、プロービングテスト時にパッド
４１に電圧を印加することによりＴＥを発生する回路で
ある。パッド４１に電圧を印加しない時には、インバー
タ４３の入力は抵抗４１を介して接地されるのでＴＥは
「Ｌ」になり、パッド４１に電圧を印加した時には、イ
ンバータ４３の入力は「Ｈ」になるので、ＴＥは「Ｈ」
になる。
【００２５】図７の（２）は、デバイスに設けたパッド
５１と、トランジスタ５２〜５６と、インバータ５７、
５８で構成され、ＴＥは、パッド５１に電源電圧より高
い電圧を印加すると「Ｈ」になり、パッド５１に電圧を
印加しないと「Ｌ」になる。また、ＤＲＡＭなどでは、
／ＲＡＳと／ＣＡＳの入力タイミングとその時の他の入
出力ピンの状態により各種のモードを指定できるように
なっているが、これを利用してＴＥを発生させることも
可能である。例えば、／ＲＡＳの前に／ＣＡＳを入力
し、／ＷＥ端子を「Ｈ」にするＷＢＣＲ(CAS before RA
S cycle で/WE端子を「Ｈ」する。）のような特殊タイ
ミング入力時に、あるアドレスピン等の特定入力ピンに
電圧を印加することにより、制御信号ＴＥが「Ｌ」から
「Ｈ」に変化する回路を設ける。この場合の入力信号の
波形を図８に示す。図示のように、／ＷＥを「Ｈ」に、
あるアドレスピンを「Ｈ」にした状態で、／ＲＡＳの前
に／ＣＡＳを入力すると、ＴＥが「Ｈ」になる。後の動
作は同じであり、／ＲＡＳと／ＣＡＳのタイミング差を
適当に設定して試験を行う。
５１と、トランジスタ５２〜５６と、インバータ５７、
５８で構成され、ＴＥは、パッド５１に電源電圧より高
い電圧を印加すると「Ｈ」になり、パッド５１に電圧を
印加しないと「Ｌ」になる。また、ＤＲＡＭなどでは、
／ＲＡＳと／ＣＡＳの入力タイミングとその時の他の入
出力ピンの状態により各種のモードを指定できるように
なっているが、これを利用してＴＥを発生させることも
可能である。例えば、／ＲＡＳの前に／ＣＡＳを入力
し、／ＷＥ端子を「Ｈ」にするＷＢＣＲ(CAS before RA
S cycle で/WE端子を「Ｈ」する。）のような特殊タイ
ミング入力時に、あるアドレスピン等の特定入力ピンに
電圧を印加することにより、制御信号ＴＥが「Ｌ」から
「Ｈ」に変化する回路を設ける。この場合の入力信号の
波形を図８に示す。図示のように、／ＷＥを「Ｈ」に、
あるアドレスピンを「Ｈ」にした状態で、／ＲＡＳの前
に／ＣＡＳを入力すると、ＴＥが「Ｈ」になる。後の動
作は同じであり、／ＲＡＳと／ＣＡＳのタイミング差を
適当に設定して試験を行う。
【００２６】他にも近年の半導体記憶装置に用いられる
モード・レジスタ・セット方式、パケット方式等を利用
してＴＥ信号発生回路を実現することができる。上記の
実施例は汎用のＤＲＡＭにおける例であるが、近年動作
速度を高速化するために、外部から供給されるクロック
信号に同期して動作するシンクロナスＤＲＡＭ（ＳＤＲ
ＡＭ）と呼ばれる半導体記憶装置が実用に供されてい
る。ＳＤＲＡＭの場合、内部／ＲＡＳや内部／ＣＡＳ及
びセンスアンプ活性化信号ＳＡＥなどの発生はクロック
に同期して行われるので、図３のような回路を使用して
／ＲＡＳと／ＣＡＳの入力タイミングをずらしても、セ
ンスアンプ活性化信号ＳＡＥとコラム選択信号ＣＬの間
の時間を変化させることはできない。そこで、ＳＤＲＡ
Ｍの場合には、テスタなどが備えるクロック信号のタイ
ミングを途中でずらす機能を使用する。
モード・レジスタ・セット方式、パケット方式等を利用
してＴＥ信号発生回路を実現することができる。上記の
実施例は汎用のＤＲＡＭにおける例であるが、近年動作
速度を高速化するために、外部から供給されるクロック
信号に同期して動作するシンクロナスＤＲＡＭ（ＳＤＲ
ＡＭ）と呼ばれる半導体記憶装置が実用に供されてい
る。ＳＤＲＡＭの場合、内部／ＲＡＳや内部／ＣＡＳ及
びセンスアンプ活性化信号ＳＡＥなどの発生はクロック
に同期して行われるので、図３のような回路を使用して
／ＲＡＳと／ＣＡＳの入力タイミングをずらしても、セ
ンスアンプ活性化信号ＳＡＥとコラム選択信号ＣＬの間
の時間を変化させることはできない。そこで、ＳＤＲＡ
Ｍの場合には、テスタなどが備えるクロック信号のタイ
ミングを途中でずらす機能を使用する。
【００２７】図９は、上記のようなテスタの機能を利用
してＳＤＲＡＭにおける内部／ＣＡＳの発生をずらす方
法を示すタイムチャートである。図示のように、／ＲＡ
Ｓが入力されると内部／ＲＡＳが発生され、その後３番
目のクロックＣＬＫの時に／ＣＡＳが入力され、それに
応じて内部／ＣＡＳが発生される。通常動作時には、一
定のサイクルのクロックが入力されるが、試験のために
内部／ＣＡＳの発生タイミングをずらす時には、図示の
ように内部／ＲＡＳを発生させたクロックＣＬＫから３
番目以降のクロックは、速くなる方向にずらす。これに
より、内部／ＣＡＳは、ずれた３番目のクロックの立ち
上がりエッジに同期して発生されるので、通常時に比べ
て、内部／ＲＡＳが発生されてから内部／ＣＡＳが発生
されるまでの時間、すなわち、センスアンプ活性化信号
ＳＡＥとコラム選択信号ＣＬの間の時間を変化させるこ
とができる。クロックをずらす量を変化させながら試験
を行う。
してＳＤＲＡＭにおける内部／ＣＡＳの発生をずらす方
法を示すタイムチャートである。図示のように、／ＲＡ
Ｓが入力されると内部／ＲＡＳが発生され、その後３番
目のクロックＣＬＫの時に／ＣＡＳが入力され、それに
応じて内部／ＣＡＳが発生される。通常動作時には、一
定のサイクルのクロックが入力されるが、試験のために
内部／ＣＡＳの発生タイミングをずらす時には、図示の
ように内部／ＲＡＳを発生させたクロックＣＬＫから３
番目以降のクロックは、速くなる方向にずらす。これに
より、内部／ＣＡＳは、ずれた３番目のクロックの立ち
上がりエッジに同期して発生されるので、通常時に比べ
て、内部／ＲＡＳが発生されてから内部／ＣＡＳが発生
されるまでの時間、すなわち、センスアンプ活性化信号
ＳＡＥとコラム選択信号ＣＬの間の時間を変化させるこ
とができる。クロックをずらす量を変化させながら試験
を行う。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
本発明によれば、出荷後使用中に不良になる危険性をも
った軽度の欠陥を有する素子を検出して救済あるいは排
除することができるようになり、デバイスの動作信頼性
を向上させることができる。
本発明によれば、出荷後使用中に不良になる危険性をも
った軽度の欠陥を有する素子を検出して救済あるいは排
除することができるようになり、デバイスの動作信頼性
を向上させることができる。
【図１】従来のＣＡＳ系活性化信号発生回路の構成を示
す図である。
す図である。
【図２】従来のＣＡＳ系活性化信号発生回路の動作を示
す図である。
す図である。
【図３】本発明の実施例のＣＡＳ系活性化信号発生回路
の構成を示す図である。
の構成を示す図である。
【図４】本発明の実施例のＣＡＳ系活性化信号発生回路
の動作を示す図である。
の動作を示す図である。
【図５】ＤＲＡＭのメモリセル／センスアンプの構成例
を示す図である。
を示す図である。
【図６】本発明を適用したＤＲＡＭの動作波形を説明す
る図である。
る図である。
【図７】制御信号ＴＥを発生させる回路例を示す図であ
る。
る。
【図８】既存の機能を利用してＴＥを発生させる回路を
設けた場合の入力波形を示す図である。
設けた場合の入力波形を示す図である。
【図９】ＳＤＲＡＭにおける内部／ＣＡＳ信号の発生タ
イミングをずらす方法を示す図である。
イミングをずらす方法を示す図である。
１１…第１クロックジェネレータ １２…第２クロックジェネレータ １５…第３クロックジェネレータ ３１…ビット線リセット回路 ３２…コラム選択ゲート ３５…第４クロックジェネレータ ＷＬ１〜ＷＬｎ…ワード線 ＢＬ１、／ＢＬ１…ビット線 ＳＡ…センスアンプ
Claims (8)
- 【請求項１】 センスアンプと、 該センスアンプを活性化するセンスアンプ活性化信号
と、前記センスアンプをデータバスに接続するコラム選
択信号とを発生する制御回路とを備える半導体記憶装置
において、 前記制御回路は、 前記センスアンプ活性化信号と前記コラム選択信号のタ
イミング差が、第１の時間である第１のモードと、 前記センスアンプ活性化信号と前記コラム選択信号のタ
イミング差が、前記第１の時間より短かい第２の時間に
設定できる第２のモードとを備え、 前記第１と第２のモードが選択可能であることを特徴と
する半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置であっ
て、 前記第２のモードにおける前記センスアンプ活性化信号
と前記コラム選択信号のタイミング差は、外部からの設
定入力信号により設定可能である半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置であっ
て、 前記第２のモードにおいて、前記設定入力信号のタイミ
ング変化に応じて、前記センスアンプ活性化信号と前記
コラム選択信号のタイミング差が変化する半導体記憶装
置。 - 【請求項４】 請求項３に記載の半導体記憶装置であっ
て、 当該半導体記憶装置はＤＲＡＭで、前記外部入力信号は
ＣＡＳ信号又は／ＣＡＳ信号である半導体記憶装置。 - 【請求項５】 請求項３に記載の半導体記憶装置であっ
て、 当該半導体記憶装置はＳＤＲＡＭで、前記外部入力信号
はＣＡＳ信号又は／ＣＡＳ信号を取り込む時のクロック
信号である半導体記憶装置。 - 【請求項６】 請求項１に記載の半導体記憶装置であっ
て、 前記第１のモードは通常モードであり、前記第２のモー
ドはテストモードである半導体記憶装置。 - 【請求項７】 請求項４に記載の半導体記憶装置の試験
方法であって、 前記第２のモードを選択し、前記ＣＡＳ信号又は／ＣＡ
Ｓ信号のタイミングを早くして、前記センスアンプによ
る増幅が終了しないタイミングで前記コラム選択信号を
出力して、前記センスアンプを前記データバスに接続し
た時の読み出しデータの確認を行うことを特徴とする半
導体記憶装置の試験方法。 - 【請求項８】 センスアンプと、 該センスアンプを活性化するセンスアンプ活性化信号
と、前記センスアンプをデータバスに接続するコラム選
択信号とを発生する制御回路とを備える半導体記憶装置
において、 前記制御回路は、 テストモード時、前記センスアンプ活性化信号と前記コ
ラム選択信号のタイミング差を、外部信号に応答して制
御可能なように構成されていることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120573A JPH11317098A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120573A JPH11317098A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317098A true JPH11317098A (ja) | 1999-11-16 |
Family
ID=14789647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120573A Withdrawn JPH11317098A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317098A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7006395B2 (en) | 2001-11-20 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US7558137B2 (en) | 2006-09-27 | 2009-07-07 | Fujitsu Microelectronics Limited | Semiconductor memory and testing method of same |
| JP2010250892A (ja) * | 2009-04-15 | 2010-11-04 | Internatl Business Mach Corp <Ibm> | 半導体記憶装置 |
-
1998
- 1998-04-30 JP JP10120573A patent/JPH11317098A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7006395B2 (en) | 2001-11-20 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US7558137B2 (en) | 2006-09-27 | 2009-07-07 | Fujitsu Microelectronics Limited | Semiconductor memory and testing method of same |
| JP2010250892A (ja) * | 2009-04-15 | 2010-11-04 | Internatl Business Mach Corp <Ibm> | 半導体記憶装置 |
| US8295105B2 (en) | 2009-04-15 | 2012-10-23 | International Business Machines Corporation | Semiconductor memory device |
| US8717836B2 (en) | 2009-04-15 | 2014-05-06 | International Business Machines Corporation | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |