KR20030010466A - 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치 - Google Patents

리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치 Download PDF

Info

Publication number
KR20030010466A
KR20030010466A KR1020020007349A KR20020007349A KR20030010466A KR 20030010466 A KR20030010466 A KR 20030010466A KR 1020020007349 A KR1020020007349 A KR 1020020007349A KR 20020007349 A KR20020007349 A KR 20020007349A KR 20030010466 A KR20030010466 A KR 20030010466A
Authority
KR
South Korea
Prior art keywords
signal
command
circuit
activation
row
Prior art date
Application number
KR1020020007349A
Other languages
English (en)
Inventor
츠보우치야요이
이토다카시
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030010466A publication Critical patent/KR20030010466A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명의 반도체 기억 장치는 워드선을 활성화하는 시각과 이것을 지연시켜 센스 앰프를 활성화하는 시각 사이의 지연 시간을 통상 판독 동작과 리프레시 동작에서 변경하는 로우계 제어 회로(64)를 마련하는 것으로, 리프레시 시간을 길게 하여 메모리 셀의 전하가 감소한 경우에도, 센스 앰프의 감도가 향상되므로 리프레시 동작이 가능해진다. 따라서 리프레시 간격을 길게 함으로써 소비 전력을 감소시킬 수 있다.

Description

리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH REDUCED POWER CONSUMPTION DURING REFRESH OPERATION}
본 발명은 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 리프레시 시의 소비 전력을 감소시킬 수 있는 다이나믹 랜덤 액세스 메모리(DRAM)에 관한 것이다.
도 15는 종래의 동기형 DRAM의 행 활성화 타이밍을 제어하는 제어 회로(508)의 구성을 나타내는 블록도이다.
도 15를 참조하면, 제어 회로(508)는 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS 및 내부 뱅크 어드레스 신호 int.BA<0:1>을 수신하여, 로우 어드레스 디코딩 신호 RADE<0:3>, 워드선 트리거 신호 RXT<0:3>, 센스 앰프 활성화 신호 S0N<0:3> 및 리프레시 시의 내부 어드레스 Q를 출력한다. 또, 신호명에 부여되는 "Z"는 L 액티브 신호인 것을 나타내고 있다.
제어 회로(508)는 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS를 수신하여 이들의 조합으로부터 커맨드를 검출하는 커맨드 디코딩 회로(552)와, 커맨드디코딩 회로(552)의 출력에 따라 리프레시 제어를 행하는 리프레시 제어부(554)를 포함한다.
제어 회로(508)는 내부 뱅크 어드레스 신호 int.BA<0:1>에 따라 커맨드 디코딩 회로(552)의 출력을 선택하는 뱅크 선택부(556)와, 내부 뱅크 어드레스 신호 int.BA<0:1>에 따라 리프레시 제어부(554)의 출력을 선택하는 뱅크 선택부(560)를 더 포함한다.
제어 회로(508)는 뱅크 선택부(556)가 출력하는 신호 ACT<0:3>과 뱅크 선택부(560)가 출력하는 신호 AREF<0:3>을 수신하여 신호 ZRASE<0:3>을 출력하는 NOR 회로(558)와, 신호 ZRASE<0:3>에 따라 로우 어드레스 디코딩 신호 RADE<0:3>, 워드선 트리거 신호 RXT<0:3>, 센스 앰프 활성화 신호 S0N<0:3>을 출력하는 제어 회로(562)를 더 포함한다.
커맨드 디코딩 회로(552)는 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS를 수신하여 액티브 커맨드를 검출하는 액티브 커맨드 디코더(572)와, 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS를 수신하여 오토 리프레시 커맨드를 검출하는 오토 리프레시 커맨드 디코더(574)와, 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS를 수신하여 셀프 리프레시 커맨드를 검출하는 셀프 리프레시 커맨드 디코더(576)를 포함한다.
리프레시 제어부(554)는 셀프 리프레시 커맨드 디코더(576)가 출력하는 신호 SREF에 따라 신호 RINGOUT를 일정 주기마다 활성화시키는 셀프 리프레시 타이머(580)와, 오토 리프레시 커맨드 디코더(574)의 출력과 신호 RINGOUT에 따라신호 AREFS를 출력하는 리프레시 동작 제어 회로(582)와, 신호 AREFS에 따라 신호 REFA를 출력하는 원샷 펄스 발생 회로(584)와, 신호 REFA에 따라 리프레시 시의 내부 어드레스 Q를 카운팅하는 내부 어드레스 카운터(586)를 포함한다.
제어 회로(562)는 신호 ZRASE<0>에 따라 로우 어드레스 디코딩 신호 RADE<0>, 워드선 트리거 신호 RXT<0>, 센스 앰프 활성화 신호 S0N<0>을 출력하는 로우계 제어 회로(564)와, 신호 ZRASE<1>에 따라 로우 어드레스 디코딩 신호 RADE<1>, 워드선 트리거 신호 RXT<1>, 센스 앰프 활성화 신호 S0N<1>을 출력하는 로우계 제어 회로(566)와, 신호 ZRASE<2>에 따라 로우 어드레스 디코딩 신호 RADE<2>, 워드선 트리거 신호 RXT<2>, 센스 앰프 활성화 신호 S0N<2>를 출력하는 로우계 제어 회로(568)와, 신호 ZRASE<3>에 따라 로우 어드레스 디코딩 신호 RADE<3>, 워드선 트리거 신호 RXT<3>, 센스 앰프 활성화 신호 S0N<3>을 출력하는 로우계 제어 회로(570)를 포함한다.
도 16은 도 15에서의 로우계 제어 회로(564)의 구성을 나타낸 회로도이다.
도 16을 참조하면, 로우계 제어 회로(564)는 신호 ZRASE에 따라 로우 어드레스 디코딩 신호 RADE를 출력하는 신호 발생부(632)와, 신호 ZRASE 및 신호 RADE에 따라 신호 RXT를 출력하는 신호 발생부(634)와, 신호 RXT에 따라 센스 앰프 활성화 신호 S0N, /S0N을 출력하는 신호 발생부(636)를 포함한다.
신호 발생부(632)는 센스 앰프 활성화 신호 S0N을 지연시키는 지연단(640)과, 신호 ZRASE를 수신하여 반전하는 인버터(638)와, 지연단(640) 및 인버터(638)의 출력을 수신하여 신호 RADE를 출력하는 OR 회로(642)를 포함한다.
지연단(640)은 센스 앰프 활성화 신호 S0N을 수신하는 직렬로 접속된 인버터(644, 646)를 포함한다.
신호 발생부(634)는 신호 ZRASE를 수신하여 반전하는 인버터(648)와, 인버터(648)의 출력을 수신하여 지연시키는 지연단(650)과, 신호 RADE를 지연시키는 지연단(652)과, 지연단(650, 652)의 출력을 수신하여 신호 RXT를 출력하는 AND 회로(654)를 포함한다.
지연단(650)은 인버터(648)의 출력을 수신하는 직렬로 접속된 인버터(656, 658)를 포함한다. 지연단(652)은 신호 RADE를 수신하는 직렬로 접속된 인버터(660, 662)를 포함한다.
신호 발생부(636)는 신호 RXT를 수신하여 지연시켜 센스 앰프 활성화 신호 S0N을 출력하는 지연단(664)과, 센스 앰프 활성화 신호 S0N을 수신하여 반전해서 센스 앰프 활성화 신호 /S0N을 출력하는 인버터(676)를 포함한다.
지연단(664)는 신호 RXT를 수신하는 직렬로 접속된 인버터(678, 680)를 포함한다.
도 17은 도 15에서의 오토 리프레시 커맨드 디코더(574)와 리프레시 동작 제어 회로(582)의 구성을 나타낸 회로도이다.
도 17을 참조하면, 오토 리프레시 커맨드 디코더(574), 신호 int.ZRAS를 수신하여 반전하는 인버터(692)와, 신호 int.ZCAS를 수신하여 반전하는 인버터(694)와, 인버터(692, 694)의 출력 및 신호 int.ZWE를 수신하는 NAND 회로(696)를 포함한다.
리프레시 동작 제어 회로(582)는 노드 N11에 NAND 회로(696)의 출력을 수신한다.
리프레시 동작 제어 회로(582)는 노드 N11에 입력이 접속되고 출력이 노드 N13에 접속되는 반전 지연 회로(698)와, 노드 N11에 한 쪽 입력이 접속되고 노드 N13에 다른 쪽 입력이 접속되며 노드 N12에 출력이 접속되는 NOR 회로(700)와, 신호 RINGOUT와 NOR 회로(700)의 출력을 수신하는 NOR 회로(702)를 포함한다. 반전 지연 회로(698)는 직렬로 접속된 인버터(710, 712, 714)를 포함한다.
리프레시 동작 제어 회로(582)는 NOR 회로(702)의 출력에 따라 데이터가 설정되는 래치 회로(704)와, 래치 회로(704)의 출력을 지연시키는 지연단(706)과, 지연단(706)의 출력을 반전하는 인버터(708)를 더 포함한다.
래치 회로(704)는 한 쪽 입력이 NOR 회로(702)의 출력을 수신하고 다른 쪽 입력이 노드 N15에 접속되어 신호 AREFS를 출력하는 NAND 회로(716)와, 한 쪽 입력이 신호 AREFS를 수신하고 다른 쪽 입력이 노드 N14에 접속되며 출력 노드가 노드 N15에 접속되는 NAND 회로(718)를 포함한다.
지연단(706)은 신호 AREFS를 수신하는 직렬로 접속된 인버터(720, 722)를 포함한다.
도 18은 종래 DRAM의 오토 리프레시 동작을 설명하기 위한 동작 파형도이다.
도 18을 참조하면, 신호 ext.ZRAS, ext.ZCAS, ext.ZWE, CKE, ext.CLK, ext.ZCS는 외부로부터 DRAM에 인가되는 입력 신호이다. 신호 ext.ZRAS는 로우 어드레스 스트로브 신호이며, 신호 ext.ZCAS는 컬럼 어드레스 스트로브 신호이다.
또한, 신호 AREF는 오토 리프레시 시에 H 레벨로 설정되는 오토 리프레시 신호이고, 신호 RADE는 로우 어드레스 디코더를 활성화하는 로우 어드레스 디코딩 신호이며, 신호 RXT는 워드선의 활성화 타이밍을 인가하는 워드선 트리거 신호이고, 신호 REFA는 오토 리프레시 시에 어드레스를 카운팅시키는 클럭 신호이며, 신호 Q는 내부에서 발생된 리프레시 시의 어드레스 신호이다. 또한, 신호 WL은 워드선에 인가되는 신호이고, 신호 S0N는 센스 앰프 활성화 신호이며, 신호 BL, ZBL은 비트선에 인가되는 신호이다.
또, 신호명에 “Z"가 붙는 신호는 L 액티브 신호인 것을 나타낸다.
시각 t1에서 클럭 신호 ext.CLK의 상승 에지에서 커맨드가 인식된다. 시각 t1에서는 신호 ext.ZCS, ext.ZRAS, extZCAS가 모두 L 레벨로 설정되어 있는, 한편, 신호 ext.ZWE 및 신호 CKE는 모두 H 레벨로 설정되어 있다.
이들 신호에 따라 도 17의 노드 N11이 L 레벨로 변화되고, 따라서 노드 N12가 H 레벨로 설정된다. 따라서 래치 회로(704)가 설정되므로 신호 AREFS가 H 레벨로 설정된다.
그 후 노드 N13이 반전 지연 회로(698)의 지연 시간만큼 지연되어 H 레벨로 변화되면, 따라서 노드 N12는 L 레벨로 설정되지만 래치 회로(704)가 설정된 상태이므로 오토 리프레시 신호 AREF는 H 레벨대로 유지된다.
오토 리프레시 신호 AREF가 H 레벨로 설정되면, 도 15에 나타내는 원샷 펄스 발생 회로(584)가 활성화되어 신호 REFA에 H 펄스가 발생한다. 신호 REFA에 발생하는 H 펄스에 따라 내부 어드레스 카운터(586)가 활성화되어 리프레시를 위한 내부 어드레스 Q를 하나씩 카운팅한다.
한편, 시각 t1의 클럭 에지에 따라 도 15의 액티브 커맨드 디코더(572)는 신호 ACT를 활성화시킨다. 따라서 도 15의 NOR 회로(558)가 신호 ZRASE를 L 레벨로 활성화한다.
신호 ZRASE의 변화에 따라 제어 회로(562)는 시각 t1에서 우선 신호 RXT를 활성화하여, 내부 지연에 의해 결정되는 시각 t3에서 센스 앰프 활성화 신호 S0N을 활성화한다.
시각 t2에서 신호 RXT가 H 레벨로 설정되면, 디코딩된 어드레스의 워드선이 선택되어 비트선 BL, ZBL에 메모리 셀의 데이터에 따른 전위차 V0이 발생한다.
시각 t3에서 센스 앰프 활성화 신호가 H 레벨로 설정되면, 센스 앰프가 활성화되어 비트선 BL, ZBL 사이의 전위차 V0이 증폭되어 리프레시 동작이 행해진다.
다음으로, 도 17의 지연단(706)의 지연 시간만큼 지연되어 노드 N14가 L 레벨로 설정되면, 노드 N15가 H 레벨로 변화되므로 오토 리프레시 신호 AREF가 L 레벨로 변화된다. 그러면 도 15의 NOR 회로(558)는 신호 ZRASE를 H 레벨로 설정하기 때문에 리프레시 동작이 종료된다.
이상 설명한 바와 같이, 오토 리프레시 동작은 외부로부터 커맨드가 인가되면 리프레시 어드레스가 내부에서 카운팅되어, 리프레시 동작이 한 번 행해진다. 따라서, 외부로부터 리프레시를 위한 어드레스 입력을 할 필요가 없다.
계속해서 종래 DRAM의 셀프 리프레시에 대하여 설명한다.
도 19는 종래 DRAM의 셀프 리프레시 시의 동작을 설명하기 위한 동작 파형도이다.
도 15, 도 19를 참조하면, 시각 t1의 클럭 신호 ext.CLK의 상승 에지에서 셀프 리프레시 커맨드가 인식된다. 셀프 리프레시 커맨드는 신호 ext.ZCS, ext.ZRAS, ext.ZCAS, CKE를 L 레벨로 설정하고, 신호 ext.ZWE를 H 레벨로 설정함으로써 지정할 수 있다.
그러면, 도 15의 셀프 리프레시 커맨드 디코더(576)는 신호 SREF를 H 레벨로 활성화한다. 따라서 셀프 리프레시 타이머(580)가 활성화되어, 일정 기간 신호 RINGOUT를 H 레벨로 설정한다. 따라서 오토 리프레시 신호 AREF가 일정 기간 H 레벨로 설정되어, 도 18에서 설명한 경우와 마찬가지로, 리프레시 동작이 행해진다.
신호 ZRASE가 L 레벨로 설정되고 나서 일정 시간 경과한 시각 t3에서, 셀프 리프레시 타이머(580)는 신호 RINGOUT를 L 레벨로 설정한다. 또한 일정 시간 경과한 시각 t4에서, 셀프 리프레시 타이머(580)는 신호 RINGOUT를 H 레벨로 설정한다. 이와 같이 신호 RINGOUT는 일정 주기로 L 레벨과 H 레벨로 반복하여 설정된다.
신호 RINGOUT에 따라 오토 리프레시 신호 AREF도 마찬가지로 일정 주기로 L 레벨과 H 레벨로 설정되기 때문에, 로우 어드레스가 순차적으로 카운팅되면서 자동적으로 리프레시 동작이 행해진다.
이상 설명한 바와 같이, 셀프 리프레시 동작은 외부로부터 커맨드가 인가되면 리프레시 어드레스가 내부에서 카운팅되어, 리프레시 동작이 반복하여 행해진다.
이상 설명한 바와 같이, DRAM은 기록되어 있는 데이터가 소실되지 않도록 일정 기간마다 리프레시 동작을 행해야 한다. 이 리프레시 동작이 행해질 때마다 DRAM은 전력을 소비한다.
최근, 휴대형 단말 장치 등에도 대용량의 메모리가 탑재되도록 되어, 이와 같은 제품에 이용되는 DRAM에서는 한층 더 소비 전력의 감소가 요구되고 있다.
그러나, 종래의 DRAM에서는, 리프레시 동작 시에도 보통의 판독 동작과 마찬가지의 타이밍에서 행 활성화 제어가 행해지고 있으므로, 리프레시 동작 시의 소비 전력이 크다고 하는 문제점이 있었다.
본 발명의 목적은 리프레시 동작 시의 소비 전력을 감소시킬 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치(1)의 구성을 나타내는 개략 블록도,
도 2는 도 1에서의 VPP 발생 회로(24)의 구성을 나타내는 회로도,
도 3은 도 1에서의 제어 회로(8)의 행 활성화의 제어에 관련되는 구성을 나타내는 블록도,
도 4는 도 3에서의 오토 리프레시 커맨드 디코더(74) 및 리프레시 동작 제어 회로(82)의 구성을 나타내는 회로도,
도 5는 도 3에서의 로우계 제어 회로(64)의 구성을 나타내는 회로도,
도 6은 도 1에서의 센스 앰프와 메모리 어레이의 개략 구성을 설명하기 위한 회로도,
도 7은 메모리 셀로부터 비트선에 전류가 흐르는 모양을 설명하기 위한 도면,
도 8은 센스 앰프 활성화 신호 S0N의 활성화 타이밍을 지연시킴으로써 리프레시 시간을 길게 하는 설명을 하기 위한 동작 파형도,
도 9는 실시예 1의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도,
도 10은 실시예 2의 반도체 기억 장치에서 이용되는 제어 회로(250)의 구성을 나타내는 블록도,
도 11은 도 10에서의 로우계 제어 회로(256)의 구성을 나타내는 회로도,
도 12는 도 10에서의 로우계 제어 회로(258)의 구성을 나타내는 회로도,
도 13은 도 10에서의 로우계 제어 회로(260)의 구성을 나타내는 회로도,
도 14는 실시예 3에서 이용되는 VPP 발생 회로(424)의 구성을 나타내는 회로도,
도 15는 종래의 동기형 DRAM의 행 활성화 타이밍을 제어하는 제어 회로(508)의 구성을 나타내는 블록도,
도 16은 도 15에서의 로우계 제어 회로(564)의 구성을 나타내는 회로도,
도 17은 도 15에서의 오토 리프레시 커맨드 디코더(574)와 리프레시 동작 제어 회로(582)의 구성을 나타내는 회로도,
도 18은 종래 DRAM의 오토 리프레시 동작을 설명하기 위한 동작 파형도,
도 19는 종래 DRAM의 셀프 리프레시 시의 동작을 설명하기 위한 동작 파형도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기억 장치2 : 어드레스 버퍼
4 : 클럭 버퍼6 : 제어 신호 입력 버퍼
8 : 제어 회로250 : 제어 회로
10 : 블록12 : 컬럼 디코더
14 : 메모리 어레이 뱅크16 : 센스 앰프
18 : 블록20 : 출력 버퍼
22 : 입력 버퍼 24, 424 : VPP 발생 회로
26 : VREF 발생 회로28 : 비교 회로
30 : 차지 펌프 회로32, 432 : 분압 회로
52 : 커맨드 디코딩 회로54 : 리프레시 제어부
56, 60 : 뱅크 선택부58, 100, 102 : NOR 회로
62, 252 : 제어 회로64~70, 256~260 : 로우계 제어 회로
72 : 액티브 커맨드 디코더74 : 오토 리프레시 커맨드 디코더
76 : 셀프 리프레시 커맨드 디코더80 : 셀프 리프레시 타이머
82 : 리프레시 동작 제어 회로84 : 원샷 펄스 발생 회로
86 : 내부 어드레스 카운터98 : 반송 지연 회로
104 : 래치 회로116, 118, 172 : NAND 회로
142, 170 : OR회로
106, 140, 150, 152, 164, 166, 302, 312, 322 : 지연단
154 : AND회로132~136, 300~320 : 신호 발생부
BEQ : 이퀄라이징 회로BL, ZBL : 비트선
BLP : 비트선쌍CSG : 컬럼 선택 게이트
CSL : 컬럼 선택선MC : 메모리 셀
MQ : 커패시터MT : 트랜지스터
SAK : 센스 앰프SN : 저장 노드
WL : 워드선
본 발명은 요약하면, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 블록과 제어 회로를 구비한다.
메모리 블록은 행에 대응하는 복수의 워드선과, 열에 대응하는 복수의 비트선쌍과, 복수의 워드선 중 일부를 선택적으로 활성화하는 로우 디코딩 회로와, 복수의 비트선쌍 중 일부를 선택하는 컬럼 디코딩 회로와, 복수의 비트선에 판독된 데이터를 증폭하는 센스 앰프 회로를 포함한다.
제어 회로는 로우 디코딩 회로 및 센스 앰프 회로를 제어한다. 제어 회로는외부로부터 인가되는 제어 신호로부터 복수의 커맨드를 검출하는 커맨드 디코딩 회로와, 커맨드 디코딩 회로의 출력에 따라 워드선의 활성화 타이밍을 나타내는 제 1 활성화 신호와 센스 앰프 회로의 활성화 타이밍을 나타내는 제 2 활성화 신호를 출력하는 행 활성화 타이밍 제어부를 포함한다.
행 활성화 타이밍 제어부는 커맨드 디코딩 회로가 검출한 커맨드가 제 1 커맨드일 때에는, 제 1 활성화 신호를 활성화하고 나서 제 1 지연 시간 경과 후에 제 2 활성화 신호를 활성화한다. 행 활성화 타이밍 제어부는 커맨드 디코딩 회로가 검출한 커맨드가 제 2 커맨드일 때에는, 제 1 활성화 신호를 활성화하하고 나서 제 1 지연 시간보다도 긴 제 2 지연 사간 경과 후에 제 2 활성화 신호를 활성화한다.
본 발명의 다른 국면에 따르면, 반도체 기억 장치로서 복수의 메모리 블록과 제어 회로를 구비한다.
복수의 메모리 블록 각각은 행렬 형상으로 배치되는 복수의 메모리 셀과, 행에 대응하는 복수의 워드선과, 열에 대응하는 복수의 비트선쌍과, 복수의 워드선쌍 중 일부를 선택적으로 활성화하는 로우 디코딩 회로와, 복수의 비트선쌍 중 일부를 선택하는 컬럼 디코딩 회로와, 복수의 비트선에 판독된 데이터를 증폭하는 센스 앰프 회로를 포함한다.
제어 회로는 로우 디코딩 회로 및 센스 앰프 회로를 제어한다. 제어 회로는 외부로부터 인가되는 제어 신호로부터 복수의 커맨드를 검출하는 커맨드 디코딩 회로와, 복수의 메모리 블록에 대응하여 마련되어, 커맨드 디코딩 회로의 출력에 따라 워드선의 활성화 타이밍을 나타내는 제 1 활성화 신호와 센스 앰프 회로의 활성화 타이밍을 나타내는 제 2 활성화 신호를 출력하는 복수의 행 활성화 타이밍 제어부를 포함한다.
복수의 행 활성화 티이밍 제어부 각각은 커맨드 디코딩 회로가 검출한 커맨드가 제 1 커맨드일 때에는, 제 1 활성화 신호를 활성화하고 나서 제 1 지연 시간 경과 후에 제 2 활성화 신호를 활성화하고, 커맨드 디코딩 회로가 검출한 커맨드가 제 2 커맨드일 때에는, 제 1 활성화 신호를 활성화하고 나서 제 1 지연 시간보다도 긴 시간 경과 후에 제 2 활성화 신호를 활성화한다.
복수의 행 활성화 타이밍 제어부가 제 2 커맨드에 따라 제 1 활성화 신호를 활성화하고 나서 제 2 활성화 신호를 활성화하기까지의 시간은 각각 다르다.
따라서, 본 발명의 주된 이점은 제 2 커맨드에 따라 동작할 때의 소비 전력을 감소시킬 수 있는 것이다.
본 발명의 다른 이점은 메모리 블록마다 센스 앰프의 활성화 타이밍을 비키어 놓으므로, 소비 전류의 피크값을 작게 할 수 있어, 소비 전력을 한층 더 감소시킬 수 있는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하에서, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치(1)의 구성을 나타내는 개략 블록도이다.
도 1을 참조하면, 반도체 기억 장치(1)는 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 어레이 뱅크(14#0∼14#3)와, 외부로부터 인가되는 어드레스 신호 A0∼A12 및 뱅크 어드레스 신호 BA0∼BA1을 클럭 신호 int.CLKI에 동기하여 취입하고, 내부 로우 어드레스, 내부 컬럼 어드레스 및 내부 뱅크 어드레스를 출력하는 어드레스 버퍼(2)와, 외부로부터 클럭 신호 ext.CLK 및 클럭 인에이블 신호 CKE를 수신하여 반도체 기억 장치 내부에서 이용되는 클럭 신호 int.CLKI, CLKQ를 출력하는 클럭 버퍼(4)와, 외부로부터 인가되는 제어 신호 ext.ZCS, ext.ZRAS, ext.ZCAS, ext.ZWE를 클럭 신호 CLKI에 동기하여 취입하는 제어 신호 입력 버퍼(6)를 포함한다.
메모리 어레이 뱅크(14#0∼14#3) 각각은 행렬 형상으로 배치된 메모리 셀 MC와, 메모리 셀 MC의 행에 대응하여 마련되는 복수의 워드선 WL과, 메모리 셀 MC의 열에 대응하여 마련되는 비트선쌍 BLP를 포함한다. 비트선쌍 BLP는, 후술하듯이, 비트선 BL 및 ZBL을 포함한다. 메모리 어레이 뱅크(14#0∼14#3)는 서로 독립하여 판독 동작을 실행할 수 있다.
반도체 기억 장치(1)는 어드레스 버퍼(2)로부터 내부 어드레스 신호를 수신하고, 또한, 제어 신호 입력 버퍼(6)로부터 클럭 신호에 동기화된 제어 신호 int.ZCS, int.ZRAS, int.ZCAS, int.ZWE를 수신하여 클럭 신호 int.CLKI에 동기해서각 블록에 제어 신호를 출력하는 제어 회로(8)를 더 포함한다. 도 1에서는, 제어 회로(8)와 제어 회로(8)에 의해 인식된 동작 모드를 유지하는 모드 레지스트를 하나의 블록으로 나타낸다.
제어 회로(8)는 내부 뱅크 어드레스 신호 int.BA0, int.BA1을 디코딩하는 뱅크 어드레스 디코더와 제어 신호 int.RAS, int.CAS, int.WE를 수신하여 디코딩하는 커맨드 디코더와, 후술하는 로우계의 타이밍 제어를 행하는 제어 회로를 포함하고 있다.
반도체 기억 장치(1)는 워드선을 활성화하는 고 전위인 전위 VPP를 발생하는 VPP 발생 회로(24)를 더 포함한다.
반도체 기억 장치(1)는 메모리 어레이 뱅크(14#0∼14#3)에 각각 대응하여 마련되고, 어드레스 버퍼(2)로부터 인가된 로우 어드레스 신호 X 또는 리프레시 어드레스 Q를 로우 어드레스 디코딩 신호 RADE에 따라 디코딩하는 로우 디코더와, 이들 로우 디코더의 출력 신호에 의해 메모리 어레이 뱅크(14#0∼14#3) 내부의 어드레스 지정된 행(워드선)을 워드선 트리거 신호 RXT에 따른 타이밍에서 전위 VPP로 구동하기 위한 워드 드라이버를 더 포함한다. 도 1에서는, 로우 디코더와 워드 드라이버를 통합하여 블록(10#0∼10#3)으로 나타낸다.
반도체 기억 장치(1)는 어드레스 버퍼(2)로부터 인가된 내부 컬럼 어드레스 신호 Y를 디코딩하여 열 선택 신호를 발생하는 컬럼 디코더(12#0∼12#3)와, 메모리 어레이 뱅크(14#0∼14#3)의 선택행에 접속되는 메모리 셀의 데이터 검지 및 증폭을 행하는 센스 앰프(16#0∼16#3)를 더 포함한다.
반도체 기억 장치(1)는 외부로부터 기록 데이터를 수신하여 내부 기록 데이터를 생성하는 입력 버퍼(22)와, 입력 버퍼(22)로부터의 내부 기록 데이터를 증폭하여 선택 메모리 셀로 전달하는 기록 드라이버와, 선택 메모리 셀로부터 판독된 데이터를 증폭하는 프리 앰프와, 또한 이 프리 앰프로부터의 데이터를 버퍼 처리하여 외부로 출력하는 출력 버퍼(20)를 더 포함한다.
프리 앰프 및 기록 드라이버는 메모리 어레이 뱅크(14#0∼l4#3)에 대응하여 각각 마련되어 있다. 도 1에서는, 프리 앰프와 기록 드라이버는 하나의 블록으로서 블록(18#0∼18#3)으로 도시된다.
입력 버퍼(22)는 외부로부터 단자에 인가되는 데이터 DQ0∼DQ15를 클럭 신호 CLKQ에 따라 내부로 취입한다.
출력 버퍼(20)는 반도체 기억 장치(1)가 외부에 데이터를 출력할 때에, 클럭 신호 CLKQ에 동기하여 데이터 DQ0∼DQ15를 출력한다.
도 2는 도 1에서의 VPP 발생 회로(24)의 구성을 나타낸 회로도이다.
도 2를 참조하면, VPP 발생 회로(24)는 전원 전위 VCC 및 접지 전위 GND를 수신하여 참조 전위 VREF를 출력하는 VREF 발생 회로(26)와, 참조 전위 VREF와 분압 전위 VDIV를 비교하는 비교 회로(28)와, 비교 회로(28)의 출력에 따라 전위 VPP를 출력하는 차지 펌프 회로(30)와, 전위 VPP에 따른 분압 전위 VDIV를 출력하는 분압 회로(32)를 포함한다.
비교 회로(28)는 접지 전위에 소스가 결합되고 게이트에 참조 전위 VREF를 수신하는 N 채널 MOS 트랜지스터(36)와, N 채널 MOS 트랜지스터(36)의 드레인에 게이트 및 드레인이 접속되고 소스가 전원 전위 VCC에 결합되는 P 채널 MOS 트랜지스터(34)와, 접지 전위에 소스가 결합되고 게이트에 분압 전위 VDIV를 수신하는 N 채널 MOS 트랜지스터(40)와, 전원 노드와 N 채널 MOS 트랜지스터(40)의 드레인 사이에 접속되어 게이트가 N 채널 MOS 트랜지스터(36)의 드레인에 접속되는 P 채널 MOS 트랜지스터(38)와, N 채널 MOS 트랜지스터(40)의 드레인에 입력이 접속되는 인버터(42)를 포함한다.
분압 회로(32)는 전위 VPP에 소스가 결합되는 다이오드 접속된 P 채널 MOS 트랜지스터(44)와, 게이트가 접지 전위에 결합되고 소스가 P 채널 MOS 트랜지스터(44)의 드레인에 접속되는 P 채널 MOS 트랜지스터(46)와, P 채널 MOS 트랜지스터(46)의 드레인과 접지 노드 사이에 접속되고 게이트가 전원 전위 VCC에 결합되는 N 채널 MOS 트랜지스터(48)를 포함한다. N 채널 MOS 트랜지스터(48)의 드레인으로부터는 분압 전위 VDIV가 출력된다.
도 3은 도 1에서의 제어 회로(8)의 행 활성화 제어에 관련되는 구성을 나타내는 블록도이다.
도 3을 참조하면, 제어 회로(8)는 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS 및 내부 뱅크 어드레스 신호 int.BA<0:1>을 수신하여, 로우 어드레스 디코딩 신호 RADE<0:3>, 워드선 트리거 신호 RXT<0:3>, 센스 앰프 활성화 신호 S0N<0:3> 및 리프레시 시의 내부 어드레스 Q를 출력한다. 또, 신호명에 부여되는 “Z"는 L 액티브 신호인 것을 나타내고 있다.
제어 회로(8)는 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS를 수신하여 이들의 조합으로부터 커맨드를 검출하는 커맨드 디코딩 회로(52)와, 커맨드 디코딩 회로(52)의 출력에 따라 리프레시 제어를 행하는 리프레시 제어부(54)를 포함한다.
제어 회로(8)는 내부 뱅크 어드레스 신호 int.BA<0:1>에 따라 커맨드 디코딩 회로(52)의 출력을 선택하는 뱅크 선택부(56)와, 내부 뱅크 어드레스 신호 int.BA<0:1>에 따라 리프레시 제어부(54)의 출력을 선택하는 뱅크 선택부(60)를 더 포함한다.
제어 회로(8)는 뱅크 선택부(56)가 출력하는 신호 ACT<0:3>과 뱅크 선택부(60)가 출력하는 신호 AREF<0:3>을 수신하여 신호 ZRASE<0:3>을 출력하는 NOR 회로(58)와, 신호 AREF<0:3> 및 신호 ZRASE<0:3>에 따라 로우 어드레스 디코딩 신호 RADE<0:3>, 워드선 트리거 신호 RXT<0:3>, 센스 앰프 활성화 신호 S0N<0:3>을 출력하는 제어 회로(62)를 더 포함한다.
커맨드 디코딩 회로(52)는 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS를 수신하여 액티브 커맨드를 검출하는 액티브 커맨드 디코더(72)와, 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS를 수신하여 오토 리프레시 커맨드를 검출하는 오토 리프레시 커맨드 디코더(74)와, 제어 신호 int.ZRAS, int.ZCAS, int.ZWE, int.ZCS를 수신하여 셀프 리프레시 커맨드를 검출하는 셀프 리프레시 커맨드 디코더(76)를 포함한다.
리프레시 제어부(54)는 셀프 리프레시 커맨드 디코더(76)가 출력하는 신호 SREF에 따라 신호 RINGOUT를 일정 주기마다 활성화시키는 셀프 리프레시타이머(80)와, 오토 리프레시 커맨드 디코더(74)의 출력과 신호 RINGOUT에 따라 신호 AREFS를 출력하는 리프레시 동작 제어 회로(82)와, 신호 AREFS에 따라 신호 REFA를 출력하는 원샷 펄스 발생 회로(84)와, 신호 REFA에 따라 리프레시 시의 내부 어드레스 Q를 카운팅하는 내부 어드레스 카운터(86)를 포함한다.
제어 회로(62)는 신호 ZRASE<0>에 따라 로우 어드레스 디코딩 신호 RADE<0>, 워드선 트리거 신호 RXT<0>, 센스 앰프 활성화 신호 S0N<0>을 출력하는 로우계 제어 회로(64)와, 신호 ZRASE<1>에 따라 로우 어드레스 디코딩 신호 RADE<1>, 워드선 트리거 신호 RXT<1>, 센스 앰프 활성화 신호 S0N<1>을 출력하는 로우계 제어 회로(66)와, 신호 ZRASE<2>에 따라 로우 어드레스 디코딩 신호 RADE<2>, 워드선 트리거 신호 RXT<2>, 센스 앰프 활성화 신호 S0N<2>를 출력하는 로우계 제어 회로(68)와, 신호 ZRASE<3>에 따라 로우 어드레스 디코딩 신호 RADE<3>, 워드선 트리거 신호 RXT<3>, 센스 앰프 활성화 신호 S0N<3>을 출력하는 로우계 제어 회로(70)를 포함한다.
도 4는 도 3에서의 오토 리프레시 커맨드 디코더(74) 및 리프레시 동작 제어 회로(82)의 구성을 나타낸 회로도이다.
도 4를 참조하면, 오토 리프레시 커맨드 디코더(74)는 신호 int.ZRAS를 수신하여 반전하는 인버터(92)와, 신호 int.ZCAS를 수신하여 반전하는 인버터(94)와, 인버터(92, 94)의 출력 및 신호 int.ZWE를 수신하는 NAND 회로(96)를 포함한다.
리프레시 동작 제어 회로(82)는 노드 N1에 NAND 회로(96)의 출력을 수신한다.
리프레시 동작 제어 회로(82)는 노드 N1에 입력이 접속되고 출력이 노드 N3에 접속되는 반전 지연 회로(98)와, 노드 N1에 한 쪽 입력이 접속되고 노드 N3에 다른 쪽 입력이 접속되며 노드 N2에 출력이 접속되는 NOR 회로(100)와, 신호 RI NGOUT와 NOR 회로(100)의 출력을 수신하는 NOR 회로(102)를 포함한다. 반전 지연 회로(98)는 직렬로 접속된 인버터(110, l12, 114)를 포함한다.
리프레시 동작 제어 회로(82)는 NOR 회로(102)의 출력에 따라 데이터가 설정되는 래치 회로(104)와, 래치 회로(104)의 출력을 지연시키는 지연단(106)과, 지연단(106)의 출력을 반전하는 인버터(108)를 더 포함한다.
래치 회로(104)는 한 쪽 입력이 NOR 회로(102)의 출력을 수신하고 다른 쪽 입력이 노드 N5에 접속되어 신호 AREFS를 출력하는 NAND 회로(116)와, 한 쪽 입력이 신호 AREFS를 수신하고 다른 쪽 입력이 노드 N4에 접속되며 출력 노드가 노드 N5에 접속되는 NAND 회로(118)를 포함한다.
지연단(106)은 신호 AREFS를 수신하는 직렬로 접속된 인버터(120, 122)를 포함한다.
도 5는 도 3에서의 로우계 제어 회로(64)의 구성을 나타내는 회로도이다.
도 5를 참조하면, 로우계 제어 회로(64)는 신호 ZRASE에 따라 로우 어드레스 디코딩 신호 RADE를 출력하는 신호 발생부(132)와, 신호 ZRASE 및 신호 RADE에 따라 신호 RXT를 출력하는 신호 발생부(134)와, 신호 RXT에 따라 센스 앰프 활성화 신호 S0N, /S0N을 출력하는 신호 발생부(136)를 포함한다.
신호 발생부(132)는 센스 앰프 활성화 신호 S0N을 지연시키는 지연단(140)과, 신호 ZRASE를 수신하여 반전하는 인버터(138)와, 지연단(140) 및 인버터(138)의 출력을 수신하여 신호 RADE를 출력하는 OR 회로(142)를 포함한다.
지연단(140)은 센스 앰프 활성화 신호 S0N을 수신하는 직렬로 접속된 인버터(144, 146)를 포함한다.
신호 발생부(134)는 신호 ZRASE를 수신하여 반전하는 인버터(148)와, 인버터(148)의 출력을 수신하여 지연시키는 지연단(150)과, 신호 RADE를 지연시키는 지연단(152)과, 지연단(150, 152)의 출력을 수신하여 신호 RXT를 출력하는 AND 회로(154)를 포함한다.
지연단(150)은 인버터(148)의 출력을 수신하는 직렬로 접속된 인버터(156, 158)를 포함한다. 지연단(152)은 신호 RADE를 수신하는 직렬로 접속된 인버터(160, 162)를 포함한다.
신호 발생부(136)는 신호 RXT를 수신하여 지연시키는 지연단(164)과, 지연단(164)의 출력을 더 지연시키는 지연단(166)과, 오토 리프레시 신호 AREF를 수신하여 반전하는 인버터(168)와, 인버터(168)의 출력과 지연단(166)의 출력을 수신하는 OR 회로(170)와, 지연단(164)의 출력과 OR 회로(170)의 출력을 수신하는 NAND 회로(172)와, NAND 회로(172)의 출력을 수신하여 반전해서 센스 앰프 활성화 신호 S0N을 출력하는 인버터(174)와, 센스 앰프 활성화 신호 S0N을 수신하여 반전해서 센스 앰프 활성화 신호 /S0N을 출력하는 인버터(176)를 포함한다.
로우계 제어 회로(64)는 오토 리프레시 신호 AREF가 활성화되어 있는 경우에는, 신호 RXT가 활성화되고 나서 센스 앰프 활성화 신호 S0N이 활성화되기까지의시간을 지연단(166)분만큼 더 연장한다.
다음으로, 오토 리프레시 시나 셀프 리프레시 시에 센스 앰프 활성화의 타이밍을 지연시키는 이유에 대하여 설명한다.
도 6은 도 1에서의 센스 앰프와 메모리 어레이의 개략 구성을 설명하기 위한 회로도이다.
도 6을 참조하면, 메모리 셀 어레이에 포함되는 도 1의 비트선쌍 BLP는 비트선 BL, ZBL을 포함한다. 비트선 BL, ZBL 중 어느 한 쪽과 각 메모리 셀행에 대응하여 마련되는 워드선 WLn의 교점부에 메모리 셀 MC가 배치되어 있다. 도 6에서는, 대표적으로 하나의 메모리 셀이 도시되어 있다.
메모리 셀 MC는 비트선 BL과 저장 노드 SN 사이에 마련되고, 게이트가 워드선 WLn에 접속되는 N 채널 MOS 트랜지스터 MT와, 일단이 저장 노드 SN에 접속되고, 타단이 셀 플레이트 전위 VCP에 결합되는 캐패시터 MQ를 포함한다.
비트선 BL, ZBL 사이에는 이퀄라이즈 신호 BLEQ에 따라 비트선 BL의 전위와 비트선 ZBL의 전위를 이퀄라이징하는 이퀄라이즈 회로 BEQ가 더 마련된다.
이퀄라이즈 회로 BEQ는 비트선 BL과 비트선 ZBL 사이에 접속되고 게이트에 이퀄라이즈 신호 BLEQ를 수신하는 N 채널 MOS 트랜지스터(192)와, 전위 VBL이 인가되는 노드와 비트선 BL 사이에 접속되고 게이트로 이퀄라이즈 신호 BLEQ를 수신하는 N 채널 MOS 트랜지스터(194)와, 전위 VBL이 인가되는 노드와 비트선 ZBL 사이에 접속되고 게이트로 이퀄라이즈 신호 BLEQ를 수신하는 N 채널 MOS 트랜지스터(196)를 포함한다.
비트선 BL, ZBL 사이에는 센스 앰프 활성화 신호 S0N, /S0N 각각에 따라 도통하는 트랜지스터(200, 198)에 의해 활성화되는 센스 앰프 SAK가 더 마련된다.
센스 앰프 SAK는 노드 NP와 노드 NN 사이에 직렬로 접속되고, 게이트 모두가 비트선 ZBL에 접속되는 P 채널 MOS 트랜지스터(206), N 채널 MOS 트랜지스터(208)와, 노드 NP와 노드 NN 사이에 직렬로 접속되고, 게이트 모두가 비트선 BL에 접속되는 P 채널 MOS 트랜지스터(202), N 채널 MOS 트랜지스터(204)를 포함한다.
P 채널 MOS 트랜지스터(202), N 채널 MOS 트랜지스터(204)의 접속 노드는 비트선 ZBL에 접속되고, P 채널 MOS 트랜지스터(206), N 채널 MOS 트랜지스터(208)의 접속 노드는 비트선 BL에 접속된다. 센스 앰프 SAK는 활성화되면 비트선 BL, ZBL 사이의 전위차를 확대한다.
또한, 컬럼 어드레스에 의해 발생되는 컬럼 선택 신호 CSL에 따라 도통하는 컬럼 선택 게이트 CSG가 각 비트선쌍에 대응하여 마련되어 있고, 이것에 의해, 판독 시 또는 기록 시에 비트선 BL, ZBL이 로컬 IO선 LIO를 거쳐서 글로벌 IO선 GIO, ZGIO에 각각 접속된다.
컬럼 선택 게이트 CSG는 비트선 BL과 글로벌 IO선 GIO 사이에 접속되고 게이트가 컬럼 선택선 CSL에 접속되는 N 채널 MOS 트랜지스터(212)와, 비트선 ZBL과 글로벌 IO선 ZGIO 사이에 접속되고 게이트가 컬럼 선택선 CSL에 접속되는 N 채널 MOS 트랜지스터(210)를 포함한다.
도 7은 메모리 셀로부터 비트선에 전류가 흐르는 모양을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 셀이 선택되어 대응하는 워드선 WL이 활성화되면, 트랜지스터 MT가 도통하기 때문에, 저장 노드 SN에 축적되어 있던 전하가 비트선 BL에 대하여 방출된다. 이 때의 트랜지스터 MT는 도통 시의 저항 성분 R을 갖고 있다.
도 8은 센스 앰프 활성화 신호 S0N의 활성화 타이밍을 지연시킴으로써 리프레시 시간을 길게 하는 것을 설명하기 위한 동작 파형도이다.
도 7, 도 8을 참조하면, 우선 통상 동작 시에는 판독 동작 등에 따라 시각 t1에서 워드선 WL이 활성화되면, 시각 t2에서 비트선 BL의 전위 V1이 상승하고, 그 결과 비트선 BL과 비트선 ZBL 사이의 전위차가 센스 앰프가 증폭할 수 있는 전위차 VSA까지 도달한다. 이 때 센스 앰프 활성화 신호 S0N이 활성화되는 것에 의해 소정의 액세스 타임을 만족하는 타이밍에서 DRAM 외부로 데이터가 판독되어 간다.
따라서, 센스 앰프 활성화 타이밍을 지나치게 지연시키면 액세스 타임이 길어지기 때문에 고속으로 외부로 데이터를 판독할 수 없게 된다.
그러나, 리프레시 동작을 행하는 경우에는, 외부에 데이터를 판독하는 액세스 타임에 얽매이지 않기 때문에, 워드선 활성화 타이밍에 대하여 시각 t3까지 센스 앰프 활성화 타이밍을 지연시킬 수 있다. 그러면, 저항값 R을 갖는 트랜지스터 MT를 경유하여 전류가 비트선에 유입되는 시간이 길어지므로, 시각 t3에서 전위차는 VSA1까지 증대한다.
환언하면, 리프레시 기간을 규정 시간보다도 더 길게 하여 캐패시터 MQ에 축적되어 있는 전하가 통상 판독 시보다도 적어지면, 통상 시는 비트선의 전위는 전위 V1인 데 비하여 리프레시 기간이 길 때에는 전위 V2와 같게 된다. 그러나, 시각 t3에서는 센스 앰프가 증폭할 수 있는 전위차 VSA가 확보될 수 있는 것을 나타낸다.
도 9는 실시예 1의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도이다.
도 9를 참조하면, 시간 tl의 클럭 신호 ext.CLK의 상승 에지에서 오토 리프레시 커맨드가 인가된다. 시각 t1에서는 신호 ext.ZCS, ext.ZRAS, ext.ZCAS가 모두 L 레벨로 설정되어 있고, 한편, 신호 ext.ZWE 및 신호 CKE는 모두 H 레벨로 설정되어 있다.
따라서, 도 3의 커맨드 디코딩 회로(52) 및 리프레시 제어부(54)는 신호 AREFS 및 신호 ZRASE를 활성화한다.
신호 AREFS의 활성화에 따라, 도 3의 원샷 펄스 발생 회로(84)는 신호 REFA로서 원샷 펄스를 출력한다. 그러면, 내부 어드레스 카운터(86)는 어드레스 신호 Q를 카운팅한다.
한편, 도 3의 제어 회로(62)는 신호 ZRASE 및 오토 리프레시 신호 AREF에 따라 로우 어드레스 디코딩 신호 RADE를 H 레벨로 활성화하고, 계속해서 시각 t2에서 워드선 트리거 신호 RXT를 H 레벨로 활성화한다. 따라서 워드선 WL이 활성화된다.
오토 리프레시 신호 AREF가 활성화되어 있지 않은 경우에는, 도 5의 로우계 제어 회로(64)는 시각 t2의 신호 RXT가 활성화되고 나서 지연단(164)의 지연 시간후인 시각 t3에서 센스 앰프 활성화 신호 S0N을 활성화시킨다.
그러나, 오토 리프레시 커맨드가 입력된 경우에는, 오토 리프레시 신호 AREF가 활성화되므로, 도 5의 지연단(166)의 지연 시간 Td 분만큼 센스 앰프 활성화 신호 S0N의 활성화 타이밍 시간이 지연되어, 시각 t4에서 센스 앰프 활성화 신호 S0N이 활성화된다. 그러면, 동일 전하가 메모리 셀에 축적되어 있다고 한다면, 통상 시에 판독되는 전위차 ΔVO에 비해 리프레시 시에 판독되는 전위차 ΔV1은 커진다.
반대로 말하면, 리프레시 시간을 종래보다도 길게 설정하여, 규정량보다도 메모리 셀의 축적 전하가 감소되어 버린 경우에도 센스 앰프에 의해 데이터의 리프레시가 가능해진다.
이상 설명한 바와 같이, 실시예 1에 따른 반도체 기억 장치는, 센스 앰프 활성화 타이밍을 통상 판독 시보다도 리프레시 시에 지연시킴으로써, 메모리 셀의 축적전하가 적어진 경우에도 정확하게 센스 앰프에 의해 전위차를 증폭할 수 있다. 따라서 리프레시 동작을 행하는 간격을 길게 할 수 있어, 종래보다도 소비 전력을 감소시킬 수 있다.
또, 실시예 1의 발명에 따른 소비 전력의 감소는 리프레시 사이클이면 행할 수 있다. 특히, 일정 기간 외부에 액세스를 행하지 않는 오토 리프레시 시나 셀프 리프레시 시에 효과적이다.
(실시예 2)
도 10은 실시예 2에 따른 반도체 기억 장치에서 이용되는 제어 회로(250)의 구성을 나타내는 블록도이다.
도 10을 참조하면, 제어 회로(250)는 도 3에 나타낸 제어 회로(8)의 구성에서, 제어 회로(62) 대신 제어 회로(252)를 포함한다. 제어 회로(252)는 도 3에서의 제어 회로(62)의 구성에서, 로우계 제어 회로(66, 68, 70) 대신 각각 로우계 제어 회로(256, 258, 260)를 포함한다.
다른 부분의 제어 회로(250)의 구성은 제어 회로(8)과 마찬가지이므로 설명은 반복하지 않는다.
도 11은 도 10에서의 로우계 제어 회로(256)의 구성을 나타낸 회로도이다.
도 11을 참조하면, 로우계 제어 회로(256)는 도 5에 나타낸 로우계 제어 회로(64)의 구성에서 신호 발생부(136) 대신 신호 발생부(300)를 포함한다.
신호 발생부(300)는 신호 발생부(136)의 구성에서 지연단(166) 대신 지연단(302)을 포함한다. 지연단(302)은 지연단(166)의 구성에서 인버터(184)와 OR 회로(170) 사이에 직렬 접속되는 인버터(304, 306)를 포함한다. 로우계 제어 회로(256)의 다른 구성은 도 5에 나타낸 로우계 제어 회로(64)와 마찬가지이므로, 설명은 반복하지 않는다.
도 12는 도 10에서의 로우계 제어 회로(258)의 구성을 나타내는 회로도이다.
도 12를 참조하면, 로우계 제어 회로(258)는 도 11에 나타내는 로우계 제어 회로(256)의 구성에서, 신호 발생부(300) 대신 신호 발생부(310)를 포함한다. 신호 발생부(310)는 신호 발생부(300)의 구성에서 지연단(302) 대신 지연단(312)을 포함한다. 지연단(312)은 지연단(302)의 구성에서 인버터(306)와 OR 회로(170) 사이에 직렬로 접속된 인버터(314, 316)를 더 포함한다.
로우계 제어 회로(258)의 다른 구성은 로우계 제어 회로(256)와 마찬가지이므로, 설명은 반복하지 않는다.
도 13은 도 10에서의 로우계 제어 회로(260)의 구성을 나타낸 회로도이다.
도 13을 참조하면, 로우계 제어 회로(260)는 도 12에 나타낸 로우계 제어 회로(258)의 구성에서, 신호 발생부(310) 대신 신호 발생부(320)를 포함한다.
신호 발생부(320)는 신호 발생부(310)의 구성에서 지연단(312) 대신 지연단(322)을 포함한다.
지연단(322)은 지연단(312)의 구성에 부가하여 인버터(316)와 OR 회로(170) 사이에 직렬로 접속되는 인버터(324, 326)를 포함한다.
로우계 제어 회로(260)의 다른 구성은 도 12에 나타낸 로우계 제어 회로(258)와 마찬가지이므로 설명은 반복하지 않는다.
이와 같은 구성으로 하면, 지연단(166), 지연단(302), 지연단(312), 지연단(322)은 각각 다른 지연 시간을 갖고 있으므로, 뱅크 0∼뱅크 3에서 리프레시 시에 센스 앰프가 활성화되는 타이밍이 조금씩 엇갈리게 된다.
그러면, 전 뱅크 동시에 리프레시 동작을 행하고 있었던 경우에 비해 피크 전류를 감소시킬 수 있으므로, 전원 노이즈를 감소시킬 수 있어 소비 전력을 감소시킬 수 있다.
(실시예 3)
도 14는 실시예 3에서 이용되는 VPP 발생 회로(424)의 구성을 나타낸 회로도이다.
VPP 발생 회로(424)는 도 2에 나타낸 VPP 발생 회로(24)의 구성에서 분압 회로(32) 대신 분압 회로(432)를 포함한다.
분압 회로(432)는 도 2에 나타낸 분압 회로(32)의 구성에서, 오토 리프레시 신호 AREF를 수신하여 반전하는 인버터(445)와, P 채널 MOS 트랜지스터(46)의 소스와 드레인 사이에 접속되어 게이트에 인버터(445)의 출력을 수신하는 P 채널 MOS 트랜지스터(446)를 더 포함한다.
VPP 발생 회로(424)의 다른 구성은, 도 2에 나타낸 VPP 발생 회로(24)와 마찬가지이므로, 설명은 반복하지 않는다.
다음으로, VPP 발생 회로(424)의 동작을 간단히 설명한다.
보통의 액세스가 실행되는 경우에는, 오토 리프레시 신호 AREF는 L 레벨로 설정되므로, P 채널 MOS 트랜지스터(446)는 비도통 상태로 되어, 도 2에 나타낸 VPP 발생 회로(24)와 마찬가지의 전위 VPP가 발생된다.
다음으로, 오토 리프레시 커맨드 또는 셀프 리프레시 커맨드가 인가되어, 오토 리프레시 신호 AREF가 H 레벨로 되면, P 채널 MOS 트랜지스터(446)가 도통 상태로 된다. 그러면, P 채널 MOS 트랜지스터(446)의 소스-드레인 사이의 저항 성분이 작아지므로 분압 전위 VDIV는 전위 VPP에 가까워지게 된다. 그 결과, 통상 동작 시에서 발생되는 전위 VPP보다도 리프레시 동작 시에 발생되는 전위 VPP 쪽이 낮아진다. 따라서, VPP 전위를 저하시킴으로써, 소비 전력을 감소시킬 수 있다.
VPP 전위를 저하시키면, 워드선의 활성화 전위가 저하되므로 도 6의 트랜지스터 MT에 의해 커패시터 MQ에 다시 기록하는 전위가 저하되어 버리지만, 실시예 1의 회로와 실시예 중의 회로를 겸용하면, 재기록 전위의 저하에 따른 리프레시 특성의 악화를 방지할 수 있다.
본 발명에 따른 반도체 기억 장치는 제 2 커맨드에 따라 동작할 때에 센스 앰프의 활성화 타이밍을 제 1 커맨드에 따라 동작할 때보다도 지연시킴으로써, 메모리 셀의 축적 전하가 적어진 경우에도 정확하게 샌스 앰프에 의해 전위차를 증폭할 수 있다. 따라서 제 2 커맨드에 따라 동작할 때의 소비 전력을 감소시킬 수 있다. 또한, 메모리 블록마다에 센스 앰프의 활성화 타이밍을 어긋나게 하므로, 소비 전류의 피크값을 적게 할 수 있어, 한층 더 소비 전력을 감소시킬 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 반도체 기억 장치로서,
    행렬 형상으로 배열되는 복수의 메모리 셀을 포함하는 메모리 블록을 구비하되,
    상기 메모리 블록은,
    상기 행에 대응하는 복수의 워드선과,
    상기 열에 대응하는 복수의 비트선쌍과,
    상기 복수의 워드선 중 일부를 선택적으로 활성화하는 로우 디코딩 회로와,
    상기 복수의 비트선쌍 중 일부를 선택하는 컬럼 디코딩 회로와,
    상기 복수의 비트선에 판독된 데이터를 증폭하는 센스 앰프 회로를 포함하고,
    반도체 기억 장치는
    상기 로우 디코딩 회로 및 상기 센스 앰프 회로의 제어를 행하는 제어 회로를 더 구비하되,
    상기 제어 회로는,
    외부로부터 인가되는 제어 신호 중에서 복수의 커맨드를 검출하는 커맨드 디코딩 회로와,
    상기 커맨드 디코딩 회로의 출력에 따라 상기 워드선의 활성화 타이밍을 나타내는 제 1 활성화 신호와 상기 센스 앰프 회로의 활성화 타이밍을 나타내는 제 2활성화 신호를 출력하는 행 활성화 타이밍 제어부를 포함하고,
    상기 행 활성화 타이밍 제어부는, 상기 커맨드 디코딩 회로가 검출한 커맨드가 제 1 커맨드일 때에는, 상기 제 1 활성화 신호를 활성화하고 나서 제 1 지연 시간 경과 후에 상기 제 2 활성화 신호를 활성화하고, 상기 커맨드 디코딩 회로가 검출한 커맨드가 제 2 커맨드일 때에는, 상기 제 1 활성화 신호를 활성화하고 나서 제 1 지연 시간보다도 긴 제 2 지연 시간 경과 후에 상기 제 2 활성화 신호를 활성화하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 행 활성화 타이밍 제어부는,
    상기 제 1 및 제 2 커맨드에 따라 상기 제 1 활성화 신호를 활성화하는 제 1 신호 발생부와,
    상기 커맨드 디코딩 회로가 검출한 커맨드가 상기 제 1 커맨드일 때에는, 상기 제 1 신호 발생부의 출력을 상기 제 1 지연 시간만큼 지연시키고, 상기 커맨드 디코딩 회로가 검출한 커맨드가 상기 제 2 커맨드일 때에는, 상기 제 1 신호 발생부의 출력을 상기 제 2 지연 시간만큼 지연시켜 상기 제 2 활성화 신호를 출력하는 제 2 신호 발생부
    를 갖는 반도체 기억 장치.
  3. 반도체 기억 장치로서,
    복수의 메모리 블록을 구비하되,
    상기 복수의 메모리 블록의 각각은,
    행렬 형상으로 배열되는 복수의 메모리 셀과,
    상기 행에 대응하는 복수의 워드선과,
    상기 열에 대응하는 복수의 비트선쌍과,
    상기 복수의 워드선 중 일부를 선택적으로 활성화하는 로우 디코딩 회로와,
    상기 복수의 비트선쌍 중 일부를 선택하는 컬럼 디코딩 회로와,
    상기 복수의 비트선에 판독된 데이터를 증폭하는 센스 앰프 회로를 포함하고,
    반도체 기억 장치는,
    상기 로우 디코딩 회로 및 상기 센스 앰프 회로의 제어를 행하는 제어 회로를 더 구비하되,
    상기 제어 회로는,
    외부로부터 인가되는 제어 신호 중에서 복수의 커맨드를 검출하는 커맨드 디코딩 회로와,
    상기 복수의 메모리 블록에 대응하여 마련되고, 상기 커맨드 디코딩 회로의 출력에 따라 상기 워드선의 활성화 타이밍을 나타내는 제 1 활성화 신호와 상기 센스 앰프 회로의 활성화 타이밍을 나타내는 제 2 활성화 신호를 출력하는 복수의 행활성화 타이밍 제어부를 포함하고,
    상기 복수의 행 활성화 타이밍 제어부 각각은, 상기 커맨드 디코딩 회로가 검출한 커맨드가 제 1 커맨드일 때에는, 상기 제 1 활성화 신호를 활성화하고 나서 제 1 지연 시간 경과 후에 상기 제 2 활성화 신호를 활성화하고, 상기 커맨드 디코딩 회로가 검출한 커맨드가 제 2 커맨드일 때에는, 상기 제 1 활성화 신호를 활성화하고 나서 상기 제 1 지연 시간보다도 긴 시간 경과 후에 상기 제 2 활성화 신호를 활성화하며,
    상기 복수의 행 활성화 타이밍 제어부가 상기 제 2 커맨드에 따라 상기 제 1 활성화 신호를 활성화하고 나서 상기 제 2 활성화 신호를 활성화하기까지의 시간은 각각 다른
    반도체 기억 장치.
KR1020020007349A 2001-06-07 2002-02-08 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치 KR20030010466A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00172362 2001-06-07
JP2001172362A JP2002367370A (ja) 2001-06-07 2001-06-07 半導体記憶装置

Publications (1)

Publication Number Publication Date
KR20030010466A true KR20030010466A (ko) 2003-02-05

Family

ID=19013994

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020007349A KR20030010466A (ko) 2001-06-07 2002-02-08 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치

Country Status (6)

Country Link
US (1) US6504787B2 (ko)
JP (1) JP2002367370A (ko)
KR (1) KR20030010466A (ko)
CN (1) CN1391228A (ko)
DE (1) DE10159368A1 (ko)
TW (1) TW536702B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6771553B2 (en) 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
JP4257056B2 (ja) * 2001-12-13 2009-04-22 エルピーダメモリ株式会社 ダイナミック型半導体記憶装置及びリフレッシュ制御方法
US6731548B2 (en) * 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
US6778457B1 (en) * 2003-02-19 2004-08-17 Freescale Semiconductor, Inc. Variable refresh control for a memory
DE10315087B3 (de) * 2003-04-02 2004-05-13 Infineon Technologies Ag Verfahren zum Auffrischen von dynamischen Speicherzellen in einer Speicherschaltung und einer Speicherschaltung
KR100522431B1 (ko) * 2003-04-30 2005-10-20 주식회사 하이닉스반도체 리프레쉬 동작이 향상된 고속 데이터 억세스를 위한반도체 메모리 장치
KR100529033B1 (ko) * 2003-05-23 2005-11-17 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
US7236416B2 (en) * 2004-05-21 2007-06-26 Qualcomm Incorporated Method and system for controlling refresh in volatile memories
WO2007097320A1 (ja) 2006-02-21 2007-08-30 Toyota Jidosha Kabushiki Kaisha オイルシール
KR100847315B1 (ko) * 2007-02-28 2008-07-21 삼성전자주식회사 셀프 리프레쉬 제어 회로, 이를 포함하는 반도체 메모리장치 및 셀프 리프레쉬 제어 방법
TW200845003A (en) * 2007-05-01 2008-11-16 Nanya Technology Corp Semiconductor device and memory circuit layout method
TWI511162B (zh) * 2014-01-15 2015-12-01 Elite Semiconductor Esmt 自動更新記憶體單元的方法及使用其之半導體記憶裝置
CN105976857A (zh) * 2016-05-20 2016-09-28 西安紫光国芯半导体有限公司 一种信号建立时间控制电路及基于该电路的动态存储器
CN110797061B (zh) * 2018-08-03 2021-03-23 华邦电子股份有限公司 存储器装置及其控制方法
US10991413B2 (en) * 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR880006526A (ko) * 1986-11-07 1988-07-23 야마모도 다꾸마 셀프-리프레시 동작을 수행하는 반도체 기억장치
KR19980067034A (ko) * 1997-01-30 1998-10-15 김광호 반도체 메모리장치의 리프레쉬 방법 및 회로
JP2000057763A (ja) * 1998-08-07 2000-02-25 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
KR20000046209A (ko) * 1998-12-31 2000-07-25 김영환 셀프 리프레쉬 회로
KR20000051064A (ko) * 1999-01-18 2000-08-16 김영환 반도체 메모리의 워드라인 구동회로
JP2000311498A (ja) * 1999-04-23 2000-11-07 Nec Corp 半導体記憶装置
KR20010064492A (ko) * 1999-12-29 2001-07-09 박종섭 메모리의 리프레시 제어 회로

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR880006526A (ko) * 1986-11-07 1988-07-23 야마모도 다꾸마 셀프-리프레시 동작을 수행하는 반도체 기억장치
KR19980067034A (ko) * 1997-01-30 1998-10-15 김광호 반도체 메모리장치의 리프레쉬 방법 및 회로
JP2000057763A (ja) * 1998-08-07 2000-02-25 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
KR20000046209A (ko) * 1998-12-31 2000-07-25 김영환 셀프 리프레쉬 회로
KR20000051064A (ko) * 1999-01-18 2000-08-16 김영환 반도체 메모리의 워드라인 구동회로
JP2000311498A (ja) * 1999-04-23 2000-11-07 Nec Corp 半導体記憶装置
KR20010064492A (ko) * 1999-12-29 2001-07-09 박종섭 메모리의 리프레시 제어 회로

Also Published As

Publication number Publication date
JP2002367370A (ja) 2002-12-20
CN1391228A (zh) 2003-01-15
TW536702B (en) 2003-06-11
DE10159368A1 (de) 2002-12-12
US20020186609A1 (en) 2002-12-12
US6504787B2 (en) 2003-01-07

Similar Documents

Publication Publication Date Title
JP4036487B2 (ja) 半導体記憶装置、および半導体回路装置
US7466623B2 (en) Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof
US6532184B2 (en) Precharge control signal generator, and semiconductor memory device using the same
KR20100071153A (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US6172928B1 (en) Semiconductor memory device with normal mode and power down mode
US6236605B1 (en) Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier
KR20060100227A (ko) 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치
JP2627475B2 (ja) 半導体メモリ装置
KR20030010466A (ko) 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치
US6542426B2 (en) Cell data protection circuit in semiconductor memory device and method of driving refresh mode
US6529423B1 (en) Internal clock signal delay circuit and method for delaying internal clock signal in semiconductor device
US8638626B2 (en) Row address control circuit semiconductor memory device including the same and method of controlling row address
JP2007536684A (ja) メモリデバイスにおける動的リフレッシュを改善する装置及び方法
US20030031081A1 (en) Semiconductor memory device operating in synchronization with data strobe signal
US6789137B2 (en) Semiconductor memory device allowing reduction of I/O terminals
KR20150080261A (ko) 액티브 제어 장치 및 이를 포함하는 반도체 장치
US6456563B1 (en) Semiconductor memory device that operates in sychronization with a clock signal
US6894942B2 (en) Refresh control circuit and method for semiconductor memory device
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
US6341089B1 (en) Semiconductor memory device allowing effective detection of leak failure
US6501693B2 (en) Semiconductor memory device allowing easy characteristics evaluation
US6310825B1 (en) Data writing method for semiconductor memory device
US6111805A (en) Power-on-reset circuit for generating a reset signal to reset a DRAM
KR20010086264A (ko) 반도체 기억 장치
US20100008129A1 (en) Semiconductor memory device and method of controlling the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application