TW536702B - Semiconductor memory device - Google Patents

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TW536702B
TW536702B TW090131822A TW90131822A TW536702B TW 536702 B TW536702 B TW 536702B TW 090131822 A TW090131822 A TW 090131822A TW 90131822 A TW90131822 A TW 90131822A TW 536702 B TW536702 B TW 536702B
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Yayoi Tsubouchi
Takashi Itou
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Mitsubishi Electric Corp
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Description

536702
[發明之背景] 本發明係有關半導體記憶裝置，尤其有關刷新 (refresh)時可減低消費電力之動態隨機存取圮 (DRAM)者。 ° “ [背景技術之說明] 圖1 5為顯示習知同#DRAM進行列活化時序控 路508結構之方塊圖。 ％笔 參照圖15，控制電路5〇8，係接受控制信號int. ZRAS、 int· ZCAS、int· ZWE、int · zcs及内部資料庫位址信號 int· ΒΑ<0 : 1>，而輸出列位址解碼信號RADW<〇 : 3>、字元 觸發信號RXT<0:3>、感測放大器活化信號S〇N<〇:3>及刷新 時之内部位址Q者。再者，信號名稱上所附” z"係顯示其為 L act ive之信號者。 控制電路508含有：命令解碼電路552，係接受控制俨號 int.ZRAS、int.ZCAS、int，ZWE、int zcs 而從此等缸合〜中 檢測命令者；及刷新控制部554，係根據解碼電路552之 出而進行刷新控制者。 ^ 控制電路508更含有：資料庫選擇部556，係根據内部資 料庫位址信號int.BA<0:l>而選擇命令解碼電路552之輸出 者，及資料庫選擇部5 6 0，係根據内部資料庫位址信號丨n七 B A < 0 : 1 >而選擇刷新控制部5 5 4之輸出者。 控制電路508更含有：NOR電路558，係接受資料庫選擇部 556所輸出之信號ACT〈0 : 3>和資料庫選擇部56〇所輪出 號籍〈。:3>，而輸出信號細〈。:3>者/及控
C:\2D-C0DE\91-03\90131822.ptd 第5頁 536702 五、發明說明（2)
’係根據信號ZRASE<0 : 3>，而輸出列位址解碼信號RADE <〇·· 3>、字元線觸發信-RXT<〇 : 3>、感測放大器活化信號 SON<0:3> 者。 命令解碼電路552含有··現有命令解碼器572 (act ive command decoder)，係接受控制信號1111:· ZRAS、int. ZCAS、int· ZWE、int. ZCS而檢測現有命令者；自動刷新命 令解碼器 574(auto refresh command decoder)，係接受 控制信號int· ZRAS、int· ZCAS、int· ZWE、int· ZCS 而檢測 自動刷新命令者；及自刷新命令解碼器576 (self refresh command decoder)，係接受控制信號丨以· ZRAS、 int· ZCAS、int· ZWE、int· ZCS而檢測自刷新命令者。 刷新控制部554含有··自刷新計時器58〇，係根據自刷新 命令解碼器576所輸出之信號SREF而每隔一定周期使信號 R^NGOUT活化者；刷新動作控制電路582，係根據自動刷新 中令解碼器574之輸出與信號RING〇UT而輸出信號arefs ^，ι步脈衝產生電路584 ( 1 shot piUse circuit)，係相 虞^號AREFS而輸出信號REFA者；及内部位址計數器586,卷 根據信號REFA而使刷新時之内部位址卩結束計數⑽以 up)者。 zraHo^5二含,有：列(r°W)系控制電路564 ’係根據信1 H 解碼信號麗<G>、字元線觸發信 5^，孫# 益活化信號S〇N<〇>者；列系控制電路 據，細ASE<1>而輸出列位址解碼信ERADE<1 、子疋線觸發信顏T<1>、感測放大器活化信號·〈卜 536702
者；列系控制電路568，係根據信號ZRASE<2>而輸出址 解碼#號RADE<2>、字元線觸發信號κχτ<2>、感測放大器 活化信號S0N<2>者；列系控制電路57〇，係根據信號zrase <3>而輸出列位址解碼信號^別<3>，字元線觸發信號Rxf <3>、感測放大器活化信號s〇N<3>者。 圖1 6為顯不圖1 5中列系控制電路564結構之電路圖。 參fl?、圖1 6 ’列系控制電路5 6 4含有：信號產生部6 3 2，係 根據信號ZRASE而輸出列位址解碼信號^!^者；信號產生部 6 34，係根據信號ZRASE及信號RADE而輸出信號RXT者；以及 L號產生部636 ’係根據信號rχτ而輸出感測放大器活化信 號SON 、 /SON 者。 信號產生部632含有：遲延段640，係使感測放大器活化 信號SON遲延者；反相器638，係接受信號ZRASE而使其反相 者；及OR電路6 42，係接受遲延段640和反相器638之輸出而 輸出信號RADE者。 遲延段6 4 0含有：反相器6 4 4、6 4 6，係串聯連接而接受感 測放大器活化信號SON者。 信號產生部634含有：反相器648，係接受信號ZRASE而予 以反相者；遲延段650，係接受反相器648之輸出而使其遲 延者；遲延段6 5 2，係使信號RADE遲延者；及AND電路654， 係接受遲延段6 50、652之輸出而輸出信號RXT者。 遲延段6 5 0含有：反相器6 5 6、6 5 8，係串聯連接而接受反 相器648之輸出者。遲延段6 52含有：反相器6 60、66 2，係 串聯連接而接受信號RADE者。
C:\2_DE\91-03\90131822.ptd 第7頁 536702 五、發明說明（4) 信號產生部6 3 6含有：遲延段6 6 4，係接受信號r X τ使其遲 延’而輸出感測放大器活化信號SON者；及反相器676，係 接受感測放大器活化信號SON使其反相而輸出感測放大器 活化信號/SON者。 遲延段6 6 4含有：反相器6 7 8、6 8 0，係串聯連接而接受信 號RXT者。 圖1 7為顯示圖1 5中自動刷新命令解碼器574和刷新動作 控制電路582結構之電路圖。 參照圖1 7 ’自動刷新命令解碼器5 7 4含有：反相器6 9 2， 係接受信號int· ZRAS而使其反相者；反相器694 ,係接受信 號int· ZCAS而使其反相者；及ΝΑΟ電路6 9 6，係接受反相器 692、634之輸出和信號int.ZWE者。 刷新動作控制電路5 8 2，係接受N A N D電路6 9 6於節點N11 者。 刷新動作控制電路5 8 2含有：反相遲延電路6 9 8，係連接 輸入於節點N11，連接輸出於節點N13者：N0R電路70 0，係 連接一方之輸入於節點N11，連接另一方之輸入於節點 N13，連接輸入於節點N12者；及N〇R電路7〇2，係接受信號 RING0UT和NOR電路780之輸出者。反相遲延電路698含有： 反相器7 1 〇、7 1 2、7 1 4，係串聯連接者。
。刷新動作控制電路582更含有：鎖定電路7〇4，係根據n〇R 電路702之輸出而設定資料者；遲延段7〇6，係使鎖定電路 704之輸出遲延者；及反相器7〇8，係使遲延段7〇6之輸出反 相者。
536702 五、發明說明（5) 鎖定電路704含有·.NAND電路716，其一方之輸入係接愛 N0R電路702之輸出而另一方之輸入係連接於節點N15而輪 出信號AREFS者；及NAND電路718，其一方之輸入係接受信 號AREFS而另一方之輸入係連接於節點N14，其輸出節點 連接於節點N15者。 、 ” 遲延段7 0 6含有··反相器7 2 0、7 2 2，係串聯連接而接受作 號AREFS者。 圖1 8為說明習知DRAM之自動刷新動作之動作波形圖。
參照圖18，信號ext.ZRAS、ext.ZCAS，ext.ZWE、CKE
、CLK、ZCS，為由外部給予DRAM之輸入信號。信號 ext.ZRAS為列位址選通（r〇w address str〇be)信號，而信 號e X t · Z C A S則為行位址選通信號。 η又二信號AREF為自動刷新時設定在H位準之自動刷新信 號，信號RADE為使列位址解碼器活化之列位址解碼信號， 信號RXT為供應字元線活化時序之字元線觸發信號，信號 REFA為自動刷新時使位址計數結束之時鐘信號，信號q為 内部產生之刷新時的位址信號。χ，信號WL為供應給字元
線之信號，信號_為感測放大器活化信號，信號BL、ZBL 為供應給位元線之信號。 ，$ ’ L戒名稱上附有"z，，之信號者表示其為L & ve 之信號。 時刻11時，命令右B主# 7在4^號ext· CLK之起立邊緣被認 知。時刻11中，作觫7 Γ 0 十士Τ7 後 ^ZCS、ext· ZRAS、ext. ZCAS ,均係設 定在L位準，另一 乃曲，^號ext· ZWE及信號CKE均係設定
第9頁 536702 五、發明說明（6) 在Η位準者。 相應於此等信號，圖1 7之節點Nl 1變化為L位準，節點 Ν1 2則相應而被設定為Η位準。與之相應而設定鎖定電路 704，故信號AREFS被設定為Η位準。 之後，節點Ν1 3延遲相當於反相遲延電路6 9 8的遲延時間 而變化為Η位準，節點Ν1 2就會相應而被設定為L位準，但 由於其在設定鎖定電路704之狀態下，故自動更新信號 AREF仍被保持在Η位準。 自動刷新信號A R E F被設定在Η位準之後，圖1 5所示1步脈 衝產生電路584被活化而在信號REFΑ產生Η脈衝。相應於信 號REFA產生之Η脈衝，内部位址計數器586被活化而使内部 位址Q逐一結束計數。 另一方面，相應於時刻t之時鐘邊緣，圖丨5之現有命令 解碼器5 72會使信號ACT活化。與之相應而圖15之NOR電路 會使信號ZRASE活化成L位準。 相應於h號Z R A S E之變化，控制電路5 6 2，在時刻11首先 使信號RXT活化，在内部遲延所決定的時刻t3使感測放大 器活化信號SON活化。 一在時刻t2 ’信號rxt被設定為η位準之後，解碼位址之字 元線被選擇而在位元線BL、ZBL產生相應於記憶格資料的 電位差V0。 、在時刻U ’感測放大器活化信號被設定為η位準之後， 感測放大器被活化而使位元線BL、ZBL之間的電位差ν〇放 大，並進行刷新動作。
536702 五、發明說明（7) 其次，節點N1 4延遲相當於圖】7 ^ ^ f fiNi €^；706 ^^ a^1 刷新信號AREE會變化為L位準a/=H位準，故自動 使作狹7PACJT?外—+ η ^ 於疋圖15之N0R電路558會 ^IZRASEU在η位準，故結束刷新動作。 如上所述’自動刷新動作， 址會在内部結束計·，執行一次刷=：時，刷：位 從外部施以刷新用之位土止輸人。 。因此，不需要 接下來將說明習知DRAM之自刷新。 Γ=明習知DRAM之自刷新動作之動作波形圖。 緣# :、19，在時刻u之時鐘信號ext·CLK之起立邊 et ^ ^命令。自刷新命令；▼藉由使信號㈣、 =定A 1、Γ U設定為L位準’將信號 〇又疋為Η位準而加以指定。 為η於彳Λ，圖15之自刷新命令解碼器576會使信號別以活化 I —準。與之相應，自刷新計時器58〇活化，Η位準上設 合:j間信號RING0UT。與之相應，自動刷新信號八順 曰一疋期間被設定在Η位準，而進行與圖丨8所說明相同 之刷新動作。 信號ZRASE被設定在L位準之後經過一定時間的時刻丨3， 計時器580會把信號RING〇UT設定在l位準。再經過 二疋時間之時刻t4，自刷新計時器58〇會把信號RING〇UT設 =在Η位準。如此，信號RING〇UT會以一定周期使[位準重 複設定為Η位準。 相應於信號rINGOUT，自動刷新信號AREF也同樣以一定 第11頁 90131822.ptd 536702 五、發明說明（8) __^ 周期被設定為L位準和Η位準，故列位 自動進行刷新。 叾依久結束計數而 如上所述’自刷新動作，由外部供鹿Α八 會在内部結束計數，重複其刷新動作了 °P々時，刷新位址 如上所述，DRAM有必要在每一定邯 · 寫入的資料消失。每次執行此刷新動；：:動作，以免 力。 1乍DRAM即會消費電 近年，攜帶型終端裝置等也開始搭载大 此種產品所用的DRAM更有減少消費電力的:里的記憶體， 然而，由於習知DRAM係在刷新動作=需求。 相同的時序進行行活化控制，故有新Km: 力的問題。 々助彳乍4消費太多電 [發明之概要] 本發明之目的在於提供一種可減少 力之半導體記憶裝置。 動作時的消費電 本發明，簡言係具備含有排成矩 記憶器，和控制電路者。 ，复數5己憶格之 記憶器含有：對應於列的複數字元線和 位元線；列解碼電路，係選擇性活化：於仃的複數 分者；行解碼電路，係選擇複數位元線組中2 f中之一部 感=電路’係放大讀取之資料於複-部分者;及 者。控制電路含有:命令解碼電$，係從電路之控制 信號中檢測複數之命令者；及列/之控制 斤匕制部，係根據 II： 第12頁 C:\2D-C0DE\91-03\90l31822ptd 536702
發明說明（9) 命令解碼電路之輸出而顯示 號和輸出顯示感測放大電路：化時序之第1活化信 列活化時序控制部，4:=2第2活化信號者。 1命令時，係先將第1活化传；：電路所檢測的命令為第 再將第2活化信號予以活化\就H ’經過第1遲延時間後 令解碼電路所檢測的命令為 1 =時序控制部，若命 號活化，經過較第i遲延時間二日】’係先將第1活化信 2活化信號予以活化者。纟長的第2遲延時間後再將第 依本發明之其他局面 複數之記憶器和控制電路者：―+導體記憶裝置’具備 狀數之記含， 係斜，痛數子70線 係對應於列者；複數之位元線组， 於行者；列解碼電路，係選擇性活化複數字元線 之行解：電路，係選擇性活化複數位元線組中 取之資料者。 峪係放大稷數之位元線所讀 控制電路，係進行列解碼電路及感測放大電路之控 二控制電路，含有：命令解碼電路，係由外部所供應 檢測複數之命令者；及複數之行活化時“制 係根據命令解碼電路之輸出而顯示字元線活化時序之 信：者化信號和輸出顯示感測放大電路活化時序之第2活化 t個複數之列活化時序控制部，若命令解碼電路所檢測 叩令為第1命令時’係先將第1活化信號活化，經過第i
^36702 五、發明說明（10) --- 遲延時間後再將第2活化信號予以活化；若命令解碼電路 戶^檢測的命令為第2命令時，係先將第1活化信號活化，經 過較第1遲延時間為長的時間後再將第2活化信號予以活化 者。 σ複數之列活化時序控制部相應於第2命令而使第1活化信 唬活化後到活化第2活化信號為止的時間，各不相同。 因此’本發明之主要優點在於，可減少相應於第2命令 而動作時的消費電力。 时本發明之另一優點在於，由於將每一記憶器之感測放大 器的活化k序錯開’故可減少消費電力的尖峰值，可更加 減少消費電力。 [本發明之最佳實施形態] 以下將參照圖示詳細說明本發明之實施形態。再者，圖 中同一元件編號表示同一或相當之部分。 (實施形態1 ) 圖1為顯示本發明實施形態1之半導體記憶裝置1結構之 概略方塊圖。 參照圖1 ’半導體記憶裝置1含有：記憶器陣列組mem〇ry array bank) 14#0〜14#3，係分別具有排列成矩陣狀之複 數之記憶格者；位址緩衝器2，係同步摘取外部所供應之位 址信號A0〜A12及資料庫位址信號BA〇〜BA1至時鐘信號丨^^· CL I K I，而輸出内部列位址、内部行位址及内部資料庫位 1者;„時鐘緩衝器4，係從外部接受時鐘信號CLK及啟動時 釦# #uCKE而輸出在半導體記憶裝置内部所使用之時鐘信 536702 五、發明說明（11) 號int.CLKI、CLKQ者；及控制信號輸入緩衝器6，係同步摘 取外部所供應之控制信號ext.ZCS、ext.ZRAS、 ext.ZCAS、ext.ZWE 至時鐘信號CLKI 者。 各個§己憶器陣列組1 4 # 0〜1 4 # 3，含有：佈置成矩陣狀之記 憶格MC ;對應於記憶格MC之列而設之複數字元線WL ;對應於 s己fe、格M C之行而設之位元線組b l P。位元線組B L P，如後 述，含有位元線組BL及ZBL。記憶器陣列組14#〇〜14#3，係 可互相獨立而採取讀取動作者。 半導體記憶裝置1更含有：控制電路8，係從位址緩衝器2 接受内部位址信號，且從控制信號輸入緩衝器6接受與日°夺 鐘信號同步化之控制信號int.zcs、int ZRAS、int，託Μ i nt · ZWE而與時鐘信號int. CLKI同步輸出控制信號於各 ^料庫者。圖丨中，以丨個方塊表示控制電路8和模式暫存 益，係用以保持控制電路8所認知之動作模式者。 址==有:資料庫位址解碼器，係使内部資料庫位 止佗唬mt.BAO、int . BA1解碼者；命令 電路’係執行後述之列系時序控制者。 半，體記憶裝置1更含有：VPP產生電路24，係用以 /舌化予元線之高電位vpp者。 ’、 產生 半導體記憶裝置丨更含有：列解碼器， 器陣列組u#(M4#3㈣，針對位址緩於記憶 址信號X或刷新位址Q ’根據列位解：；：之列位 者；及字元驅動器，伟使此箄列缸s馬L #“RADE加以解碼 #使此專列解碼器之輸出信號所指定
90131822.ptd 第15頁 536702 五、發明說明（12) 於。己憶器陣列組1 4 # 0〜1 4 # 3内部位址之列（字元線）相應於 字元線觸發信號RXT之時序而驅動至電位Vpp者。圖1中， 係將列解碼器和字元驅動器放在1個方塊1〇#〇〜1〇#3中來表 示者。 半導體記憶裝置1更含有：行解碼器1 2 # 〇〜1 2 # 3，係使位 址緩衝器2所供應之内部行位址信號γ解碼而產生行選解碼 擇k號者；及感測放大器1 6 # 0〜1 6 # 3，係針對連接於記憒、5| 陣列組1 4 # 0〜1 4 # 3之選擇列的記憶格資料加以檢測及放大 者。 半導體記憶裝置1更含有：輸入緩衝器2 2，係接受外部寫 入之資料而生成内部寫入資料者；寫入驅動器，係將來自 輸入緩衝器2 2之内部寫入資料放大而傳輸至選擇記憶格 者；前置放大器，係將由選擇記憶格讀取之資料加以放大 者；及輸出緩衝器2 0，係針對來自該前置放大器之資料再 加以緩衝處理而輸出於外部者。 前置放大器及寫入驅動器係分別對應於記憶器陣列組 14#0〜14#3而設者。圖1中，係將前置放大器及寫入驅動器 放在1個方塊18#0〜18#3中來表示者。 輸入緩衝器2 2，係相應於時鐘信號CLKQ而將外部所供給 端子的資料DQ0〜DQ1 5取進内部者。 輸出緩衝器2 0，當半導體記憶裝置1輸出外部資料時， 與時鐘信號CLKQ同步而輸出資料DQ0〜DQ15。 圖2為顯示圖1中之VPP產生電路24結構之電路圖。 參照圖2，VPP產生電路24含有：VREF產生電路26，係接
536702 五、發明說明（13)
受電源電位VCC及接地電位GND而輸出參照電位VREF者；比 較電路28，係比較參照電位VREF和分壓電位VD I V者；充電 幫浦電路30，係相應於比較電路28之輸出而輸出電位VPP
者；及分壓電路32，係輸出相應於電位VPP之分壓電位VDIV 者。 比較電路28含有：N通道MOS電晶體36，係結合源極於接 地電位而接受參照電位VREF於閘極者；p通道M〇s電晶體 34 ’係連接閘極和汲極於n通道m〇s電晶體36，連接源極於 電源電位VCC者；N通道M0S電晶體40，係結合源極於接地電 位而在閘極接受分壓電位VDIV者；p通道M〇s電晶體38，係 連接於電源節點和N通道MOS電晶體40之汲極之間，而閘極 連接於N通道MOS電晶體36之汲極者；及反相器42，係連接 輸入於N通道MOS電晶體4〇之汲極者。 分壓電路32含有：p通道M0S電晶體44，係連接於結合源 極與電位vpp之二極管者；p通道M0S電品體46，係結合閘極 於接地電位而源極連接於p通道M〇s電晶體44之汲極者； 通道MOS電晶體48，係連接於p通道M〇s電晶體46之汲極和 接地喊點之間而閘極結合於電源電位vcc者。n通道電 晶體48之没極係輸出分壓電位νρ I v者。 圖3為顯示圖1中有關控制電路8之列活化控制結構之方 塊圖。 參照圖3 ’控制電路8，係接受控制信號int. zRAS、int· ZCAS、int· ZWE、int· zcs及内部資料庫位信號iut. βΑ <〇: i> ’而輸出列位址解碼信號RADE<〇: 3>、字元線觸發信
536702 五、發明說明（14) 號RXTC0 : 3>、感測放大器活化信號s〇N<〇 : 3>及刷新時之内 部位址Q者。再者，信號名稱上所附，，z”係表示其為L act i ve之信號者。 控制電路8含有··命令解碼電路5 2，係接受控制信號丨nt 測咋i者，及刷新控制部5 4，係相應於命令解碼電路5 2之 輸出而執行刷新控制者。 ZRAS 、 int · ZCAS 、 int · ZWE 、 int·ZCS 而在此等組合中檢 控制電路8更含有··資料庫選擇部5 6，係相應於内部資料 庫位址信號int.BA<0:l>而選擇命令解碼電路52之輸出者； 及資料庫選擇部6 0，係相應於内部資料庫位址信號丨n t. ΒΑ<0 : 1>而選擇刷新控制部54之輸出者。 控制電路8更含有：N0R電路58，係接受資料庫選擇部56 所輸出之信號ACT<0·· 3>和資料庫選擇部60所輸出之信號 AREF<0:3>而輸出信號ZRASE<0:3>者；及控制電路62，^相 應於信號AREF<0 : 3>及信號ZRASE<0 :3>而輸出列位址解碼 信號RADE<0:3>、字元線觸發信號rxt<〇:3>、感測放大器 活化信號SONCO : 3>者。 ° 命令解碼電路52含有··現有命令解碼器72，係接受控制 信號int· ZRAS、int. ZCAS、int· ZWE、int. ZCS 而檢測現有 命令者；自動刷新命令解碼器7 4，係接受控制信號丨n七
ZRAS、int· ZCAS、int· ZWE、int· ZCS 而檢測自動刷新命令 者；及自刷新命令解碼器7 6，係接受控制信號i n t. z R a S 、int· ZCAS、int· ZWE、int· ZCS而檢測自刷新命令者。 刷新控制部54含有：自刷新計時器8〇，係相應於自刷新
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536702 五、發明說明（16) -- 刷新動作控制電路82含有：反相遲延電路98，係連接輸 入於節點N1而連接輸出於節點N3者；N〇R電路1〇()，係連接 一方之輸入於節點N1而連接另一方之輪入於節點N 3，連接 輸出於喊點N2者；及N0R電路102，係接受信號RING〇UT和 NOR電路1〇〇之輸出者。反相遲延電路98，係含有串聯連接 之反相器11 0、11 2、1 1 4者。 刷新動作控制電路8 2更含有：鎖定電路1 〇 4，係相應於 NOR電路102之輸出而設定資料者；遲延段，係使鎖定電 路104之輸出遲延者；反相器108，係使遲延段1〇6之輸出反 相者。 鎖定電路104含有：NAND電路116，係使一方之輸入接受 NOR電路102之輸出，而另一方之輸入連接於節點N5而輸出 4吕號AREFS者；及NAMD電路118，係使一方之輸入接受信號 AREFS ’另一方之輸入連接於節點N4而輸出節點連接於節 點N5者。 遲延段1 0 6含有：反相器1 2 0、1 2 2，係串聯連接而接受信 號AREFS者° 圖5為顯示圖3中列系控制電路6 4結構之電路圖。 參照圖5，列系控制電路6 4含有：信號產生部1 3 2，係相 應於信號ZRASE而輸出列位址解碼信號RADE者；信號產生部 134，係相應於信號ZRASE及信號RADE而輸出信號RXT者；信 號產生部1 36，係相應於信號RXT而輸出感測放大器活化信 號SON 、 /SON 者。 信號產生部1 3 2含有：遲延段1 4 0，係使感測放大器活化
C:\2D-CODE\91-03\90131822.ptd 第20頁 536702 五、發明說明（17) 信號SON遲延者；反相器138，係接受信號ZRASE而加以反相 者；及0R電路142，係接受遲延段140及反相器138之輸出而 輸出信號RADE者。 遲延段1 4 0含有：反相器1 4 4、1 4 6，係串聯連接而接受感 測放大器活化信號SON者。 信號產生部134含有：反相器148，係接受信號ZRASE而加 以反相者；遲延段152，係接受反相器148之輸出而使其遲 延者；遲延段1 52，係使信號RADE遲延者；及AND電路1 54， 係接受遲延段150、152之輸出而輸出信號RXT者。 遲延段150含有··反相器156、158，係串聯連接而接受反 相器148之輸出者。遲延段152含有··反相器160、162，係 串聯連接而接受信號RADE者。 信號產生部136含有：遲延段164，係接受信號RXT而使其 遲延者；遲延段1 66，係使遲延段1 64之輸出更遲延者；反相 器168，係接受自動刷新信號AREF而加以反相者；〇R電路 1 70此係接受反相器1 68之輸出和遲延段1 66之輸出者；NAND 電路172，係接受遲延段164之輸出和〇R電路170之輸出者； 反相器1 74，係接受NAND電路1 72之輸出而加以相反，再輸 出感測放大器活化信號SON者；反相器1 76，係接受感測放 大器活化信號SON而加以反相，再輸出感測放大器活化信 號/SON者。 列系控制電路64，若自動刷新信號AREF被活化時，會將 k號被活化後至感測放大器活化信號S〇N被活化之期間， 配合遲延段1 6 6之遲延時間而更使其延長。
C:\2D-C0DE\91-03\90131822.ptd 第 21 頁 536702 五、發明說明（18) 其次，將說明自動刷新時岑自保丨丨虹士 + a , 時序遲延之理由。 子戍自刷新時使感測放大器活化 路為說明圖1中感測放大器和記憶陣列之概略結構之電 參，圖6，記憶陣列中所含圖i之位元線組BLp，係含有 ί 财。在位元線BL、ZBL之卜方和耗於各 =各列而設的字元線WLn之交點部佈置有記憶格 中係顯示1個記憶格作為代表者。 口 0 記憶格MC含有：N通道M0S電晶體Μτ ,係設於位元線乩和 儲存節點SN之間，其閘極則連接於字元線WLn者；及電容 MQ，其一端係連接於儲存節點SN而另一端則結柘 電位VCP者。 平％板 兀線BL、ZBL之間，更設有均衡電路BEQ，係相應於 衡信號BLEQ而使位元線BL之電位和位元線ZBL之電位均衡 化者。 、 均衡電路BEQ含有：N通道M0S電晶體192，係連接於位元 線BL與位元線ZBL之間而於閘極接受均衡電路BLEQ者；N通 道M0S電晶體194，係連接於供應電位VBL之節點與位元線 BL之間而於閘極接受均衡電路BLEq者；AN通道M〇s電晶體 196，係連接於供應電位VBL之節點與位元線ZBL之間而於 閘極接受均衡電路BLEQ者；位元線BL、ZBL之間，更設有 感測放大器SAK，係由分別相應於感測放大器活化信號 SON，/SON而通路之電晶體2〇〇、198所活化者。 感測放大器SAK含有：P通道M0S電晶體20 6、N通道M0S電
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之間的電位差會到達 此時藉由感測放大器 取時間的時序，資料 上升’其結果位元線B L與位元線z b l 感測放大器所能放大之電位差A。 活化信號SON被活化而以滿足指定存 會被讀取到DRAM外部。 因此，若感測放大器活仆Η主皮I ”… 一 γ序太延遲，則會使存取時間 太長’而不能南速讀取資料到外部。 ，而’執行刷新動作日寺，由於不受讀#資料的存取 :束缚’才:對於字元線活化時序，可使感測放大器活化時 序遲延至打刻t3。如此，則電流經由具有電阻值R之電晶
體MT流到位元線的時間會變長，在時刻u的電位差 到VSA1。 …八 0換g之，若使刷新期間比規定時間更長，而蓄積於電容 益MQ的電荷比通常讀取時為少，則相對於通常時的位元線 ，位為電位vi，刷新期間長時的電位會變成V2。但是，在 時刻t3則顯示可確保感測放大器所能放大的電位差”a。 圖9為說明實施形態丨之半導體記憶裝置動作之動作波形 圖。 參照圖9所示在時刻tl之時鐘信號ext· CLK的起立邊緣， 給予自動刷新命令。在時刻^，信號ext· zcs、ext. ZRAS ext· ZCAS均係設定在l位準者，另一方面，信號ext. zwe 及h號CKE均係設定在η位準者。 與之相應，圖3之命令解碼電路5 2及刷新控制部54會使 信號AREFS及信號ZRASE活化。 相應於彳§號A REFS的活化，圖3之1步脈衝產生電路8 4會
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輪出1步脈衝作為信號REFA。於是，内部位址計數器86會 結束位址信號Q的計數。 另一方向，圖3之控制電路62，相應於信號Z RASE及自動 刷新信號AREF而使列位址解碼信號RADE在Η位準活化，繼 而在時刻t2使字元線觸發信號RXT在Η位準活化。與之相 應，字元線WL被活化。 若自動刷新信號AREF未被活化時，圖5之列系控制電路 64，會在時刻t2之信號RXT被活化後到遲延段164之遲延時 間後的時刻t3，使感測放大器活化信號son活化。 但是，若自動刷新命令被輸入時，由於自動刷新信號 AREF會被活化，故感測放大器活化信號s〇N的活化時序會 依圖5遲延段166之遲延時間Td將活化時序延後，在時刻^ 使感測放大器活化信號SON被活化。於是，若有同一電荷 蓄積於記憶格中，則相對於通常時被讀取的電位差△”， 刷新時被讀取的電位差A V1會變大。 反過來說，即使設定刷新時間長於習知時間，記憶格的 蓄積電荷少於規定量，也可藉由感測放大器而使資料刷 新。 如上所述，實施形態1之半導體記憶裝置，藉由使感測 放大器活化時序在刷新時較遲於通常之讀取時，即使記憶 格的蓄積電荷變少’仍可正確地用感測放大器把電位差放 大。因此可延長執行刷新動作的間隔，比習知方式可減少 消費電力。 再者’實施形悲1之發明所實現的消費電力之減少，只
90131822.ptd 第25頁 536702 五、發明說明（22) 要是刷新循環即^Γ批— 丄、# 尨 了執仃。尤其，以一定期間不與外部進行 子取的自動刷新或自刷新時，有效果。 (實施形態2 ) "圖實施形態2之半導體記憶裝置中所使用的 匕制電路2 50結構之方塊圖。 多^、、θ 1 0控制電路2 5 0在圖3所示控制電路8之社構 中，含有控制電路252，以代替控制電路62。控制g路 52，二圖3所示控制電路⑶之結構中，含有列系控制電路 8、26 0，以分別代替列系控制電路66、68、7〇。 八他邛刀的控制電路250之結構，與控制電路8相同，故 不贅述。 圖11為顯示圖1〇中列系控制電路256結構之電路圖。 多…、圖11列系控制電路2 5 6於圖5所示列系控制電路6 4 之結構中含有信號產生部30 0以代替信號產生部136。 化唬產生部3 0 0，在信號產生部丨3 6之結構中含有遲延段 302，以代替遲延段166。遲延段3〇2，在遲延段166之結構 中含有串聯連接於反相器184和〇R電路丨70之間的反相器 3 0 4、3 0 6。列系控制電路2 5 6之其他結構，與圖5所示列系 控制電路64相同，故不贅述。 ’、 圖1 2為顯示圖1 0中列系控制電路2 5 8結構之電路圖。 參照圖1 2，列系控制電路2 5 8，在圖11所示列系控制電 路2 5 6之結構中含有# 5虎產生部3 1 〇以代替信號產生部 3 0 0。#號產生部3 1 0在信號產生部3 〇 〇之結構中含有遲延 段3 1 2，以代替遲延段3 0 2。遲延段3 1 2在遲延段3 0 2之結構 C:\2D-CODE\91-03\90131822.ptd 第26頁
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中含有更串聯連接於反相器3 〇 6和r電路丨7 〇之間的反相器 314、31 6。 。 列系控制電路258的其他結構，與列系控制電路256相 同，故不贅述。 圖13為顯示圖1〇中列系控制電路26〇結構之電路圖。 參照圖1 3，列系控制電路2 6 〇在圖1 2所示列系控制電路 258之結構中含有信號產生部32〇，以代替信號產生部 310。 信號產生部320在信號產生部3 10之結構中含有遲延段 3 22，以代替遲延段31 2。 遲，段322，在遲延段312之結構之外，含有串聯連接於 反相器316和OR電路170之間的反相器324、326。 列系控制電路260的其他結構，與圖丨2所示列系控 路258相同，故不贅述。 採取上述結構，由於遲延段166、3 0 2、312、322均分別 ^有不同之遲延時間，故在資料庫〇〜3中刷新時感測放7大 器被活化之時序會各有少許偏差。 、如此，可較在全資料庫同時執行刷新動作時減少尖峰電 流，可減少電源雜訊並減少消費電力。 (實施形態3 ) 圖1 4為顯示實施形態3中所使用之VPP產生電路424姓 之電路圖。 ^傅 之結構中含有 VPP產生電路424在圖2所示VPP產生電路24 分壓電路432以代替分壓電路32。
C:\2D-C0DE\91-03\90131822.ptd 536702 五、發明說明（24) 分壓電路432在圖2所示分壓電路32之結構中，更含有反 相器445 ’係接受自動刷新信號AREF而加以反相者；及p通 道M0S電晶體446，係連接於p通道M0S電晶體46之源極與汲 極之間而在閘極接受反相器445之輸出者。 VPP產生電路424之其他結構，與圖2所示\rpp產生電路24 相同，故故不贅述。 其次將簡單說明Vpp產生電路4 24之動作。 右進行通常之存取時，自動刷新信號…以會設定在L位 準，故P通道M0S電晶體446成為非通路狀態，會產生盘 所示VPP產生電路24相同之電位vpp。 《座玍”圖2 丄其次，自動刷新命令或自刷新命令被給予而使自動 =#uAREF成為Η位準後，P通道M0S電晶體446會成為通路 =二於是，P通道M0S電晶體446的源極-汲極之間的電阻 为a變小，故分壓電位VDIV會接近電位vpp。其結 成 :動作時的電位VPP會變得比通常動作時產生的^1 低:因此，可藉由使VPP電位下降而減少消費電力。為 右使電位VPP下降，字元線的活化電位合 之電晶體MT再寫入電容器Mq的電位會下降S，但若每圖6 1之電路和實施形態3之電路併用再："】形.態 下降而使刷新特性惡化。 了防止因再寫入電位之 [元件編號之說明] 資料庫 半導體記憶裝置 位址緩衝器
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五、發明說明（25) 4 時鐘緩衝器 6 控制信號輸入緩衝器 8 控制電路 10#0〜10#3 方塊 12#0〜12#3 行解碼器 14#0〜14#3 言己*隐器陣歹1J、组（mem〇ry array bank) 16#0〜16#3 感測放大器 18#0〜18#3 方塊 22 輸入緩衝器 20 輸出緩衝器 24 VPP產生電路 26 VREF產生電路 28 比較電路 30 充電幫浦電路 32 分壓電路 34 P通道MOS電晶體 36 N通道MOS電晶體 38 P通道MOS電晶體 40 N通道MOS電晶體 42 反相器 44 P通道MOS電晶體 46 P通道MOS電晶體 48 N通道MOS電晶體 52 命令解碼電路 90131822.ptd 第29頁 536702
五、發明說明（26) 54 刷新控制部 56 資料庫選擇部 58 NOR電路 60 資料庫選擇部 62 控制電路 64 列系控制電路 66 、 68 ' 70 列系控制電路 72 現有命令解碼器 74 自動刷新命令解碼 76 自刷新命令解碼器 80 自刷新計時器 82 刷新動作控制電路 84 1步脈衝產生電路 86 内部位址計數器 92 反相器 94 反相器 96 NAND電路 98 反相遲延電路 100 NOR電路 102 NOR電路 110 、 112 、 114 反相器 104 鎖定電路 106 遲延段 108 反相器 C:\2D-C0DE\91-03\90131822.ptd 第30頁 536702 五、發明說明（27) 116 NAND電路 118 NAND電路 120 ^ 122 反相器 132 信號產生部 134 信號產生部 136 信號產生部 138 反相器 140 遲延段 142 OR電路 144 、146 反相器 148 反相器 150 遲延段 152 遲延段 154 AND電路 156 > 158 反相器 160 〜162 反相器 164 遲延段 166 遲延段 168 反相器 170 OR電路 172 NAND電路 176 反相器 184 反相器 192 N通道M0S電晶體
C:\2D-C0DE\91-03\90131822.ptd 第31頁 536702 五、發明說明（28) 194 196 198 ^ 200 202 204 206 208 210 212 250 252 256 ^ 258 ^ 260 300 302 304 > 306 310 310 312 314 、 316 320 322 324 ' 326 424 432 N通道MOS電晶體 N通道MOS電晶體 電晶體 P通道MOS電晶體 N通道MOS電晶體 P通道MOS電晶體 N通道MOS電晶體 N通道MOS電晶體 N通道MOS電晶體 控制電路 控制電路 列系控制電路 信號產生部 遲延段 反相器 信號產生部 遲延段 遲延段 反相器 信號產生部 遲延段 反相器 VPP產生電路 分壓電路
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五、發明說明（29) 445 反 相 器 446 P通道MOS 電 晶 體 508 控 制 電 路 552 命 令 解 碼 電 路 554 刷 新 控 制 部 556 資 料 庫 選 擇 部 558 NOR電路 560 資 料 庫 選 擇 部 562 控 制 電 路 564 列 系 控 制 電 路 566 列 系 控 制 電 路 568 列 系 控 制 電 路 570 列 系 控 制 電 路 572 現 有 命 令 解 碼 器 574 白 動 刷 新 命 令 解 碼 576 刷 新 命 令 解 碼 器 580 刷 新 計 時 器 582 刷 新 動 作 控 制 電 路 584 1步脈衝產生電路 586 内 部 位 址 計 數 器 632 信 號 產 生 部 634 信 號 產 生 部 636 信 號 產 生 部 638 反 相 器 C:\2D-CODE\91-03\90131822.ptd 第33頁 536702
五、發明說明（30) 640 遲延 段 642 OR電 路 644 、646 反相 器 648 反相 器 650 遲延 段 652 遲延 段 656 、658 反相 器 660 、662 反相 器 664 遲延 段 676 反相 器 678 、680 反相 器 692 反相 器 694 反相 器 696 NAND 電路 698 反相 遲延電路 700 NOR電路 702 NOR電路 704 鎖定 電路 706 遲延 段 708 反相 器 710 ^ 712 、7 1 4 反相 器 716 NAND 電路 718 NAND 電路 720 ^ 722 反相 器 C:\2D-CODE\91-03\90131822.ptd 第34頁 536702
五、發明說明（31) A0 〜A12 ACT<0 : 3> AKEF<0 : 3> AREF AREFS BA0〜BA1 BEQ BLEQ BLP BL 、 ZBL 位址信號 信號 信號 自動刷新信號 信號 資料庫位址信號 均衡電路 均衡信號 位元線組 位元線組
CKE CLK CSL CSL CSL DQ0 〜DQ15 ext.CLK ext.ZCS 、 GND 信號 信號 行選擇閘極 行選擇信號 行選擇線 資料 時鐘信號 ext.ZRAS ' ext.ZCAS 接地電位 信號 GIO、ZGI0 全局 10 線 int. ΒΑ<0 : 1> 内部資料庫位址信號 i nt. CLK I 時鐘信號 int.ZRAS 、 int.ZCAS 、 int.ZWE 、 int.ZCS L I 0 局部I 0線 控制信號
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五、發明說明（32) MC 記 憶 格 MQ 電 容 器 MT N通道MOS 電 晶 體 Nil /r/r 即 點 N12 節 點 N13 /r/r 即 點 N14 Λ-Λ- 即 點 N15 即 點 NN 節 點 NP 節 點 Q 内 部 位 址 Q 刷 新 位 址 R 電 阻 成 分 R 電 阻 值 RADE 列 位 址 解 碼 信 號 RADE<0> 列 位 址 解 碼 信 號 RADE<1> 列 位 址 解 碼 信 號 RADE<2> 列 位 址 解 碼 信 號 RADE<3> 列位 址 解 碼 信 號 REFA 信 號 RXT 字 元 線 觸 發 信 號 RXT<0> 字 元 線 觸 發 信 號 RXT<1> 字 元 線 觸 發 信 號 RXT<2> 字 元 線 觸 發 信 號 90131822.ptd 第36頁 536702
五、發明說明（33) RXT<3> 字 元 線 觸 發 信 號 RADE<0 : 3> 列 位 址 解 碼 信 號 RADW<0:3> 列 位 址 解 碼 信 號 RING0UT 信 號 RXT 信 號 RXT<0 : 3> 字 元 線 觸 發 信 號 SAK 感 測 放 大 器 SN 儲 存 即 點 SON "SON 感 測 放 大 器 活 化 信 號 SON<0> 感 測 放 大 器 活 化 信 號 SON<0 : 3> 感 測 放 大 器 活 化 信 號 S0N<1> 感 測 放 大 器 活 化 信 號 S0N<2> 感 測 放 大 器 活 化 信 號 S0N<3> 感 測 放 大 器 活 化 信 號 SREF 信 號 11 時 刻 t2 時 刻 t3 時 刻 t4 時 刻 Td 遲 延 時 間 VO 電 位 差 VI 電 位 V2 電 位 VBL 電 位 90131822.ptd 第37頁 536702
五、發明說明（34) VCP 單元板電位 VSA 電位差 VSA1 電位差 △ V0 電位差 △ VI 電位差 VCC 電源電位 VDI V 分壓電位 VPP 電位 VREF 參照電位 WL 字元線 WLn 字元線 X 行位址信號 ZCS 信號 ZRASE 信號 ZRASE<0> 信號 ZBASE<1> 信號 ZRASE<2> 信號 ZRASE<3> 信號 ZRASE<0 : 3> 信號 ZWE 信號 90131822.ptd 第38頁 圖式簡單說明 概為顯示本發明實施形態1之半導體記憶裝置1結構之 W万塊圖。 ^顯示圖1中VPP產生電路24結構之電路圖。 塊^顯示圖1中有關控制電路8之列活化控制結構之方 電^8 ^』不圖3中自動刷新命令解碼器74及刷新動作控制 …構之電路圖。 二6 ; ί厂圖3中列系控制電路6 4結構之電路圖。 路圖。”、月圖1中感測放大器和記憶陣列之概略結構之電 圖7為言兒^ 圖8為說C憶格流向位元線狀態之圖。 延長刷新時Μ遲感測放大器活化信號S0N之活化時序，以 m q ϋ,、間之動作波形圖0 圖9為5兒明杂 圖。 Α轭形態1之半導體記憶裝置動作之動作波形 圖1 〇為顯〒每 制電路2 5 0沾、汽轭形悲2之半導體記憶裝置中所使用之控 園1 , 4構之方塊圖。 圖1 2為顯^圖1 0中列系控制電路2 5 6結構之電路圖。 圖13為顯=圖1〇中列系控制電路258結構之電路圖。 圖14為_ =，10中列系控制電路260結構之電路圖。 之電路圖:不實施形態3中所使用之VPP產生電路424結構 圖1 5為晨貝〜 電路5 08結；執仃習知同步DRAM之列活化時序控制之控制 辱之方塊圖。 90131822.ptd 第39頁 536702 圖式簡單說明 圖16為顯示圖15中列系控制電路564結構之電路圖。 圖1 7為顯示圖1 5中自動刷新命令574和刷新動作控制電 路582結構之電路圖。 圖1 8為說明習知DRAM之自刷新時動作之動作波形圖。 圖1 9為說明習知DRAM之自刷新動作之動作波形圖。
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Claims (1)

  1. 536702 六、申請專利範圍 1 · 一種半導體記憶裝置，具備： 記憶器’係排列成矩陣狀而含有複數記憶格（MC )者； 前述記憶器，具備： 對應於前述列之複數字元線（WL ); 對應於前述行之複數位元線組（B Lp ); 列解碼電路（1 〇 # 〇〜1 〇 # 3 )，係選擇性活化前述複數字元 線中之一部分者； 係選擇性活化前述複數位元 行解碼電路（12#0〜12#3) 線組中之一部分者； 感測放大電路（1 6 # 0〜1 6 # 3 )，係使讀取於前述複數位元 線之資料放大者； (半導體記憶裝置）更具備控制電路，係執行前述列解碼 電路及前述感測放大電路之控制者； 前述控制電路，含有： 命令解碼電路（52 )，係由外部所供應之控制信號中檢 複數之命令者； 列活化時序控制部（62)，係輸出相應於前述命令解 路=輸出而顯示前述字元線活化時序之第丨活化信號及顯 不則述感測放大電路活化時序之第2活化信號者. . 命二化八'序控制部’若前述命令解碼電路所檢測之 P 7為第1命令時，係先使前述第丨活化信號活化， 1遲延時間後再使前述第2活化信號活化者;若前述命令解弟 所檢測之命令為第2命令時，則使前述W活 活化後，經過較前述幻時間為長之第2遲延時。
    90131822.ptd 第41頁 536702 六、申請專利範圍 述第2活化信號活化者。 2·如申請專利範圍第1項之半導體記憶裝置，其中， 前述列活化時序控制部具備： 第1信號產生部（132、134)，係相應於前述第1及第2 a 令而使前述第1活化信號活化者； 叩 八第2信號產生部（1 3 6 )，若前述命令解碼電路所檢測之♦ 令為第1命令時，係使前述第丨信號產生部之輸出=後二 於前述第1遲延時間之時間者；若前述命令解碼電路二 之命令為第2命令時，係使前述第丨信號產生部之輪== =當於前述第2遲延時間之時間，而輸出前述第2活化信號 3二如申請專利範圍第2項之半導體記憶裝置，其 前述第2信號產生部具備： 第1遲延電路cm)，係接受前述第丨信號 而延後相當於前述第丨遲延時間之時間者； 【之輸出 第2遲延電路（166)，係接受前述第丨信號產生 ;it相以當及於/擇述/2厂間與前述第1遲延時間二差 = 068〜172)，係選擇相應於前述命令 令第2遲延電路輪…-方命 岫述第2命令為自動刷新命令。 5.如申請專利範圍第4項之半導體記憶裝置，其中， 第42頁 90131822.ptd 536702 -----— 申請專利範圍 前述命令解碼電路含有： 命令解碼器（74 )，係用以檢測前述自動刷新☆八 前述控制電路含有： 7者； 係相應於命令解碼写 盗之輪出而指示 刷新控制電路（8 2 )， 刷新動作之開始者；及 …〜指示 什數電路（86)，係相應於前述刷 生刷新位址者。 制電路之輪出而產 6.如申請專利範圍第丨項之半導體記 前述第1命令為列活化命令； α衣置，其中， 月Q述第2命令為自刷新命令。 請專利範圍第6項之半導體記 則述命令解碼電路含有： ，、中， ^解碼器（76)，係用以檢測前述自刷新命 則述控制電路含有： 7者， 計時電路（80)，係相應於前述命令解碼器 性指示刷新動作之開始者；以及 ° *出而周期 計數電路（86)，係相應於前述計時電路之仏山 新位址者。 執出而產生刷 8 ·如申請專利範圍第1項之半導體記憶穿 具備： 〜^夏，其中，更 電位產生電路（424) _ ^ ^ ^ 。 前述電位產生電路，係產生第1電位作^ 5 2電位 . 钩剐4活化雷 位，用以執行前述第1命令者；並產生第2電位作 = ••一 D人入 1 «狗月’J述 .述第2 σρ々而低於前述第1電位者 ’Λ產生生：：字“之活化電㈣ # '⑺Μ轨行前述第 化電位，係相應於前
    Λ C:\2D-C0DE\91-03\90l3i822.ptd 第43頁 536702 /、、申清專利範圍 9.如申請專利範圍第8項之半導體記憶骏 述電位產生雷踗冬古·、夏’其 者； 鈾述電位產生電路含有· ，其中 參照電位產生電路（26)，係用以產生表照 比較電路（28)，係用以比較前述參照電位、^位者； ： 人分饜電 路 充電幫浦電路（3 0 )，係相應於前述比較雷 升壓，作，輸出前述活化電位者； ·路之輪出而作 分壓電路（432)，係相應於前述第2命令而 ， 下降，輸出前述分壓電位者。 使前述活 位下降，輸出前述分壓電位者 10· —種半導體記憶裝置，具備： 複數之記憶器； 兩述複數之記憶器，分別具備： 排列成矩陣狀之複數記憶格； 相應於前述列之複數字元線； 相應於前述行之複數位元線組； 列解碼電路，係選擇性地使前述複數字一 活化者； ％線中 行解碼電路，係選擇前述複數位元線級中 感測放大電路，係使前述複數位元線所:之〜部分 者、 …資料；;大 (半導體記憶裝置）更具備：控制電路，係 列解碼電路及前述感測放大電路者· 、 ^ &制前述 前述控制電路含有： 命令解碼電路，係由外部斛/址虛> t 1所供應之控制信號中檢測複數 化電 之 部分
    C:\2D-mDE\91.〇3\90131822.ptd 第44頁 536702 六、申請專利範圍 之命令者； 複數之列活化時序控制部（61、2 56、258、260 )，係與 前述複數之記憶器對應而設，相應於前述命令解碼電路之 輸出而顯示前述字元線活化時序之第1活化信號及輸出顯 示前述感測放大電路活化時序之第2活化信號者。 各個刖述複數列活化時序控制部，若前述命令解碼電路 所檢測之命令為第1命令時，係先使前述第1活化信號活化 後’經過第1遲延時間再使前述第2活化信號活化者；若前 述命令解碼電路所檢測之命令為第2命令時，係先使前述 第1活化信號活化後，經過較前述第丨時間為長時 使前述第2活化信號活化者； 予間後再 前述複數之列活化時序控制部相應於前述第2命令而使 前述第1活化信號活化後到使前述第2活化信號活化 時間，係各不相同者。 匈立之 11.如申請專利範圍第10項之半導體記憶裝置，盆 各個前述複數之列活化時序控制部具有. /、 第1信號產生部（132、134)，係相應於前 令而使前述第1活化信號活化者；及 弟及弟2叩 第2信號產生部（3〇〇、31〇、320)，婪‘、人人 所檢測之命令為第丨命令時，二前= 輸出延後相當於前述第i遲延時間之時 1 。卩之 解碼電路所檢測之命令為第2务八 ’，右别迷中令 生部之輸出延後較長於前述第丨遲：：：d信號產 前述第2活化信號者。 于間之呀間，再輸出 90131822.ptd 第45頁 536702 六、申請專利範圍 1 2·如申f，利乾圍第U項之半導體記憶裝置，其中， 前述第2信號產生部具有· 上遲Λ電二遲受前述第1信號產生部之輪出而延後 相當於則述第1遲延時間之時間者· 第2遲山延電=3(12'312、322)^系接受前述第1遲延電 路之輸出而使其更遲延者；及 不逆、电 選擇電路，係選擇相；S %，、+、人^ A 述第！、2遲延電路輪出電路所檢測之前 者· < 方而輸出刖述第2活化信號 前述第2遲延電路對库於爺、 之遲延時間，係各不相切數之列活化時序控制部 專利範圍第10項之半導體記憶，置’ Α中， 庫:述記憶器係可作互相獨立讀取動作之記憶資料 14.如申請專利範圍第1〇項之 f述第1命令係列活化命令；¥體°己口置，其中， 前述第2命令係自動刷新命令者。 = (二係用以檢測前述自動刷新命令者； 示:::=者係及相應於前述命令解碼器之輸出而指 計數電路（86)，係相應於前述刷新控制電路之輸出而產 第46頁 536702
    C:\2D-CODE\91-03\90131822.ptd 第 47 頁
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