DE10159368A1 - Halbleiterspeichervorrichtung mit verringertem Leistungsverbrauch während der Auffrischoperation - Google Patents

Abstract

Es wird eine zeilenbezogene Steuerschaltung (64) geschaffen, die für eine normale Leseoperation und für eine Auffrischoperation die Verzögerungszeit von einem Zeitpunkt, zu dem eine Wortleitung aktiviert wird, auf einen Zeitpunkt, zu dem ein Leseverstärker aktiviert wird, ändert. Selbst dann, wenn die Auffrischdauer verlängert wird und die Ladungen in einer Speicherzelle verringert werden, wird die Empfindlichkeit des Leseverstärkers erhöht, so daß die Auffrischoperation möglich wird. Somit kann durch Verlängern der Auffrischabstände der Leistungsverbrauch verringert werden.

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeichervor­ richtungen und insbesondere einen dynamischen Schreib-Lese- Speicher (DRAM), der eine Verringerung des Leistungsver­ brauchs während einer Auffrischoperation ermöglicht.

Fig. 15 ist ein Blockschaltplan einer Anordnung einer Steuer­ schaltung 508 zum Ausführen einer Funktionsaktivierungs-Zeit­ gebungssteuerung in einem synchronen DRAM.

Wie in Fig. 15 gezeigt ist, empfängt die Steuerschaltung 508 die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS und die internen Bankadressensignale int.BA<0 : 1<, während sie die Zeilenadressen-Decodierungssignale RADE<0 : 3<, die Wortlei­ tungs-Auslösesignale RXT<0 : 3<, die Leseverstärker-Aktivie­ rungssignale S0N<0 : 3< und eine interne Adresse Q für die Auf­ frischoperation ausgibt. Außerdem gibt ein Präfix "Z" an, daß es sich bei dem Signal um ein L-aktives Signal, d. h. um ein Signal, dessen aktiver Zustand auf dem tiefen Pegel ist, han­ delt.

Die Steuerschaltung 508 enthält eine Befehlsdecodierungs­ schaltung 552, die die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS empfängt und aus einer Kombination dieser Signale einen Befehl erfaßt, und eine Auffrischsteuereinheit 554, die gemäß einem Ausgangssignal von der Befehlsdecodie­ rungsschaltung 552 eine Auffrischsteuerung ausführt.

Ferner enthält die Steuerschaltung 508 eine Bankauswahlein­ heit 556, die gemäß den internen Bankadressensignalen int. BA<0 : 1< das Ausgangssignal der Befehlsdecodierungsschal­ tung 552 auswählt, und eine Bankauswahleinheit 560, die gemäß den internen Bankadressensignalen int. BA<0 : 1< ein Ausgangssi­ gnal der Auffrischsteuereinheit 554 auswählt.

Ferner enthält die Steuerschaltung 508 eine NOR-Schaltung 558, die die von der Bankauswahleinheit 556 ausgegebenen Si­ gnale ACT<0 : 3< und die von der Bankauswahleinheit 560 ausge­ gebenen Signalen AREF<0 : 3< empfängt und die Signale ZRASE<0 : 3< ausgibt, und eine Steuerschaltung 562, die gemäß den Signalen AREF<0 : 3< und den Signalen ZRASE<0 : 3< die Zei­ lenadressen-Decodierungssignale RADE<0 : 3<, die Wortleitungs- Auslösesignale RXT<0 : 3< und die Leseverstärker-Aktivierungs­ signale S0N<0 : 3< ausgibt.

Die Befehlsdecodierungsschaltung 552 enthält einen Decodierer 572 für den aktiven Befehl, der die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS empfängt, um einen aktiven Be­ fehl zu erfassen, einen Autoauffrischbefehls-Decodierer 574, der die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS empfängt, um einen Autoauffrischbefehl zu erfassen, und einen Selbstauffrischbefehls-Decodierer 576, der die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS empfängt, um einen Selbstauffrischbefehl zu erfassen.

Die Auffrischsteuereinheit 554 enthält einen Selbstauffrisch- Zeitgeber 580, der in bestimmten Abständen gemäß einem von dem Selbstauffrischbefehls-Decodierer 576 ausgegebenen Signal SREF ein Signal RINGOUT aktiviert, eine Auffrischoperations- Steuerschaltung 582, die gemäß einem Ausgangssignal von dem Autoauffrischbefehls-Decodierer 574 und einem Signal RINGOUT ein Signal AREFS ausgibt, eine monostabile Impulserzeugungs­ schaltung 584, die gemäß dem Signal AREFS ein Signal REFA ausgibt, und einen internen Adressenzähler 586, der gemäß einem Signal REFA während einer Auffrischoperation die in­ terne Adresse Q zählt.

Die Steuerschaltung 562 enthält eine zeilenbezogene Steuer­ schaltung 564, die gemäß einem Signal ZRASE<0< ein Zeilen­ adressen-Decodierungssignal RADE<0<, ein Wortleitungs-Auslö­ sesignal RXT<0< und ein Leseverstärker-Aktivierungssignal S0N<0< ausgibt, eine zeilenbezogene Steuerschaltung 566, die gemäß einem Signal ZRASE<1< ein Zeilenadressen-Decodierungs­ signal RADE<1<, ein Wortleitungs-Auslösesignal RXT<1< und ein Leseverstärker-Aktivierungssignal S0N<1< ausgibt, eine zei­ lenbezogene Steuerschaltung 568, die gemäß einem Signal ZRASE<2< ein Zeilenadressen-Decodierungssignal RADE<2<, ein Wortleitungs-Auslösesignal RXT<2< und ein Leseverstärker-Ak­ tivierungssignal S0N<2< ausgibt, und eine zeilenbezogene Steuerschaltung 570, die gemäß einem Signal ZRASE<3< ein Zei­ lenadressen-Decodierungssignal RADE<3<, ein Wortleitungs-Aus­ lösesignal RXT<3< und ein Leseverstärker-Aktivierungssignal S0N<3< ausgibt.

Fig. 16 ist ein Schaltplan, der eine Anordnung der zeilenbe­ zogenen Steuerschaltung 564 in Fig. 15 zeigt.

Wie in Fig. 16 gezeigt ist, enthält die zeilenbezogene Steu­ erschaltung 564 eine Signalerzeugungseinheit 632, die gemäß einem Signal ZRASE ein Zeilenadressen-Decodierungssignal RABE ausgibt, eine Signalerzeugungseinheit 634, die gemäß einem Signal ZRASE und dem Signal RABE ein Signal RXT ausgibt, und eine Signalerzeugungseinheit 636, die gemäß dem Signal RXT die Leseverstärker-Aktivierungssignale S0N,/S0N ausgibt.

Die Signalerzeugungseinheit 632 enthält eine Verzögerungs­ stufe 640, die das Leseverstärker-Aktivierungssignal S0N ver­ zögert, einen Inverter 638, der das Signal ZRASE empfängt und invertiert, und eine ODER-Schaltung 642, die die Ausgangssi­ gnale von der Verzögerungsstufe 640 und von dem Inverter 638 empfängt und das Signal RABE ausgibt.

Die Verzögerungsstufe 640 enthält die in Serie geschalteten Inverter 644 und 646 und empfängt das Leseverstärker-Aktivie­ rungssignal S0N.

Die Signalerzeugungseinheit 634 enthält einen Inverter 648, der das Signal ZRASE empfängt und invertiert, eine Verzöge­ rungsstufe 650, die ein Ausgangssignal von dem Inverter 648 empfängt und verzögert, eine Verzögerungsstufe 652, die das Signal RABE verzögert, und eine UND-Schaltung 654, die die Ausgangssignale von den Verzögerungsstufen 650 und 652 emp­ fängt und das Signal RXT ausgibt.

Die Verzögerungsstufe 650 enthält die in Serie geschalteten Inverter 656 und 658 und empfängt das Ausgangssignal von dem Inverter 648. Die Verzögerungsstufe 652 enthält die in Serie geschalteten Inverter 660 und 662 und empfängt das Signal RABE.

Die Signalerzeugungseinheit 636 enthält eine Verzögerungs­ stufe 664, die das Signal RXT empfängt und verzögert und das Leseverstärker-Aktivierungssignal S0N ausgibt, und einen In­ verter 676, der das Leseverstärker-Aktivierungssignal S0N empfängt und invertiert und das Leseverstärker-Aktivierungs­ signal/S0N ausgibt.

Die Verzögerungsstufe 664 enthält die in Serie geschalteten Inverter 678 und 680 und empfängt das Signal RXT.

Fig. 17 ist ein Schaltplan, der die Anordnung des Autoauf­ frischbefehls-Decodierers 574 und der Auffrischoperations- Steuerschaltung 582 in Fig. 15 darstellt.

Wie in Fig. 17 gezeigt ist, enthält der Autoauffrischbefehls- Decodierer 574 einen Inverter 692, der ein Signal int.ZRAS empfängt und invertiert, einen Inverter 694, der ein Signal int.ZCAS empfängt und invertiert, und eine NAND-Schaltung 696, die die Ausgangssignale von den Invertern 692 und 694 und ein Signal int.ZWE empfängt.

Die Auffrischoperations-Steuerschaltung 582 empfängt an einem Knoten N11 ein Ausgangssignal von der NAND-Schaltung 696.

Die Auffrischoperations-Steuerschaltung 582 enthält eine In­ versionsverzögerungsschaltung 698 mit einem Eingang, der an den Knoten N11 angeschlossen ist, und einem Ausgang, der an einen Knoten N13 angeschlossen ist, eine NOR-Schaltung 700 mit einem Eingang, der an den Knoten N11 angeschlossen ist, während der andere Eingang an den Knoten N13 angeschlossen ist, und einem Ausgang, der an einen Knoten N12 angeschlossen ist, und eine NOR-Schaltung 702, die das Signal RINGOUT und ein Ausgangssignal von der NOR-Schaltung 700 empfängt. Die Inversionsverzögerungsschaltung 698 enthält die in Serie ge­ schalteten Inverter 710, 712 und 714.

Die Auffrischoperations-Steuerschaltung 582 enthält ferner eine Zwischenspeicherschaltung 704, deren Daten gemäß einem Ausgangssignal der NOR-Schaltung 702 eingestellt werden, eine Verzögerungsstufe 706, die ein Ausgangssignal von der Zwi­ schenspeicherschaltung 704 verzögert, und einen Inverter 708, der ein Ausgangssignal von der Verzögerungsstufe 706 inver­ tiert.

Die Zwischenspeicherschaltung 704 enthält eine NAND-Schaltung 716 mit einem Eingang, der das Ausgangssignal von der NOR- Schaltung 702 empfängt, während der andere Eingang an einen Knoten N15 zur Ausgabe eines Signals AREFS angeschlossen ist, und eine NAND-Schaltung 718 mit einem Eingang, der das Signal AREFS empfängt, während der andere Eingang an einen Knoten N14 angeschlossen ist und ein Ausgangsknoten an den Knoten N15 angeschlossen ist.

Die Verzögerungsstufe 706 enthält die in Serie geschalteten Inverter 720 und 722 und empfängt das Signal AREFS.

Fig. 18 ist ein Betriebssignalformdiagramm zur Beschreibung einer Autoauffrischoperation eines DRAMs.

Wie in Fig. 18 gezeigt ist, sind die Signale ext.ZRAS, ext.ZCAS, ext.ZWE, CKE, CLK und ZCS Eingangssignale, die dem DRAM von außen zugeführt werden. Ein Signal ext.ZRAS ist ein Zeilenadressen-Freigabesignal und ein Signal ext.ZCAS ein Spaltenadressen-Spaltensignal.

Außerdem ist ein Signal AREF ein Autoauffrischsignal, das während einer Autoauffrischoperation auf den logisch hohen oder H-Pegel eingestellt wird, ein Signal RADE ein Zeilen­ adressen-Decodierungssignal, das einen Zeilenadressendecodie­ rer aktiviert, ein Signal RXT ein Wortleitungs-Auslösesignal, das einen Aktivierungszeitpunkt einer Wortleitung angibt, ein Signal REFA ein Taktsignal, das das Zählen einer Adresse wäh­ rend der Autoauffrischoperation ermöglicht, und ein Signal Q ein intern erzeugtes Adressensignal einer Auffrischoperation. Außerdem ist ein Signal WL ein Signal, das einer Wortleitung zugeführt wird, und ein Signal S0N ein Leseverstärker-Akti­ vierungssignal, während die Signale BL und ZBL Signale sind, die einer Bitleitung zugeführt werden.

Außerdem gibt das einem Signal angefügte Präfix "Z" an, daß das Signal ein L-aktives Signal ist.

Ein Befehl wird zum Zeitpunkt t1 auf einer steigenden Flanke eines Taktsignals ext.CLK quittiert. Zum Zeitpunkt t1 sind die Signale ZCS, ext.ZRAS und ext.ZCAS sämtlich auf den lo­ gisch tiefen oder L-Pegel eingestellt, während die Signale ext.ZWE und CKE auf den H-Pegel eingestellt sind.

Gemäß diesen Signalen geht der Knoten N11 aus Fig. 17 auf den L-Pegel über, während entsprechend der Knoten N12 auf den H-Pegel eingestellt wird. Folglich wird die Zwischenspeicher­ schaltung 704 in der Weise eingestellt, daß das Signal AREFS auf den H-Pegel eingestellt wird.

Wenn anschließend der Knoten N13, nachdem er während der Ver­ zögerungszeit der Inversionsverzögerungsschaltung 698 verzö­ gert wird, auf den H-Pegel übergeht, wird entsprechend der Knoten N12 auf den L-Pegel eingestellt, während die Zwischen­ speicherschaltung 704 weiter in der Weise eingestellt ist, daß das Autoauffrischsignal AREF auf dem H-Pegel gehalten wird.

Wenn das Autoauffrischsignal AREF auf den H-Pegel eingestellt wird, wird die in Fig. 15 gezeigte monostabile Impulserzeu­ gungsschaltung 584 aktiviert und in einem Signal REFA ein H-Impuls erzeugt. Gemäß dem im Signal REFA erzeugten H-Impuls wird der interne Adressenzähler 586 aktiviert, wobei er die internen Adressen Q für das Auffrischen einzeln zählt.

Andererseits aktiviert der aktive Decodierer 572 für den ak­ tiven Befehl aus Fig. 15 gemäß einer Taktflanke zum Zeitpunkt t1 das Signal ACT. Entsprechend aktiviert die NOR-Schaltung 558 aus Fig. 15 das Signal ZRASE auf den L-Pegel.

Gemäß der Änderung des Signals ZRASE aktiviert die Steuer­ schaltung 562 zum Zeitpunkt t1 zunächst das Signal RXT, wäh­ rend sie zum Zeitpunkt t3, der durch eine interne Verzögerung bestimmt ist, das Leseverstärker-Aktivierungssignal S0N akti­ viert.

Wenn zum Zeitpunkt t2 das Signal RXT auf den H-Pegel einge­ stellt wird, wird eine Wortleitung der decodierten Adresse ausgewählt und zwischen den Bitleitungen BL und ZBL eine den Daten einer Speicherzelle entsprechende Potentialdifferenz V0 erzeugt.

Wenn zum Zeitpunkt t3 das Leseverstärker-Aktivierungssignal auf den H-Pegel eingestellt wird, wird ein Leseverstärker aktiviert, wobei die Potentialdifferenz V0 zwischen den Bit­ leitungen BL und ZBL verstärkt und eine Auffrischoperation ausgeführt wird.

Wenn daraufhin der Knoten N14 nach der Verzögerungszeit der Verzögerungsstufe 706 aus Fig. 17 auf den L-Pegel eingestellt wird, geht der Knoten N15 auf den H-Pegel über, während das Autoauffrischsignal AREF auf den L-Pegel übergeht. Folglich stellt die NOR-Schaltung 558 aus Fig. 15 das Signal ZRASE auf den H-Pegel ein, so daß die Auffrischoperation abgeschlossen wird.

Wenn in der wie obenbeschriebenen Autoauffrischoperation von außen ein Befehl zugeführt wird, wird eine Auffrischadresse intern gezählt und einmal die Auffrischoperation ausgeführt.

Somit braucht keine von außen für das Auffrischen eingegebene Adresse bereitgestellt zu werden.

Nachfolgend wird eine Selbstauffrischoperation des DRAMs be­ schrieben.

Fig. 19 ist ein Betriebssignalformdiagramm zur Beschreibung einer Operation während der Selbstauffrischoperation des DRAMs.

Wie in den Fig. 15 und 19 gezeigt ist, wird zum Zeitpunkt t1 auf der steigenden Flanke des Taktsignals ext.CLK ein Selbst­ auffrischbefehl quittiert. Der Selbstauffrischbefehl kann dadurch bestimmt werden, daß die Signale ZCS, ext.ZRAS, ext.ZCAS und CKE auf den L-Pegel eingestellt werden, während das Signal ext.ZWE auf den H-Pegel eingestellt wird.

Somit aktiviert der Selbstauffrischbefehls-Decodierer 576 aus Fig. 15 ein Signal SREF auf den H-Pegel. Entsprechend wird der Selbstauffrisch-Zeitgeber 580 aktiviert, der das Signal RINGOUT während einer bestimmten Zeitdauer auf den H-Pegel einstellt. Folglich wird das Autoauffrischsignal AREF während einer bestimmten Zeitdauer auf den H-Pegel eingestellt, wobei wie in dem mit Bezug auf Fig. 18 beschriebenen Fall die Auf­ frischoperation ausgeführt wird.

Wenn zum Zeitpunkt t3 eine bestimmte Zeitdauer seit dem Ein­ stellen des Signals ZRASE auf den L-Pegel vergangen ist, stellt der Selbstauffrisch-Zeitgeber 580 das Signal RINGOUT auf den L-Pegel ein. Wenn zum Zeitpunkt t4 eine zusätzliche Zeitdauer vergangen ist, stellt der Selbstauffrisch-Zeitgeber 580 das Signal RINGOUT auf den H-Pegel ein. Auf diese Weise wird das Signal RINGOUT in bestimmten Abständen abwechselnd auf den L-Pegel und auf den H-Pegel eingestellt.

Auf ähnliche Weise wird gemäß dem Signal RINGOUT in bestimm­ ten Abständen das Autoauffrischsignal AREF auf den L-Pegel und auf den H-Pegel eingestellt, so daß die Auffrischopera­ tion während des aufeinanderfolgenden Zählens der Zeilen­ adresse automatisch ausgeführt wird.

Wenn in der wie obenbeschriebenen Selbstauffrischoperation von außen ein Befehl zugeführt wird, wird die Auffrisch­ adresse intern gezählt und die Auffrischoperation wiederholt ausgeführt.

Wie oben beschrieben wurde, muß der DRAM in bestimmten Ab­ ständen eine Auffrischoperation ausführen, um zu verhindern, daß geschriebene Daten verloren gehen. Jedesmal, wenn die Auffrischoperation ausgeführt wird, verbraucht der DRAM Lei­ stung.

In den letzten Jahren wird in einen Personal Digital Assi­ stant und dergleichen ein Speicher mit hoher Kapazität einge­ baut, wobei von einem in solchen Produkten verwendeten DRAM eine weitere Verringerung des Leistungsverbrauchs gefordert wird.

In dem beschriebenen DRAM wird die Zeilenaktivierungssteue­ rung in einer Auffrischoperation aber zu einer ähnlichen Zeit wie in einer normalen Leseoperation ausgeführt, so daß es ein Problem eines großen Leistungsverbrauchs während der Auf­ frischoperation gibt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei­ terspeichervorrichtung zu schaffen, die eine Verringerung des Leistungsverbrauchs während einer Auffrischoperation errei­ chen kann.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halblei­ terspeichervorrichtung nach Anspruch 1 oder 10. Weiterbildun­ gen der Erfindung sind in den abhängigen Ansprüchen angege­ ben.

Kurz gesagt ist die Erfindung mit einem Speicherblock verse­ hen, der mehrere in einer Matrix von Zeilen und Spalten ange­ ordnete Speicherzellen und eine Steuerschaltung enthält. Der Speicherblock enthält mehrere den Zeilen entsprechende Wortleitungen, mehrere den Spalten entsprechende Bitleitungs­ paare, eine Zeilendecodierungsschaltung, die selektiv einen Teil der mehreren Wortleitungen aktiviert, eine Spaltendeco­ dierungsschaltung, die selektiv einen Teil der mehreren Bit­ leitungspaare aktiviert, und eine Leseverstärkerschaltung, die die auf den mehreren Bitleitungen gelesenen Daten ver­ stärkt.

Die Steuerschaltung steuert die Zeilendecodierungsschaltung und die Leseverstärkerschaltung. Die Steuerschaltung enthält eine Befehlsdecodierungsschaltung, die mehrere Befehle von einem von außen zugeführten Steuersignal erfaßt, und eine Zeilenaktivierungs-Zeitgebungssteuereinheit, die gemäß einem Ausgangssignal von der Befehlsdecodierungsschaltung ein er­ stes Aktivierungssignal, das einen Aktivierungszeitpunkt ei­ ner Wortleitung angibt, und ein zweites Aktivierungssignal, das einen Aktivierungszeitpunkt der Leserverstärkerschaltung angibt, ausgibt.

Die Zeilenaktivierungs-Zeitgebungssteuereinheit aktiviert das erste Aktivierungssignal und, nach einer ersten Verzögerungs­ zeit, wenn ein von der Befehlsdecodierungsschaltung erfaßter Befehl ein erster Befehl ist, das zweite Aktivierungssignal. Die Zeilenaktivierungs-Zeitgebungssteuereinheit aktiviert das erste Aktivierungssignal und, nach einer zweiten Verzöge­ rungszeit, die länger als die erste Verzögerungszeit ist, wenn der von der Befehlsdecodierungsschaltung erfaßte Befehl ein zweiter Befehl ist, das zweite Aktivierungssignal.

Gemäß einem weiteren Aspekt der Erfindung ist die Halbleiter­ speichervorrichtung mit mehreren Speicherblöcken und einer Steuerschaltung versehen.

Jeder der mehreren Speicherblöcke enthält mehrere in einer Matrix von Zeilen und Spalten angeordnete Speicherzellen, mehrere den Zeilen entsprechende Wortleitungen, mehrere den Spalten entsprechende Bitleitungspaare, eine Zeilendecodie­ rungsschaltung, die selektiv einen Teil der mehreren Wortlei­ tungen aktiviert, eine Spaltendecodierungsschaltung, die ei­ nen Teil der mehreren Bitleitungspaare auswählt, und eine Leseverstärkerschaltung, die die auf den mehreren Bitleitun­ gen gelesenen Daten verstärkt.

Die Steuerschaltung steuert die Zeilendecodierungsschaltung und die Leseverstärkerschaltung. Die Steuerschaltung enthält eine Befehlsdecodierungsschaltung, die mehrere von einem Steuersignal von außen zugeführte Befehle erfaßt, und mehrere Zeilenaktivierungs-Zeitgebungssteuereinheiten, die gemäß ei­ nem Ausgangssignal von der Befehlsdecodierungsschaltung ein erstes Aktivierungssignal, das einen Aktivierungszeitpunkt einer Wortleitung angibt, und ein zweites Aktivierungssignal, das einen Aktivierungszeitpunkt der Leseverstärkerschaltung angibt, ausgibt.

Jede der mehreren Zeilenaktivierungs-Zeitgebungssteuereinhei­ ten aktiviert das erste Aktivierungssignal und, wenn der von der Befehlsdecodierungsschaltung erfaßte Befehl ein erster Befehl ist, nach einer ersten Verzögerungszeit das zweite Aktivierungssignal, während sie das erste Aktivierungssignal und nach einer Zeitdauer, die länger als die erste Verzöge­ rungszeit ist, das zweite Aktivierungssignal aktiviert, wenn der von der Befehlsdecodierungsschaltung erfaßte Befehl ein zweiter Befehl ist.

Die jeweiligen Zeitdauern von der Aktivierung des ersten Ak­ tivierungssignals bis zur Aktivierung des zweiten Aktivie­ rungssignals gemäß dem zweiten Befehl sind für die mehreren Zeilenaktivierungs-Zeitgebungssteuereinheiten verschieden. Somit besteht der Hauptvorteil der Erfindung darin, daß der Leistungsverbrauch während einer Operation gemäß dem zweiten Befehl verringert werden kann.

Ein weiterer Vorteil der Erfindung besteht darin, daß, da der Aktivierungszeitpunkt des Leseverstärkers für die jeweiligen Speicherblöcke verschoben wird, ein Spitzenwert des ver­ brauchten Stroms klein gemacht werden kann, wodurch eine wei­ tere Verringerung des Leistungsverbrauchs erreicht werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen schematischen Blockschaltplan einer Anordnung einer Halbleiterspeichervorrichtung 1 gemäß einer er­ sten Ausführungsform der Erfindung;

Fig. 2 einen Schaltplan einer Anordnung einer VPP- Erzeugungsschaltung 24 in Fig. 1;

Fig. 3 einen Blockschaltplan einer Anordnung in bezug auf die Zeilenaktivierungssteuerung einer Steuerschaltung 8 in Fig. 1;

Fig. 4 einen Schaltplan einer Anordnung eines Autoauf­ frischbefehls-Decodierers 74 und einer Auffrischope­ rations-Steuerschaltung 82 in Fig. 3;

Fig. 5 einen Schaltplan einer Anordnung einer zeilenbezoge­ nen Steuerschaltung 64 aus Fig. 3;

Fig. 6 einen Schaltplan zur Beschreibung einer schematischen Anordnung eines Leseverstärkers und eines Speicher­ felds in Fig. 1;

Fig. 7 ein Diagramm zur Beschreibung, wie ein Strom von ei­ ner Speicherzelle über eine Bitleitung fließt;

Fig. 8 ein Betriebssignalformdiagramm zur Beschreibung der Verlängerung einer Auffrischdauer durch Verzögern ei­ nes Aktivierungszeitpunkts des Leseverstärker-Akti­ vierungssignals S0N;

Fig. 9 ein Betriebssignalformdiagramm zur Beschreibung einer Operation einer Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform;

Fig. 10 einen Blockschaltplan einer Anordnung einer in einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform verwendeten Steuerschaltung 250;

Fig. 11 einen Schaltplan einer Anordnung einer zeilenbezoge­ nen Steuerschaltung 256 in Fig. 10;

Fig. 12 einen Schaltplan einer Anordnung einer zeilenbezoge­ nen Steuerschaltung 258 in Fig. 10;

Fig. 13 einen Schaltplan einer Anordnung einer zeilenbezoge­ nen Steuerschaltung 260 in Fig. 10;

Fig. 14 einen Schaltplan einer Anordnung einer in einer drit­ ten Ausführungsform verwendeten VPP-Erzeugungsschal­ tung 424;

Fig. 15 den bereits erwähnten Blockschaltplan einer Anordnung einer Steuerschaltung 508 zur Ausführung der Zeilen­ aktivierungs-Zeitgebungssteuerung eines synchronen DRAMs;

Fig. 16 den bereits erwähnten Schaltplan einer Anordnung ei­ ner zeilenbezogenen Steuerschaltung 564 in Fig. 15;

Fig. 17 den bereits erwähnten Schaltplan einer Anordnung ei­ nes Autoauffrischbefehls-Decodierers 574 und einer Auffrischoperations-Steuerschaltung 582 in Fig. 15;

Fig. 18 das bereits erwähnte Betriebssignalformdiagramm zur Beschreibung einer Autoauffrischoperation des DRANs; und

Fig. 19 das bereits erwähnte Betriebssignalformdiagramm zur Beschreibung einer Selbstauffrischoperation des DRAMs.

Mit Bezug auf die Zeichnung werden die Ausführungsformen der Erfindung ausführlich beschrieben. Gleiche Bezugszeichen be­ zeichnen in der gesamten Zeichnung gleiche oder einander ent­ sprechende Teile.

Erste Ausführungsform

Fig. 1 ist ein schematischer Blockschaltplan der Anordnung einer Halbleiterspeichervorrichtung 1 gemäß der ersten Aus­ führungsform der Erfindung.

Wie in Fig. 1 gezeigt ist, enthält die Halbleiterspeichervor­ richtung 1 die Speicherfeldbänke 14#0 bis 14#3 jeweils mit mehreren in einer Matrix von Zeilen und Spalten angeordneten Speicherzellen, einen Adressenpuffer 2, der synchron zu einem Taktsignal int.CLKI die von außen zugeführten Adressensignale A0 bis A12 und die Bankadressensignale BA0 und BA1 aufnimmt und eine interne Zeilenadresse, eine interne Spaltenadresse und eine interne Bankadresse ausgibt, einen Taktpuffer 4, der von außen ein Taktsignal CLK und ein Taktfreigabesignal CKE empfängt und die Taktsignale int.CLKI und CLKQ zur Verwendung in der Halbleiterspeichervorrichtung ausgibt, und einen Steu­ ersignal-Eingabepuffer 6, der synchron zu dem Taktsignal CLKI die von außen zugeführten Steuersignale ext.ZCS, ext.ZRAS, ext.ZCAS und ext.ZWE aufnimmt.

Jede der Speicherfeldbänke 14#0 bis 14#3 enthält die in einer Matrix von Zeilen und Spalten angeordneten Speicherzellen MC, mehrere entsprechend den Zeilen der Speicherzellen MC vorge­ sehene Wortleitungen WL, und ein entsprechend einer Spalte der Speicherzellen MC vorgesehenes Bitleitungspaar BLP. Wie unten beschrieben wird, enthält das Bitleitungspaar BLP die Bitleitungen BL und ZBL. Die Speicherfeldbänke 14#0 bis 14#3 können die Leseoperation unabhängig voneinander ausführen.

Ferner enthält die Halbleiterspeichervorrichtung 1 eine Steu­ erschaltung 8, die ein internes Adressensignal vor dem Adres­ senpuffer 2 und die zu einem Taktsignal synchronen Steuersi­ gnale int.ZCS, int.ZRAS, int.ZCAS und int.ZWE von dem Steuer­ signal-Eingabepuffer 6 empfängt und synchron zu dem Taktsi­ gnal int.CLKI Steuersignale an jeden Block ausgibt. In Fig. 1 sind die Steuerschaltung 8 und ein Betriebsartregister, das eine durch die Steuerschaltung 8 quittierte Betriebsart hält, durch einen Block dargestellt.

Die Steuerschaltung 8 enthält einen Bankadressendecodierer, der die internen Bankadressensignale int.BA0 und int.BA1 de­ codiert, einen Befehlsdecodierer, der die Steuersignale int.RAS, int.CAS und int. WE empfängt und decodiert, und eine Steuerschaltung, die die später beschriebene zeilenbezogene Zeitgebungssteuerung ausführt.

Ferner enthält die Halbleiterspeichervorrichtung 1 eine VPP- Erzeugungsschaltung 24, die ein Potential VPP, d. h. ein ho­ hes Potential, das eine Wortleitung aktiviert, erzeugt.

Ferner enthält die Halbleiterspeichervorrichtung 1 die je­ weils entsprechend den Speicherfeldbänken 14#0 bis 14#3 vor­ gesehenen Zeilendecodierer, die gemäß einem Zeilenadressen- Decodierungssignal RADE ein von dem Adressenpuffer 2 zuge­ führtes Zeilenadressensignal X oder eine Auffrischadresse Q decodieren, und Worttreiber, die zu einem einem Wortleitungs- Auslösesignal RXT entsprechenden Zeitpunkt eine durch die Ausgangssignale von diesen Zeilendecodierern in den Speicher­ feldbänken 14#0 bis 14#3 adressierte Zeile (eine Wortleitung) auf ein Potential VPP ansteuern. In Fig. 1 sind die Zeilende­ codierer und die Worttreiber gemeinsam als die Blöcke 10#0 bis 10#3 gezeigt.

Ferner enthält die Halbleiterspeichervorrichtung 1 die Spal­ tendecodierer 12#0 bis 12#3, die jeweils ein von dem Adres­ senpuffer 2 zugeführtes internes Spaltenadressensignal Y de­ codieren und ein Spaltenauswahlsignal erzeugen, und die Lese­ verstärker 16#0 bis 16#3, die die Daten einer an eine ausge­ wählte Zeile jeder der Speicherfeldbänke 14#0 bis 14#3 ange­ schlossenen Speicherzelle abtasten und verstärken.

Ferner enthält die Halbleiterspeichervorrichtung 1 einen Ein­ gabepuffer 22, der von außen Schreibdaten empfängt und in­ terne Schreibdaten erzeugt, einen Schreibtreiber, der die internen Schreibdaten von dem Eingabepuffer 22 verstärkt und an eine ausgewählte Speicherzelle sendet, einen Vorverstär­ ker, der die aus der ausgewählten Speicherzelle gelesenen Daten verstärkt, und einen Ausgabepuffer 20, der die Daten von dem Vorverstärker weiter puffert und nach außen ausgibt.

Der Vorverstärker und der Schreibtreiber sind jeweils ent­ sprechend jeder der Speicherfeldbänke 14#0 bis 14#3 vorgese­ hen. In Fig. 1 sind der Vorverstärker und der Schreibtreiber in jedem der Blöcke 18#0 bis 18#3 als ein Block dargestellt.

Der Eingabepuffer 22 nimmt gemäß einem Taktsignal CLKQ die einem Anschluß von außen zugeführten Daten DQ0 bis DQ15 auf.

Wenn die Halbleiterspeichervorrichtung 1 Daten nach außen ausgibt, gibt der Ausgabepuffer 20 synchron zu dem Taktsignal CLKQ die Daten DQ0 bis DQ15 aus.

Fig. 2 ist ein Schaltplan einer Anordnung der VPP-Erzeugungs­ schaltung 24 in Fig. 1.

Wie in Fig. 2 gezeigt ist, enthält die VPP-Erzeugungsschal­ tung 24 eine VREF-Erzeugungsschaltung 26, die ein Stromver­ sorgungspotential VCC und ein Massepotential GND empfängt und ein Referenzpotential VREF ausgibt, eine Vergleichsschaltung 28, die ein Referenzpotential VREF und ein geteiltes Poten­ tial VDIV vergleicht, eine Ladungspumpschaltung 30, die gemäß einem Ausgangssignal von der Vergleichsschaltung 28 ein Po­ tential VPP ausgibt, und eine Spannungsteilungsschaltung 32, die gemäß dem Potential VPP das geteilte Potential VDIV aus­ gibt.

Die Vergleichsschaltung 28 enthält einen N-Kanal-MOS-Transi­ stor 36, dessen Source an ein Massepotential gekoppelt ist und dessen Gate das Referenzpotential VREF empfängt, einen P-Kanal-MOS-Transistor 34, dessen Gate und Drain an einen Drain des N-Kanal-MOS-Transistors 36 angeschlossen sind und dessen Source an das Stromversorgungspotential VCC gekoppelt ist, einen N-Kanal-MOS-Transistor 40, dessen Source an das Masse­ potential gekoppelt ist und dessen Gate das geteilte Poten­ tial VDIV empfängt, einen P-Kanal-MOS-Transistor 38, der zwi­ schen einen Stromversorgungsknoten und einen Drain des N-Ka­ nal-MOS-Transistors 40 geschaltet ist und dessen Gate an ei­ nen Drain des N-Kanal-MOS-Transistors 36 angeschlossen ist, und einen Inverter 42, dessen Eingang an den Drain des N-Ka­ nal-MOS-Transistors 40 angeschlossen ist.

Die Spannungsteilungsschaltung 32 enthält einen diodenge­ schalteten P-Kanal-MOS-Transistor 44, dessen Source an das Potential VPP gekoppelt ist, einen P-Kanal-MOS-Transistor 46, dessen Gate an ein Massepotential gekoppelt und dessen Source an einen Drain des P-Kanal-MOS-Transistors 44 angeschlossen ist, und einen N-Kanal-MOS-Transistor 48, der zwischen einen Drain des P-Kanal-MOS-Transistors 46 und einen Masseknoten geschaltet ist und dessen Gate an ein Stromversorgungspoten­ tial VCC angeschlossen ist. Das geteilte Potential VDIV wird von einem Drain des N-Kanal-MOS-Transistors 48 ausgegeben.

Fig. 3 ist ein Blockschaltplan einer Anordnung in bezug auf die Zeilenaktivierungssteuerung der Steuerschaltung 8 in Fig. 1.

Wie in Fig. 3 gezeigt ist, empfängt die Steuerschaltung 8 die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS und die internen Bankadressensignale int.BA<0 : 1<, während sie die Zeilenadressen-Decodierungssignale RADE<0 : 3<, die Wortlei­ tungs-Auslösesignale RXT<0 : 3<, die Leseverstärker-Aktivie­ rungssignale S0N<0; 3< und eine interne Adresse Q für eine Auffrischoperation ausgibt. Außerdem gibt das angefügte Prä­ fix "Z" an, daß das Signal ein L-aktives Signal ist.

Die Steuerschaltung 8 enthält eine Befehlsdecodierungsschal­ tung 52, die die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS empfängt und aus einer Kombination dieser Signale einen Befehl erfaßt, und eine Auffrischsteuereinheit 54, die gemäß einem Ausgangssignal von der Befehlsdecodierung 52 eine Auffrischsteuerung ausführt.

Ferner enthält die Steuerschaltung 8 eine Bankauswahleinheit 56, die gemäß den internen Bankadressensignalen int.BA<0 : 1< das Ausgangssignal von der Befehlsdecodierungsschaltung 52 auswählt, und eine Bankauswahleinheit 60, die gemäß den in­ ternen Bankadressensignalen int.BA<0 : 1< ein Ausgangssignal von der Auffrischsteuereinheit 54 auswählt.

Ferner enthält die Steuerschaltung 8 eine NOR-Schaltung 58, die die von der Bankauswahleinheit 56 ausgegebenen Signale ACT<0 : 3< und die von der Bankauswahleinheit 60 ausgegebenen Signale AREF<0 : 3< empfängt und die Signale ZRASE<0 : 3< aus­ gibt, und eine Steuerschaltung 62, die gemäß den Signalen AREF<0 : 3< und ZRASE<0 : 3< die Zeilenadressen-Decodierungssi­ gnale RADE<0 : 3<, die Wortleitungs-Auslösesignale RXT<0 : 3< und die Leseverstärker-Aktivierungssignale ZON<0 : 3< ausgibt.

Die Befehlsdecodierungsschaltung 52 enthält einen Decodierer 72 für den aktiven Befehl, der die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS empfängt, um einen aktiven Be­ fehl zu erfassen, einen Autoauffrischbefehls-Decodierer 74, der die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS empfängt, um einen Autoauffrischbefehl zu erfassen, und einen Selbstauffrischbefehls-Decodierer 76, der die Steuersignale int.ZRAS, int.ZCAS, int.ZWE und int.ZCS empfängt, um einen Selbstauffrischbefehl zu erfassen.

Die Auffrischsteuereinheit 54 enthält einen Selbstauffrisch- Zeitgeber 80, der gemäß einem von dem Selbstauffrischbefehls- Decodierer 76 ausgegebenen Signal SREF in bestimmten Abstän­ den ein Signal RINGOUT aktiviert, eine Auffrischoperations- Steuerschaltung 82, die gemäß einem Ausgangssignal von dem Autoauffrischbefehls-Decodierer 74 und einem Signal RINGOUT ein Signal AREFS ausgibt, eine monostabile Impulserzeugungs­ schaltung 84, die gemäß dem Signal AREFS ein Signal REFA aus­ gibt, und einen internen Adressenzähler 86, der gemäß dem Signal REFA die interne Adresse Q für eine Auffrischoperation zählt.

Die Steuerschaltung 62 enthält eine zeilenbezogene Steuer­ schaltung 64, die gemäß einem Signal ZRASE<0< ein Zeilen­ adressen-Decodierungssignal RADE<0<, ein Wortleitungs-Auslö­ sesignal RXT<0< und ein Leseverstärker-Aktivierungssignal S0N<0< ausgibt, eine zeilenbezogene Steuerschaltung 66, die gemäß einem Signal ZRASE<1< ein Zeilenadressen-Decodierungs­ signal RADE<1<, ein Wortleitungs-Auslösesignal RXT<1< und ein Leseverstärker-Aktivierungssignal S0N<1< ausgibt, eine zei­ lenbezogene Steuerschaltung 68, die gemäß einem Signal ZRASE<2< ein Zeilenadressen-Decodierungssignal RADE<2<, ein Wortleitungs-Auslösesignal RXT<2< und ein Leseverstärker-Ak­ tivierungssignal S0N<2< ausgibt, und eine zeilenbezogene Steuerschaltung 70, die gemäß einem Signal ZRASE<3< ein Zei­ lenadressen-Decodierungssignal RADE<3<, ein Wortleitungs-Aus­ lösesignal RXT<3< und ein Leseverstärker-Aktivierungssignal S0N<3< ausgibt.

Fig. 4 ist ein Schaltplan, der eine Anordnung des Autoauf­ frischbefehls-Decodierers 74 und der Auffrischoperations- Steuerschaltung 82 in Fig. 3 darstellt.

Wie in Fig. 4 gezeigt ist, enthält der Autoauffrischbefehls- Decodierer 74 einen Inverter 92, der ein Signal int.ZRAS emp­ fängt und invertiert, einen Inverter 94, der ein Signal int.ZCAS empfängt und invertiert, und eine NAND-Schaltung 96, die die Ausgangssignale von den Invertern 92 und 94 und ein Signal int.ZWE empfängt.

Die Auffrischoperations-Steuerschaltung 82 empfängt an einem Knoten N1 ein Ausgangssignal von der NAND-Schaltung 96.

Die Auffrischoperations-Steuerschaltung 82 enthält eine In­ versionsverzögerungsschaltung 98, deren Eingang an den Knoten N1 und deren Ausgang an den Knoten N3 angeschlossen ist, eine NOR-Schaltung 100 mit einem Eingang, der an den Knoten N1 angeschlossen ist, während der andere Eingang an den Knoten N3 und ein Ausgang an einen Knoten N2 angeschlossen ist, und eine NOR-Schaltung 102, die das Signal RINGOUT und ein Aus­ gangssignal von der NOR-Schaltung 100 empfängt. Die Inver­ sionsverzögerungsschaltung 98 enthält die in Serie geschalte­ ten Inverter 110, 112 und 114.

Ferner enthält die Auffrischoperations-Steuerschaltung 82 eine Zwischenspeicherschaltung 104, deren Daten gemäß einem Ausgangssignal der NOR-Schaltung 102 eingestellt werden, eine Verzögerungsstufe 106, die ein Ausgangssignal von der Zwi­ schenspeicherschaltung 104 verzögert, und einen Inverter 108, der ein Ausgangssignal von der Verzögerungsstufe 106 inver­ tiert.

Die Zwischenspeicherschaltung 104 enthält eine NAND-Schaltung 116 mit einem Eingang, der das Ausgangssignal von der NOR- Schaltung 102 empfängt, während der andere Eingang an einen Knoten N5 zur Ausgabe eines Signals AREFS angeschlossen ist, und eine NAND-Schaltung 118 mit einem Eingang, der das Signal AREFS empfängt, während der andere Eingang an einen Knoten N4 angeschlossen ist und ein Ausgangsknoten an den Knoten N5 angeschlossen ist.

Die Verzögerungsstufe 106 enthält die in Serie geschalteten Inverter 120 und 122 und empfängt das Signal AREFS.

Fig. 5 ist ein Schaltplan einer Anordnung der zeilenbezogenen Steuerschaltung 64 in Fig. 3.

Wie in Fig. 5 gezeigt ist, enthält die zeilenbezogene Steuer­ schaltung 64 eine Signalerzeugungseinheit 132, die gemäß ei­ nem Signal ZRASE ein Zeilenadressen-Decodierungssignal RADE ausgibt, eine Signalerzeugungseinheit 134, die gemäß dem Si­ gnal ZRASE und dem Signal RADE ein Signal RXT ausgibt, und eine Signalerzeugungseinheit 136, die gemäß dem Signal RXT die Leseverstärker-Aktivierungssignale S0N,/S0N ausgibt. Die Signalerzeugungseinheit 132 enthält eine Verzögerungs­ stufe 140, die das Leseverstärker-Aktivierungssignal S0N ver­ zögert, einen Inverter 138, der das Signal ZRASE empfängt und invertiert, und eine ODER-Schaltung 142, die die Ausgangssi­ gnale von der Verzögerungsstufe 140 und von dem Inverter 138 empfängt und das Signal RADE ausgibt.

Die Verzögerungsstufe 140 enthält die in Serie geschalteten Inverter 144 und 146 und empfängt das Leseverstärker-Aktivie­ rungssignal S0N.

Die Signalerzeugungseinheit 134 enthält einen Inverter 148, der das Signal ZRASE empfängt und invertiert, eine Verzöge­ rungsstufe 150, die ein Ausgangssignal von dem Inverter 148 empfängt und verzögert, eine Verzögerungsstufe 152, die das Signal RADE verzögert, und eine UND-Schaltung 154, die die Ausgangssignale von den Verzögerungsstufen 150 und 152 emp­ fängt und das Signal RXT ausgibt.

Die Verzögerungsstufe 150 enthält die in Serie geschalteten Inverter 156 und 158 und empfängt das Ausgangssignal von dem Inverter 148. Die Verzögerungsstufe 152 enthält die in Serie geschalteten Inverter 160 und 162 und empfängt das Signal BADE.

Die Signalerzeugungseinheit 136 enthält eine Verzögerungs­ stufe 164, die das Signal RXT empfängt und verzögert, eine Verzögerungsstufe 166, die ein Ausgangssignal von der Verzö­ gerungsstufe 164 weiter verzögert, einen Inverter 168, der ein Autoauffrischsignal AREF empfängt und invertiert, eine ODER-Schaltung 170, die ein Ausgangssignal von dem Inverter 168 und ein Ausgangssignal von der Verzögerungsstufe 166 emp­ fängt, eine NAND-Schaltung 172, die das Ausgangssignal von der Verzögerungsstufe 164 und ein Ausgangssignal von der ODER-Schaltung 170 empfängt, einen Inverter 174, der ein Aus­ gangssignal von der NAND-Schaltung 172 empfängt und inver­ tiert und das Leseverstärker-Aktivierungssignal S0N ausgibt, und einen Inverter 176, der das Leseverstärker-Aktivierungs­ signal S0N empfängt und invertiert und das Leseverstärker- Aktivierungssignal/S0N ausgibt.

Wenn das Autoauffrischsignal AREF aktiv ist, verlängert die zeilenbezogene Steuerschaltung 64 die Zeitdauer von der Akti­ vierung des Signals RXT bis zur Aktivierung des Leseverstär­ ker-Aktivierungssignals S0N weiter um die Verzögerungszeit der Verzögerungsstufe 166.

Nachfolgend wird die Ursache für die Verzögerung des Lesever­ stärker-Aktivierungszeitpunkts in der Autoauffrischoperation oder in der Selbstauffrischoperation beschrieben.

Fig. 6 ist ein Schaltplan zur Beschreibung der schematischen Anordnung des Leseverstärkers und des Speicherfeldes in Fig. 1.

Wie in Fig. 6 gezeigt ist, enthält ein in einem Speicherzel­ lenfeld enthaltenes Bitleitungspaar BLP aus Fig. 1 die Bit­ leitungen BL und ZBL. Eine Speicherzelle MC liegt an einem entsprechend jeder Zeile von Speicherzellen vorgesehenen Schnittabschnitt einer der Bitleitungen BL, ZBL und einer Wortleitung WLn. Fig. 6 zeigt eine repräsentative Speicher­ zelle.

Die Speicherzelle MC ist zwischen der Bitleitung BL und einem Ablageknoten SN vorgesehen und enthält einen N-Kanal-MOS- Transistor MT, dessen Gate an die Wortleitung WLn angeschlos­ sen ist, und einen Kondensator MQ, dessen einer Anschluß an den Ablageknoten SN angeschlossen ist, während der andere Anschluß an das Zellenplattenpotential VCP gekoppelt ist. Zwischen den Bitleitungen BL und ZBL ist ferner eine Entzerr­ schaltung BEQ vorgesehen, die gemäß einem Entzerrsignal BLEQ ein Potential der Bitleitung BL und ein Potential der Bitlei­ tung ZBL entzerrt.

Die Entzerrschaltung BEQ enthält einen zwischen die Bitlei­ tung BL und die Bitleitung ZBL geschalteten N-Kanal-MOS-Tran­ sistor 192, dessen Gate das Entzerrsignal BLEQ empfängt, ei­ nen zwischen einen Knoten, dem ein Potential VBL zugeführt wird, und eine Bitleitung BL geschalteten N-Kanal-MOS-Transi­ stor 194, dessen Gate das Entzerrsignal BLEQ empfängt, und einen zwischen den Knoten, dem das Potential VBL zugeführt wird, und die Bitleitung ZBL geschalteten N-Kanal-MOS-Transi­ stor 196, dessen Gate das Entzerrsignal BLEQ empfängt.

Zwischen den Bitleitungen BL und ZBL ist ferner ein Lesever­ stärker SAK vorgesehen, der durch die Transistoren 200 und 198, die gemäß den Leseverstärker-Aktivierungssignalen S0N und/S0N leitend gemacht werden, aktiviert wird.

Der Leseverstärker SAK enthält einen P-Kanal-MOS-Transistor 206 und einen N-Kanal-MOS-Transistor 208, die zwischen einem Knoten NP und einem Knoten NN in Serie geschaltet sind und deren Gates an die Bitleitung BL angeschlossen sind, und ei­ nen P-Kanal-MOS-Transistor 202 und einen N-Kanal-MOS-Transi­ stor 204, die zwischen dem Knoten NP und dem Knoten NN in Serie geschaltet sind und deren Gates an die Bitleitung ZBL angeschlossen sind.

Ein Knoten, der den P-Kanal-MOS-Transistor 202 und den N-Ka­ nal-MOS-Transistor 204 verbindet, ist an die Bitleitung ZBL angeschlossen, während ein Knoten, der den P-Kanal-MOS-Tran­ sistor 206 und den N-Kanal-MOS-Transistor 208 verbindet, an die Bitleitung BL angeschlossen ist. Wenn der Leseverstärker SAK aktiviert ist, vergrößert er die Potentialdifferenz zwi­ schen den Bitleitungen BL, ZBL.

Außerdem ist entsprechend jedem Bitleitungspaar ein Spalten­ auswahlgatter CSG vorgesehen, das als Antwort auf ein durch eine Spaltenadresse erzeugtes Spaltenauswahlsignal CSL lei­ tend gemacht wird, womit die Bitleitungen BL und ZBL während einer Leseoperation oder einer Schreiboperation jeweils über die lokalen EA-Leitungen LIO mit den globalen EA-Leitungen GIO und ZGIO verbunden sind.

Das Spaltenauswahlgatter CSG enthält einen zwischen die Bit­ leitung BL und eine globale EA-Leitung GIO geschalteten N- Kanal-MOS-Transistor 212, dessen Gate an eine Spaltenauswahl­ leitung CSL angeschlossen ist, und einen zwischen die Bitlei­ tung ZBL und eine globale EA-Leitung ZGIO geschalteten N-Ka­ nal-MOS-Transistor 210, dessen Gate an die Spaltenauswahllei­ tung CSL angeschlossen ist.

Fig. 7 ist ein Diagramm im Zusammenhang mit einer Beschrei­ bung, wie ein Strom von einer Speicherzelle in eine Bitlei­ tung fließt.

Wenn eine Speicherzelle ausgewählt und eine entsprechende Wortleitung WL aktiviert wird, wird, wie in Fig. 7 gezeigt ist, ein Transistor MT leitend gemacht, so daß die an dem Ablageknoten SN angesammelten Ladungen an die Bitleitung BL freigegeben werden. Zu diesem Zeitpunkt besitzt der Transi­ stor MT einen Widerstandswert R bei Leitung.

Fig. 8 ist ein Betriebssignalformdiagramm zur Beschreibung der Verlängerung einer Auffrischdauer durch Verzögerung eines Aktivierungszeitpunkts des Leseverstärker-Aktivierungssignals S0N.

Wie in den Fig. 7 und 8 gezeigt ist, steigt zunächst während einer normalen Operation, wenn gemäß einer Leseoperation und dergleichen die Wortleitung WL zum Zeitpunkt t1 aktiviert wird, zum Zeitpunkt t2 ein Potential V1 der Bitleitung BL, wobei im Ergebnis die Potentialdifferenz zwischen der Bitlei­ tung BL und der Bitleitung ZBL eine Potentialdifferenz VSA erreicht, die durch einen Leseverstärker verstärkt werden kann. Zu diesem Zeitpunkt werden durch die Aktivierung des Leseverstärker-Aktivierungssignals S0N zu einem Zeitpunkt, der einer vorgeschriebenen Zugriffszeit genügt, Daten außer­ halb des DRAMs gelesen.

Wenn der Leseverstärker-Aktivierungszeitpunkt zu stark verzö­ gert wird, wird somit die Zugriffszeit lang, so daß die Daten nicht mit hoher Geschwindigkeit nach außen gelesen werden können.

Wenn eine Auffrischoperation ausgeführt wird, braucht die Operation aber nicht durch die Zugriffszeit zum Lesen der Da­ ten nach außen beschränkt zu werden, so daß der Lesever­ stärker-Aktivierungszeitpunkt in bezug auf einen Wortlei­ tungs-Aktivierungszeitpunkt bis zum Zeitpunkt t3 verzögert werden kann. Folglich wird die Zeitdauer, während der ein Strom über den Transistor MT mit dem Widerstandswert R in eine Bitleitung fließt, lang, so daß die Potentialdifferenz zum Zeitpunkt t3 auf VSA1 steigt.

Mit anderen Worten, wenn die Auffrischdauer größer als die durch die Spezifikation definierte Zeitdauer gemacht wird, wobei die Menge der im Kondensator MQ angesammelten Ladungen kleiner als während einer normalen Leseoperation wird, wird ein Potential der Bitleitung BL zu einem Potential V2, wäh­ rend das Potential der Bitleitung BL während einer normalen Operation das Potential V1 ist. Es wird aber darauf hingewie­ sen, daß die Potentialdifferenz VSA, die eine Verstärkung durch einen Leseverstärker ermöglicht, zum Zeitpunkt t3 si­ chergestellt werden kann.

Fig. 9 ist ein Betriebssignalformdiagramm zur Beschreibung einer Operation der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform.

Wie in Fig. 9 gezeigt ist, wird zum Zeitpunkt t1 auf einer steigenden Flanke eines Taktsignals ext.CLK ein Autoauf­ frischbefehl zugeführt. Zum Zeitpunkt t1 sind die Signale ext.ZCS, ext.ZRAS und ext.CAS sämtlich auf den L-Pegel einge­ stellt, während das Signal ext.ZWE und das Signal CKE beide auf den H-Pegel eingestellt sind.

Entsprechend aktivieren die Befehlsdecodierungsschaltung 52 und die Auffrischsteuereinheit 54 aus Fig. 3 das Signal AREFS und das Signal ZRASE.

Als Antwort auf die Aktivierung des Signals AREFS gibt die monostabile Impulserzeugungsschaltung 84 aus Fig. 3 einen monostabilen Impuls als Signal REFA aus. Daraufhin zählt der interne Adressenzähler 86 ein Adressensignal Q.

Andererseits aktiviert die Steuerschaltung 62 aus Fig. 3 ge­ mäß einem Signal ZRASE und dem Autoauffrischsignal AREF ein Zeilenadressen-Decodierungssignal RADE auf den H-Pegel, wäh­ rend sie anschließend, zum Zeitpunkt t2, ein Wortleitungs- Auslösesignal RXT auf den H-Pegel aktiviert. Entsprechend wird eine Wortleitung WL aktiviert.

Wenn das Autoauffrischsignal AREF nicht aktiv ist, aktiviert die zeilenbezogene Steuerschaltung 64 aus Fig. 5 zum Zeit­ punkt t3, der nach der Verzögerungszeit der Verzögerungsstufe 164 seit der Aktivierung des Signals RXT zum Zeitpunkt t2 kommt, ein Leseverstärker-Aktivierungssignal S0N.

Wenn ein Autoauffrischbefehl eingegeben wird, wird aber das Autoauffrischsignal AREF aktiviert, so daß der Aktivierungs­ zeitpunkt des Leseverstärker-Aktivierungssignals S0N um eine Verzögerungszeit Td der Verzögerungsstufe 166 aus 5 verzögert wird, wobei das Leseverstärker-Aktivierungssignal S0N zum Zeitpunkt t4 aktiviert wird. Unter der Annahme, daß in der Speicherzelle die gleiche Menge elektrischer Ladungen ange­ sammelt ist, wird im Ergebnis eine während der Auffrischope­ ration gelesene Potentialdifferenz ΔV1 größer als eine wäh­ rend der normalen Operation gelesene Potentialdifferenz ΔV0.

Mit anderen Worten, das Datenauffrischen durch einen Lesever­ stärker wird selbst dann möglich, wenn die Auffrischdauer länger als in dem in der Einleitung erwähnten Beispiel einge­ stellt wird, wobei die Menge der angesammelten Ladungen der Speicherzelle unter eine vorgeschriebene Menge verringert wird.

Mit der wie obenbeschriebenen Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform kann durch Verzögern des Leseverstärker-Aktivierungszeitpunkts während der Auffrisch­ operation gegenüber der einer normalen Leseoperation die Po­ tentialdifferenz selbst dann durch einen Leseverstärker genau verstärkt werden, wenn in einer Speicherzelle weniger Ladun­ gen angesammelt sind. Somit können die Abstände zwischen den Auffrischoperationen verlängert werden, wobei der Leistungs­ verbrauch im Vergleich zu dem in der Einleitung erwähnten Beispiel verringert werden kann.

Außerdem kann die Verringerung des Leistungsverbrauchs gemäß der Erfindung der ersten Ausführungsform während irgendeines Auffrischzyklus erreicht werden. Insbesondere ist sie wirksam während einer Autoauffrischoperation oder einer Selbstauf­ frischoperation, in denen kein Zugriff von außen erfolgt.

Zweite Ausführungsform

Fig. 10 ist ein Blockschaltplan einer Anordnung einer in ei­ ner Halbleiterspeichervorrichtung gemäß der zweiten Ausfüh­ rungsform verwendeten Steuerschaltung 250.

Wie in Fig. 10 gezeigt ist, enthält die Steuerschaltung 250 anstelle der Steuerschaltung 62 in der in Fig. 3 gezeigten Anordnung der Steuerschaltung 8 eine Steuerschaltung 252. Die Steuerschaltung 252 enthält anstelle der zeilenbezogenen Steuerschaltungen 66, 68 bzw. 70 in der Anordnung der Steuer­ schaltung 62 in Fig. 3 die zeilenbezogenen Steuerschaltungen 256, 258 und 260.

Die Anordnung der anderen Teile der Steuerschaltung 250 ist die gleiche wie in der Steuerschaltung 8, so daß ihre Be­ schreibung nicht wiederholt wird.

Fig. 11 ist ein Schaltplan einer Anordnung einer zeilenbezo­ genen Steuerschaltung 256 in Fig. 10.

Wie in Fig. 11 gezeigt ist, enthält die zeilenbezogene Steu­ erschaltung 256 anstelle der Signalerzeugungseinheit 136 in der Anordnung der zeilenbezogenen Steuerschaltung 64 in Fig. 5 eine Signalerzeugungseinheit 300.

Die Signalerzeugungseinheit 300 enthält anstelle der Verzöge­ rungsstufe 166 in der Anordnung der Signalerzeugungseinheit 136 eine Verzögerungsstufe 302. Die Verzögerungsstufe 302 enthält die zwischen dem Inverter 184 und der ODER-Schaltung 170 in der Anordnung der Verzögerungsstufe 166 in Serie ge­ schalteten Inverter 304 und 306. Die Anordnung in den anderen Teilen der zeilenbezogenen Steuerschaltung 256 ist die glei­ che wie in der in Fig. 5 gezeigten zeilenbezogenen Steuer­ schaltung 64, so daß ihre Beschreibung nicht wiederholt wird.

Fig. 12 ist ein Schaltplan einer Anordnung der zeilenbezoge­ nen Steuerschaltung 258 in Fig. 10.

Wie in Fig. 12 gezeigt ist, enthält die zeilenbezogene Steu­ erschaltung 258 anstelle der Signalerzeugungseinheit 300 in der Anordnung der zeilenbezogenen Steuerschaltung 256 in Fig. 11 eine Signalerzeugungseinheit 310. Die Signalerzeu­ gungseinheit 310 enthält anstelle der Verzögerungsstufe 302 in der Anordnung der Signalerzeugungseinheit 300 eine Verzö­ gerungsstufe 312. Die Verzögerungsstufe 312 enthält die zwi­ schen dem Inverter 306 und der ODER-Schaltung 170 in der An­ ordnung der Verzögerungsstufe 302 weiter in Serie geschalte­ ten Inverter 314 und 316.

Die Anordnung in den anderen Teilen der zeilenbezogenen Steu­ erschaltung 258 ist die gleiche wie in der zeilenbezogenen Steuerschaltung 256, so daß die Beschreibung nicht wiederholt wird.

Fig. 13 ist ein Schaltplan einer Anordnung der zeilenbezoge­ nen Steuerschaltung 260 in Fig. 10.

Wie in Fig. 13 gezeigt ist, enthält die zeilenbezogene Steu­ erschaltung 260 anstelle der Signalerzeugungseinheit 310 in der Anordnung der zeilenbezogenen Steuerschaltung 258 in Fig. 12 eine Signalerzeugungseinheit 320.

Die Signalerzeugungseinheit 320 enthält anstelle der Verzöge­ rungsstufe 312 in der Anordnung der Signalerzeugungseinheit 310 eine Verzögerungsstufe 322.

Die Verzögerungsstufe 322 enthält zusätzlich zu der Anordnung der Verzögerungsstufe 312 die zwischen dem Inverter 316 und der ODER-Schaltung 170 in Serie geschalteten Inverter 324 und 326.

Die Anordnung in den anderen Teilen der zeilenbezogenen Steu­ erschaltung 260 ist die gleiche wie in der in Fig. 12 gezeig­ ten zeilenbezogenen Steuerschaltung 258, so daß die Beschrei­ bung nicht wiederholt wird.

Bei einer solchen Anordnung haben die Verzögerungsstufe 166, die Verzögerungsstufe 302, die Verzögerungsstufe 312 und die Verzögerungsstufe 322 jeweils verschiedene Verzögerungszei­ ten, so daß die Zeit, zu der in den Bänken 0 bis 3 während einer Auffrischoperation jeder Leseverstärker aktiviert wird, geringfügig verschoben ist.

Folglich kann der Spitzenstrom gegenüber dem Fall, in dem die Auffrischoperation für sämtliche Bänke gleichzeitig ausge­ führt wird, verringert werden, so daß das Stromversorgungs­ rauschen und ebenfalls der Leistungsverbrauch verringert wer­ den können.

Dritte Ausführungsform

Fig. 14 ist ein Schaltplan einer in der dritten Ausführungs­ form verwendeten Anordnung einer VPP-Erzeugungsschaltung 424.

Die VPP-Erzeugungsschaltung 424 enthält anstelle der Span­ nungsteilungsschaltung 32 in der Anordnung der VPP-Erzeu­ gungsschaltung 24 in Fig. 2 eine Spannungsteilungsschaltung 432.

Außer der Anordnung der Spannungsteilungsschaltung 32 in Fig. 2 enthält die Spannungsteilungsschaltung 432 ferner ei­ nen Inverter 445, der ein Autoauffrischsignal AREF empfängt und invertiert, und einen zwischen eine Source und einen Drain des P-Kanal-MOS-Transistors 46 geschalteten P-Kanal- MOS-Transistor 446, dessen Gate ein Ausgangssignal von dem Inverter 445 empfängt.

Die Anordnung in den anderen Teilen der VPP-Erzeugungsschal­ tung 424 ist die gleiche wie in der VPP-Erzeugungsschaltung 24 in Fig. 2, so daß die Beschreibung nicht wiederholt wird.

Nachfolgend wird kurz eine Operation der VPP-Erzeugungsschal­ tung 424 beschrieben.

Wenn ein normaler Zugriff ausgeführt wird, wird das Autoauf­ frischsignal AREF auf den L-Pegel eingestellt, so daß der P-Kanal-MOS-Transistor 446 nichtleitend gemacht wird, wobei ähnlich der in Fig. 2 gezeigten VPP-Erzeugungsschaltung 24 ein Potential VPP erzeugt wird.

Wenn daraufhin ein Autoauffrischbefehl oder ein Selbstauf­ frischbefehl zugeführt wird und das Autoauffrischsignal AREF den H-Pegel erreicht, wird der P-Kanal-MOS-Transistor 446 leitend gemacht. Folglich wird der Widerstandswert zwischen einer Source und einem Drain des P-Kanal-MOS-Transistors 446 klein, so daß ein geteiltes Potential VDIV das Potential VPP erreicht. Im Ergebnis wird das während der Auffrischoperation erzeugte Potential VPP größer als das während der normalen Operation erzeugte. Somit kann der Leistungsverbrauch durch Senken des VPP-Potentials verringert werden.

Wenn das Potential VPP verringert wird, sinkt das Aktivie­ rungspotential einer Wortleitung, so daß das durch den Tran­ sistor MT aus Fig. 6 in den Kondensator MQ zu schreibende Po­ tential sinkt. Die Verschlechterung der Auffrischcharakteri­ stik wegen dieses verringerten geschriebenen Potentials kann aber unter Verwendung der Schaltung gemäß der ersten Aus­ führungsform mit der Anordnung gemäß der dritten Ausfüh­ rungsform verhindert werden.

Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich der Erläute­ rung und als Beispiel und soll nicht als Beschränkung ver­ standen werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche be­ schränkt sind.

Claims (17)

1. Halbleiterspeichervorrichtung, mit:
einem Speicherblock, der mehrere in einer Matrix von Zei­ len und Spalten angeordnete Speicherzellen (MC) enthält, wo­ bei der Speicherblock enthält:
mehrere Wortleitungen (WL), die den Zeilen entsprechen,
mehrere Bitleitungspaare (BLP), die den Spalten entspre­ chen,
eine Zeilendecodierungsschaltung (10#0 bis 10#3), die selektiv einen Teil der mehreren Wortleitungen (WL) akti­ viert,
eine Spaltendecodierungsschaltung (12#0 bis 12#3), die einen Teil der mehreren Bitleitungspaare (BLP) auswählt, und
eine Leseverstärkerschaltung (16#0 bis 16#3), die die auf den mehreren Bitleitungen (BLP) gelesenen Daten verstärkt,
wobei die Halbleiterspeichervorrichtung ferner umfaßt:
eine Steuerschaltung (8), die die Zeilendecodierungs­ schaltung (10#0 bis 10#3) und die Leseverstärkerschaltung (16#0 bis 16#3) steuert, wobei
die Steuerschaltung (8) enthält: eine Befehlsdecodierungsschaltung (52), die mehrere Be­ fehle aus einem von außen zugeführten Steuersignal erfaßt, und
eine Zeilenaktivierungszeitpunkt-Steuereinheit (62), die gemäß einem Ausgangssignal von der Befehlsdecodierungsschal­ tung (52) ein erstes Aktivierungssignal, das einen Aktivie­ rungszeitpunkt der Wortleitungen (WL) angibt, und ein zweites Aktivierungssignal, das einen Aktivierungszeitpunkt der Lese­ verstärkerschaltung (16#0 bis 16#3) angibt, ausgibt, wobei
die Zeilenaktivierungszeitpunkt-Steuereinheit (62) das erste Aktivierungssignal und nach einer ersten Verzögerungs­ zeit das zweite Aktivierungssignal aktiviert, wenn ein von der Befehlsdecodierungsschaltung (52) erfaßter Befehl ein er­ ster Befehl ist, während sie das erste Aktivierungssignal und nach einer Verzögerungszeit, die länger als die erste Verzö­ gerungszeit ist, das zweite Aktivierungssignal aktiviert, wenn der von der Befehlsdecodierungsschaltung (52) erfaßte Befehl ein zweiter Befehl ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Zeilenaktivierungszeitpunkt-Steuereinheit (62) ent­ hält:
eine erste Signalerzeugungseinheit (132, 134), die gemäß dem ersten und dem zweiten Befehl das erste Aktivierungssi­ gnal aktiviert, und
eine zweite Signalerzeugungseinheit (136), die ein Aus­ gangssignal von der ersten Signalerzeugungseinheit (132, 134) um die erste Verzögerungszeit verzögert, wenn der von der Befehlsdecodierungsschaltung (52) erfaßte Befehl der erste Befehl ist, während sie das Ausgangssignal von der ersten Signalerzeugungseinheit (132, 134) um die zweite Verzöge­ rungszeit verzögert, wenn der von der Befehlsdecodierungs­ schaltung (52) erfaßte Befehl der zweite Befehl ist, und die das zweite Aktivierungssignal ausgibt.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die zweite Signalerzeugungseinheit (136) enthält:
eine erste Verzögerungsschaltung (164), die das Aus­ gangssignal von der ersten Signalerzeugungseinheit (132, 134) empfängt und das empfangene Ausgangssignal um die erste Ver­ zögerungszeit verzögert,
eine zweite Verzögerungsschaltung (166), die ein Aus­ gangssignal von der ersten Verzögerungsschaltung (164) emp­ fängt und das empfangene Ausgangssignal um eine Zeitdauer, die gleich einer Differenz zwischen der zweiten Verzögerungs­ zeit und der ersten Verzögerungszeit ist, weiter verzögert, und
eine Auswahlschaltung (168 bis 172), die gemäß dem von der Befehlsdecodierungsschaltung (52) erfaßten Befehl eines der Ausgangssignale von der ersten und von der zweiten Verzö­ gerungsschaltung (164, 166) auswählt und das zweite Aktivie­ rungssignal ausgibt.

4. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
der erste Befehl ein Zeilenaktivierungsbefehl ist, und
der zweite Befehl ein Autoauffrischbefehl ist.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß
die Befehlsdecodierungsschaltung (52) einen Befehls­ decodierer (74) enthält, der den Autoauffrischbefehl erfaßt, und
die Steuerschaltung (8) enthält:
eine Auffrischsteuerschaltung (82), die gemäß einem Aus­ gangssignal von dem Befehlsdecodierer (74) den Beginn einer Auffrischoperation anweist, und
eine Zählerschaltung (86), die gemäß einem Ausgangssignal von der Auffrischsteuerschaltung (82) eine Auffrischadresse erzeugt.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
der erste Befehl ein Zeilenaktivierungsbefehl ist, und
der zweite Befehl ein Selbstauffrischbefehl ist.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß
die Befehlsdecodierungsschaltung (52) einen Befehlsdeco­ dierer (76) enthält, der den Selbstauffrischbefehl erfaßt, und
die Steuerschaltung (8) enthält:
eine Zeitgeberschaltung (80), die gemäß einem Ausgangssi­ gnal von dem Befehlsdecodierer (76) zyklisch den Beginn einer Auffrischoperation anweist, und
eine Zählerschaltung (86), die gemäß einem Ausgangssignal von der Zeitgeberschaltung (80) eine Auffrischadresse er­ zeugt.

8. Halbleiterspeichervorrichtung nach einem der vorangehen­ den Ansprüche, gekennzeichnet durch
eine Potentialerzeugungsschaltung (424), die ein Aktivie­ rungspotential der Wortleitungen (WL) erzeugt, wobei
die Potentialerzeugungsschaltung (424) ein erstes Poten­ tial als das Aktivierungspotential erzeugt, um den ersten Befehl auszuführen, während sie gemäß dem zweiten Befehl ein zweites Potential, das tiefer als das erste Potential ist, als das Aktivierungspotential erzeugt.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß
die Potentialerzeugungsschaltung (424) enthält: eine Referenzpotential-Erzeugungsschaltung (26), die ein Referenzpotential erzeugt,
eine Vergleichsschaltung (28), die das Referenzpotential mit einem geteilten Potential vergleicht,
eine Ladungspumpenschaltung (30), die gemäß einem Aus­ gangssignal von der Vergleichsschaltung (28) eine Verstär­ kungsoperation ausführt und das aktivierte Potential ausgibt, und
eine Spannungsteilungsschaltung (432), die gemäß dem zweiten Befehl das Aktivierungspotential abwärtsumsetzt und das geteilte Potential ausgibt.

10. Halbleiterspeichervorrichtung, mit:
mehreren Speicherblöcken, wobei
jeder der mehreren Speicherblöcke enthält:
mehrere in einer Matrix von Zeilen und Spalten angeord­ nete Speicherzellen (MC):
mehrere Wortleitungen (WL), die den Zeilen entsprechen,
mehrere Bitleitungspaare (BLP), die den Spalten entspre­ chen,
eine Zeilendecodierungsschaltung (10#0 bis 10#3), die se­ lektiv einen Teil der mehreren Wortleitungen (WL) aktiviert,
eine Spaltendecodierungsschaltung (12#0 bis 12#3), die einen Teil der mehreren Bitleitungspaare (BLP) auswählt, und
eine Leseverstärkerschaltung (16#0 bis 16#3), die die auf den mehreren Bitleitungen (BLP) gelesenen Daten verstärkt;
wobei die Halbleiterspeichervorrichtung ferner umfaßt: eine Steuerschaltung (250), die die Zeilendecodierungs­ schaltung (10#0 bis 10#3) und die Leseverstärkerschaltung (16#0 bis 16#3) steuert, wobei
die Steuerschaltung (250) enthält:
eine Befehlsdecodierungsschaltung (52), die mehrere Be­ fehle aus einem von außen zugeführten Steuersignal erfaßt, und
mehrere Zeilenaktivierungszeitpunkt-Steuereinheiten (64, 256, 258, 260), die entsprechend den mehreren Speicherblöcken vorgesehen sind, und die gemäß einem Ausgangssignal von der Befehlsdecodierungsschaltung (52) ein erstes Aktivierungssi­ gnal, das einen Aktivierungszeitpunkt der Wortleitungen (WL) angibt, und ein zweites Aktivierungssignal, das einen Akti­ vierungszeitpunkt der Leseverstärkerschaltung (16#0 bis 16#3) angibt, ausgeben, wobei
jede der mehreren Zeilenaktivierungszeitpunkt- Steuereinheiten (64, 256, 258, 260) das erste Aktivierungssi­ gnal aktiviert und nach einer ersten Verzögerungszeit das zweite Aktivierungssignal aktiviert, wenn ein von der Be­ fehlsdecodierungsschaltung (52) erfaßter Befehl ein erster Befehl ist, während sie das erste Aktivierungssignal akti­ viert und nach einer Zeitdauer, die länger als die erste Ver­ zögerungszeit ist, das zweite Aktivierungssignal aktiviert, wenn der von der Befehlsdecodierungsschaltung (52) erfaßte Befehl ein zweiter Befehl ist, und
die Zeitdauer von der Aktivierung des ersten Aktivie­ rungssignals bis zur Aktivierung des zweiten Aktivierungs­ signals gemäß dem zweiten Befehl für die mehreren Zeilen­ aktivierungszeitpunkt-Steuereinheiten (64, 256, 258, 260) verschieden ist.

11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
jede der mehreren Zeilenaktivierungszeitpunkt-Steuerein­ heiten (64, 256, 258, 260) enthält:
eine erste Signalerzeugungseinheit (132, 134), die gemäß dem ersten und dem zweiten Befehl das erste Aktivierungssi­ gnal aktiviert, und
eine zweite Signalerzeugungseinheit (300, 310, 320), die ein Ausgangssignal von der ersten Signalerzeugungseinheit (132, 134) um die erste Verzögerungszeit verzögert, wenn der von der Befehlsdecodierungsschaltung (52) erfaßte Befehl der erste Befehl ist, während sie das Ausgangssignal von der er­ sten Signalerzeugungseinheit (132, 134) um eine Zeitdauer verzögert, die länger als die erste Verzögerungszeit ist, wenn der von der Befehldecodierungsschaltung (52) erfaßte Befehl der zweite Befehl ist, und die das zweite Aktivie­ rungssignal ausgibt.

12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß
die zweite Signalerzeugungseinheit (300, 310, 320) ent­ hält:
eine erste Verzögerungsschaltung (164), die das Aus­ gangssignal von der ersten Signalerzeugungseinheit (132, 134) empfängt und das empfangene Ausgangssignal um die erste Ver­ zögerungszeit verzögert,
eine zweite Verzögerungsschaltung (302, 312, 322), die ein Ausgangssignal von der ersten Verzögerungsschaltung (164) empfängt und das empfangene Ausgangssignal weiter verzögert, und
eine Auswahlschaltung (168 bis 172), die gemäß dem von der Befehlsdecodierungsschaltung (52) erfaßten Befehl eines der Ausgangssignale von der ersten und von der zweiten Verzö­ gerungsschaltung (302, 312, 322) auswählt und das zweite Ak­ tivierungssignal ausgibt, wobei
die Verzögerungszeit der zweiten Verzögerungsschaltung (302, 312, 322) entsprechend den mehreren Zeilenaktivierungs­ zeitpunkt-Steuereinheiten (64, 256, 258, 260) verschieden ist.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß
die mehreren Speicherblöcke Speicherbänke sind, die eine Leseoperation unabhängig voneinander ausführen können.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß
der erste Befehl ein Zeilenaktivierungsbefehl ist, und
der zweite Befehl ein Autoauffrischbefehl ist.

15. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß
die Befehlsdecodierungsschaltung (52) einen Befehlsdeco­ dierer (74) enthält, der den Autoauffrischbefehl erfaßt, und die Steuerschaltung (250) enthält:
eine Auffrischsteuerschaltung (82), die gemäß dem Ausgangssignal von dem Befehlsdecodierer (74) den Beginn ei­ ner Auffrischoperation anweist, und
eine Zählerschaltung (86), die gemäß einem Ausgangssignal von der Auffrischsteuerschaltung (82) eine Auffrischadresse erzeugt.

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß
der erste Befehl ein Zeilenaktivierungsbefehl ist, und der zweite Befehl ein Selbstauffrischbefehl ist.

17. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß
die Befehlsdecodierungsschaltung (52) einen Befehlsdeco­ dierer (76) enthält, der den Selbstauffrischbefehl erfaßt, und
die Steuerschaltung (250) enthält:
eine Zeitgeberschaltung (80), die gemäß dem Ausgangssi­ gnal von dem Befehlsdecodierer (76) zyklisch den Beginn einer Auffrischoperation anweist, und
eine Zählerschaltung (86), die gemäß einem Ausgangssignal von der Zeitgeberschaltung (80) eine Auffrischadresse er­ zeugt.