DE60000280T2

DE60000280T2 - Halbleiterspeicheranordnung mit verringertem Stromverbrauch bei Datenhaltemodus

Info

Publication number: DE60000280T2
Application number: DE60000280T
Authority: DE
Inventors: Hideto Hidaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-08-05
Filing date: 2000-04-20
Publication date: 2003-02-20
Anticipated expiration: 2020-04-21
Also published as: US6426908B1; DE60003628D1; DE60000280D1; EP1152431B1; DE60003628T2; EP1074993A1; KR100383503B1; KR20010020894A; EP1152431A8; EP1074993B1; EP1152431A3; DE60005645T2; CN1283853A; TW448623B; CN1303613C; DE60005645D1; EP1130602B1; US20020105845A1; EP1130602A1; EP1152431A1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf Halbleitervorrichtungen und insbesondere auf Konfigurationen zum Verringern des Stromes, der bei einem Auffrischmodus zum Halten von Daten wie ein Schlafmodus oder ein Leistungsabsenkungsmodus verbraucht wird, ohne daß ein fehlerhafter Betrieb in einer Halbleiterspeichervorrichtung verursacht wird, die das Auffrischen von Speicherdaten benötigt. Genauer, die vorliegende Erfindung bezieht sich auf eine Konfiguration zum Verringern des Stromes, der in einem Auffrischmodus durch einen verschmolzenen Logikspeicher mit einem logischen und einem dynamischen Direktzugriffsspeicher, die auf einem einzelnen Halbleiterchip integriert sind, verbraucht wird.

Beschreibung der Hintergrundstechnik

Eine herkömmliche CMOS-Halbleitervorrichtung wird in der Transistorgröße, insbesondere der Gatelänge eines MOS-Transistors (eines isolierten Gatefeldeffekttransistors) zum Erzielen einer hohen Dichte und einer hohen Integration verringert. Während eine verringerte Stromversorgungsspannung zum Sicherstellen der Zuverlässigkeit solch eines mikrofabrizierten Transistors und zum Verringern des Stromverbrauches der Vorrichtung verwendet wird, wird von dem MOS-Transistor zum Erzielen eines schnellen Betriebes verlangt, daß er eine Schwellenspannung Vth im absoluten Wert verringert aufweist, wenn die Betriebsstromversorgungsspannung verringert wird.
Ein MOS-Transistor leitet jedoch einen Strom, der als ein Unterschwellenleckstrom (hier im folgenden als "Aus-Leckstrom" bezeichnet) bezeichnet wird, zwischen seiner Source und seinem Drain, selbst wenn er ausgeschaltet ist. Wenn eine Schwellenspannung im Absolutwert verringert wird, fließt ein vergrößerter Aus-Leckstrom. Da ein Absolutwert der Schwellenspannung eine negative Temperaturabhängigkeit aufweist und somit abnimmt, wenn die Temperatur steigt, verursacht eine vergrößerte Betriebstemperatur einen vergrößerten Aus-Leckstrom und somit einen vergrößerten Gleichstrom in der Gesamtheit einer auf großer Skala integrierten Schaltung. Insbesondere wird bei einer dynamischen Halbleiterspeichervorrichtung ein Strom, der in einem Ruhezustand (ein Ruhestrom) fließt, nachteilhafterweise vergrößert.
Zum Verringern des Stromverbrauches in dem Ruhezustand ohne Verschlechterung der Hochgeschwindigkeitsbetriebsfähigkeit ist herkömmlicherweise eine hierarchische Stromversorgungskonfiguration oder eine MT-CMOS(Mehrschwellen-CMOS)-Konfiguration vorgeschlagen, wie z. B. in der Japanischen Patentoffenlegungsschrift 6- 237164 und in Ultra LSI Memory von Ito 1994 offenbart ist, die von Baihukan publiziert ist.
Fig. 60 zeigt ein Beispiel einer herkömmlichen MT-CMOS- Konfiguration. In Fig. 60 sind kaskadengeschaltete CMOS- Inverter IV1-IV5 von fünf Stufen als eine interne Schaltung gezeigt. Ein Eingangssignal IN, das an den Inverter IV1 erster Stufe angelegt ist, ist auf einem niedrigen Pegel in dem Ruhezyklus. Die CMOS-Inverter IV1-IV5 weisen eine identische Konfiguration auf, und jeder enthält einen p-Kanal-MOS-Transistor PT und einen n-Kanal-MOS-Transistor NT. Die MOS-Transistoren PT und NT sind jeweils MOS-Transistoren niedriger Schwellenspannung (L-Vth), deren Schwellenspannung im Absolutwert verringert ist.
Für die Inverter IV1-IV5 sind eine Hauptstromversorgungsleitung 1, die eine Stromversorgungsspannung Vcc empfängt, eine Unterstromversorgungsleitung 3, die mit der Hauptstromversorgungsleitung 1 über einen Lecktrenn-p-Kanal-MOS-Transistor PQ verbunden ist, eine Hauptmasseleitung 2, die eine Massespannung Vss überträgt, und eine Untermasseleitung 4, die mit der Hauptmasseleitung 2 über einen Lecktrenn-n-Kanal-MOS-Transistor NQ verbunden ist, vorgesehen. Die Lecktrenn-MOS-Transistoren PQ und NQ sind ein (M-Vth-) MOS-Transistor, der eine Schwellenspannung größer im Absolutwert als die MOS-Transistoren PT und NT haben, aufweist.
Das Gate des MOS-Transistors PQ empfängt ein Steuersignal /φ, und das Gate des MOS-Transistor NQ empfängt ein Steuersignal φ. Das Steuersignal φ nimmt einen hohen Pegel in einem aktiven Zyklus an, in dem die interne Schaltung tätig ist, und das Steuersignal φ nimmt einen niedrigen Pegel in einem Ruhezyklus an, in dem die interne Schaltung in einen Ruhezustand versetzt ist. Das Steuersignal /φ nimmt einen niedrigen Pegel in dem aktiven Zyklus und einen hohen Pegel in dem Ruhezyklus an.
In der internen Schaltung sind die Sources der p-Kanal-MOS- Transistoren PTs der Inverter ungerader Stufe IV1, IV3 und IV5 ... mit der Hauptstromversorgungsleitung 1 verbunden, und die Sources der n-Kanal-MOS-Transistoren NTs sind mit der Untermasseleitung 4 verbunden. Die Sources der p-Kanal-MOS- Transistoren PTs der Inverter gerader Stufe IV2, IV4, ... sind mit der Unterstromversorgungsleitung 3 verbunden, und die Sources ihrer n-Kanal-MOS-Transistoren NTs sind mit der Hauptmasseleitung 1 verbunden. Ein Betrieb der in Fig. 60 gezeigten MT- CMOS-Konfiguration wird nun kurz unter Bezugnahme auf das in Fig. 61 gezeigte Signalwellenformdiagramm beschrieben.
In dem Ruhezyklus ist das Steuersignal φ auf einem niedrigen Pegel, und das Steuersignal /φ ist auf einem hohen Pegel, und das Eingangssignal IN ist auf einem niedrigen Pegel. In diesem Zustand sind die Lecktrenn-MOS-Transistoren PQ und NQ ausgeschaltet. In den Invertern ungerader Stufe IV1, IV3 und IV5 sind ihre p-Kanal-MOS-Transistoren PTs eingeschaltet, und ihre n-Kanal- MOS-Transistoren MTS sind ausgeschaltet, da das Eingangssignal IN auf einem niedrigen Pegel ist. Die Sources der p-Kanal-MOS- Transistoren PTs sind mit der Hauptstromversorgungsleitung 1 verbunden, und die Sources der n-Kanal-MOS-Transistoren MTS sind mit der Untermasseleitung 4 verbunden. Wenn der p-Kanal-MOS- Transistor PT eine Spannung des Stromversorgungsspannungspegels Vcc auf der Hauptstromversorgungsleitung an einen entsprechenden Ausgangsknoten (oder Drain) überträgt, sind seine Source- und Drainvoltage ausgeglichen, und der Transistor leitet nicht.
Der n-Kanal-MOS-Transistor NT, der ein Signal niedrigen Pegels an dem Gate empfängt, bewirkt einen Aus-Leckstrom. Die Untermasseleitung 4 ist mit der Hauptmasseleitung 2 über den Lecktrenn- MOS-Transistor NQ verbunden, der die relativ hohe Schwellenspannung M-Vth aufweist. Wenn daher Ausleckströme von den Invertern IV1, IV3 und IV5 zu der Untermasseleitung 4 fließen, kann der Lecktrenn-MOS-Transistor NQ nicht all die Ausleckströme ausgeben, und der Spannungspegel SVss auf der Untermasseleitung 4 wird höher als die Massespannung Vss. Der Pegel der Spannung SVss auf der Untermasseleitung 4 wird schließlich durch eine Beziehung zwischen dem Betrag des Leckstromes, der von dem Lecktrenn-MOS-Transistor NQ ausgegeben wird, und der Summe aller Ausleckströme von den Inverterstufen, die in der internen Schaltung enthalten sind, bestimmt. Wenn die Spannung SVss auf der Untermasseleitung 4 höher als die Massespannung Vss wird, sind in den Invertern ungerader Stufe IV1, IV3, IV5 die entsprechenden Gates und die entsprechenden Sources der n-Kanal-MOS- Transistoren NT5 rückwärts vorgespannt, was in einer weiteren Verringerung des Aus-Leckstromes resultiert.
Bei den Invertern gerader Stufe IV2, IV4, ... ist das Eingangssignal IN auf einem hohen Pegel. In den Invertern gerader Stufe IV2, IV4, ... sind ihre p-Kanal-MOS-Transistoren PTS mit den entsprechenden Sources mit der Unterstromversorgungsleitung 3 verbunden, und ihre n-Kanal-MOS-Transistoren NTS sind mit ihren entsprechenden Sources mit der Hauptmasseleitung 2 verbunden. Somit sind bei den Invertern gerader Stufe IV2, IV4, ... die Sources und die Drains der n-Kanal-MOS-Transistoren beide auf den Massespannungspegel Vss gesetzt, und sie leiten somit nicht und bewirken keinen Aus-Leckstrom. Die p-Kanal-MOS-Transistoren PTS verursachen jedoch einen Aus-Leckstrom. Zwischen der Hauptstromversorgungsleitung 1 und der Unterstromversorgungsleitung 3 ist der Lecktrenn-MOS-Transistor PQ auf eine Schwellenspannung eines relativ hohen Absolutwertes (M-Vth) gesetzt. Somit wird der Betrag des Leckstromes von der Hauptstromversorgungsleitung 1 zu der Unterstromversorgungsleitung 3 durch den Lecktrenn-MOS- Transistor PQ bestimmt, und die Spannung SVcc auf der Unterstromversorgungsleitung 3 wird niedriger als der Pegel der Stromversorgungsspannung Vcc. Der Pegel der Spannung SVcc auf der Unterstromversorgungsleitung 3 wird schließlich durch eine Beziehung bestimmt zwischen dem Leckstrom von dem Lecktrenn-MOS- Transistor PQ und der Summe aller Ausleckströme in den Invertern IV2, IV4 gerader Stufe. Wenn die Spannung SVcc niedriger als die Stromversorgungsspannung Vcc ist, sind in den Invertern gerader Stufe IV2, IV4, ... die entsprechenden Gates und die entsprechenden Sources ihrer p-Kanal-MOS-Transistoren PTS rückwärts vorgespannt, was in einer weiteren Verringerung des Aus- Leckstromes resultiert.
In dem aktiven Zyklus nimmt das Steuersignal φ einen hohen Pegel an, und das Steuersignal /φ nimmt einen niedrigen Pegel an, die Lecktrenn-MOS-Transistoren PQ und NQ sind eingeschaltet, die Hauptstromversorgungsleitung 1 ist mit der Unterstromversorgungsleitung 3 verbunden, und die Hauptmasseleitung 2 ist mit der Untermasseleitung 4 verbunden. Somit nimmt die Spannung SVcc auf der Unterstromversorgungsleitung 3 den Pegel der Stromversorgungsspannung Vcc an, und die Spannung Svss auf der Untermasseleitung 4 nimmt den Pegel der Massespannung Vss an. In dem aktiven Zyklus variiert das Eingangssignal IN mit einem Betriebszustand. Die MOS-Transistoren der Inverter IV1-IV5..., die die interne Schaltung darstellen, sind MOS-Transistoren niedriger Schwellenspannung und sind somit mit hoher Geschwindigkeit tätig. Die Stromlieferfähigkeit der Lecktrenn-MOS-Transistoren PQ und NQ ist auf einen großen Wert gesetzt, damit ausreichend der Betrieb der internen Schaltung garantiert wird.
Durch Anordnen einer Stromversorgungsleitung und einer Masseleitung in einer hierarchischen Konfiguration der Haupt- und Unterstromversorgungsleitungen und der Haupt- und Untermasseleitungen weist die Stromversorgungsleitung/Masseleitung eine Impedanz davon auf, die zum Verringern eines Leckstromes in dem Ruhezyklus vergrößert ist, und in dem aktiven Zyklus weist die Stromversorgungsleitung/Masseleitung eine Impedanz davon auf, die zum Erlauben eines schnellen Betriebes aufgrund der niedrigen Schwellenspannung der MOS-Transistoren in der internen Schaltung verringert ist. Eine Halbleiterschaltungsvorrichtung, die einen verringerten Stromverbrauch in dem Ruhezyklus vorsieht und ebenfalls mit hoher Geschwindigkeit in dem aktiven Zyklus tätig ist, ist somit realisiert.
Wenn bei der herkömmlichen MT-CMOS-Konfiguration ein aktiver Zyklus startet, werden die Steuersignal φ und /φ auf den hohen bzw. niedrigen Pegel getrieben, und die entsprechenden Lecktrenn-MOS-Transistoren PQ und NQ von Fig. 60 schalten ein. Somit wird eine Zeitdauer von dem Start des aktiven Zyklus benötigt, bis die Spannung SVcc und SVss auf der Unterstromversorgungsleitung 3 bzw. der Untermasseleitung 4 die Stromversorgungsspannung Vcc und die Massespannung Vss erreichen und stabilisiert sind. Die interne Schaltung kann nicht tätig werden, während die Spannungen Vcc und SVss auf der Unterstromversorgungsleitung 3 und der Untermasseleitung 4 unstabil sind. Somit wird, wie in Fig. 62 gezeigt ist, eine Zeitdauer benötigt, bevor die interne Schaltung tatsächlich tätig wird, nachdem ein aktiver Zyklus startet, und eine schnelle Tätigkeit kann nicht erzielt werden. Das Betreiben der internen Schaltung mit unstabilen Spannungen SVcc und SVss würde in einem fehlerhaften Betrieb resultieren, und folglich muß eine Zeitdauer, die zum Stabilisieren der Spannungen SVcc und SVss benötigt wird, und ein zusätzlicher Sicherheitsspielraum beim Bestimmen eines Zeitpunktes betrachtet werden, an dem die interne Schaltung den Betrieb startet.
Weiterhin benötigt, wie in Fig. 60 gezeigt ist, die herkömmliche MT-CMOS-Konfiguration, daß das Eingangssignal IN auf einen vorbestimmten Logikpegel in dem Ruhezyklus gesetzt ist. Gemäß dem Logikpegel des Eingangssignales IN in dem Ruhezyklus muß bestimmt werden, ob die Stromversorgungs- und Masseleitungen der internen Schaltungen verbunden sind. Für eine Zufallslogik und eine Registerschaltung, die Daten speichert, die die Betriebsbedingungen und ähnliches anzeigen, können die Eingangssignale IN jedoch keinen vorbestimmten Logikpegel in dem Ruhezyklus haben, und die MT-CMOS-Konfiguration, wie sie in Fig. 60 gezeigt ist, kann nicht verwendet werden.
Wenn eine Halbleitervorrichtung eine dynamische Halbleiterspeichervorrichtung ist (hier im folgenden als DRAM bezeichnet), wenn kein Zugriff während einer relativ langen Zeitdauer gemacht ist und ein Schlafmodus eingestellt ist, wird der DRAM in einen Selbstauffrischmodus versetzt. In dem Selbstauffrischmodus frischt der DRAM intern periodisch die in den Speicherzellen gespeicherten Daten wieder auf.
Wenn der Selbstauffrischmodus wirksam ausgeführt wird, geht der DRAM in einen aktiven Zyklus, und wenn die Selbstauffrischtätigkeit beendet wird, geht der DRAM in einen Ruhezyklus. Das heißt, der DRAM in dem Selbstauffrischmodus geht in den aktiven Zyklus zu vorbestimmten Intervallen. Somit werden in dem Selbstauffrischmodus die Daten in den Speicherzellen intern nur zum Halten der Daten wiederaufgefrischt. Dieses resultiert in einem nachteilhaften Stromverbrauch. Zum Verringern des Stromverbrauches wird ein längeres Auffrischintervall benötigt. Ein unnötig langes Auffrischintervall resultiert jedoch darin, daß die Daten in den Speicherzellen zerstört werden, bevor die Wiederauffrischtätigkeit ausgeführt wird, und die Daten können nicht gehalten werden.
Aus der US 5, 365, 487 ist eine Halbleiterspeichervorrichtung bekannt, die eine Mehrzahl von Speicherzellen und eine sich auf die Wiederauffrischung beziehende Schaltung aufweist. Periphere Schaltungen und eine Stromversorgungssteuerschaltung, die auf ein Betriebsmodusbezeichnungssignal reagieren, zum EIN- oder AUS-schalten der Schaltungen, die für die Selbstauffrischen nötig sind, ist vorgesehen. Die Stromversorgungsschaltung ist gemeinsam für die Schaltung, die sich auf die Auffrischung bezieht, und die Schaltung, die sich nicht auf die Auffrischung bezieht, vorgesehen.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung vorzusehen, die einen Stromverbrauch in einem Ruhezustand ohne die Verschlechterung der schnellen Betriebsfähigkeit verringern kann.
Weiterhin sollte die Halbleitervorrichtung einen Stromverbrauch in einem Selbstauffrischmodus verringern können.
Weiterhin sollte die Halbleitervorrichtung einen Stromverbrauch in einem Ruhemodus ohne negative Beeinflussung ihres normalen Betriebs und der Datenhaltefähigkeit verringern können.
Solche Aufgaben werden gelöst durch eine Halbleitervorrichtung, wie sie in den unabhängigen Ansprüchen 1 oder 2 angegeben sind. Bevorzugte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Im Selbstauffrischmodus kann die Lieferung einer Stromquellenspannung an die Peripherschaltung gestoppt werden zum Sparen des Stromes, der von der Peripherschaltung in dem Auffrischmodus verbraucht wird. In dem normalen Modus können sowohl die auffrischbezogene Schaltung als auch die Peripherschaltung eine Stromversorgungsspannung empfangen zum Verhindern, daß sich die Stromversorgungsspannung nach dem Schalten zwischen einem aktiven Zyklus und einem Ruhezyklus variiert, so daß eine interne Schaltung zu einem schnellen Zeitpunkt den Betrieb starten kann.
In dem Auffrischmodus erlaubt das periodische Auffrischen der in dem Registerkondensator gespeicherten Information, die die Daten der Registerschaltung speichert, daß die Stromversorgung zu der Registerschaltung unmittelbar in dem Auffrischmodus gestoppt wird, was in einem verringerten Stromverbrauch in dem Auffrischmodus resultiert. In dem Auffrischmodus erlaubt das Auffrischen der Speicherzelle nur in einem vorbestimmten Adreßbereich, daß die Zahl der Speicherzellenzeilen, die aufgefrischt werden, oder die Frequenz der Auffrischtätigkeit verringert wird zum Realisieren eines verringerten Stromverbrauches.
Die vorangehenden und anderen Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt schematisch eine Gesamtkonfiguration einer Halbleitervorrichtung gemäß der vorliegenden Erfindung.
Fig. 2 zeigt schematisch eine Konfiguration einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
Fig. 3 zeigt schematisch eine Konfiguration einer Stromversorgungsschaltung für die in Fig. 2 gezeigte Spaltenbezogene/Peripheriesteuerschaltung.
Fig. 4 ist ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 3 gezeigten Stromversorgungsschaltung zeigt.
Fig. 5 zeigt schematisch eine Konfiguration einer Stromversorgungsschaltung für die in Fig. 2 gezeigte Logikschaltung.
Fig. 6 ist ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 5 gezeigten Stromversorgungsschaltung darstellt.
Fig. 7 zeigt schematisch eine andere Konfiguration der Stromversorgungsschaltung für die in Fig. 2 gezeigte Logikschaltung.
Fig. 8 zeigt eine Konfiguration einer ersten Modifikation der Stromversorgungsschaltung für die Peripherieschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
Fig. 9 zeigt schematisch eine Konfiguration einer ersten Modifikation der Stromversorgungsschaltung für die Logikschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
Fig. 10 zeigt eine Konfiguration einer zweiten Modifikation der Stromversorgungsschaltung für die Peripherieschaltung der ersten Ausführungsform der vorliegenden Erfindung.
Fig. 11 zeigt schematisch eine Konfiguration einer Stromversorgungssteuerschaltung für die in Fig. 10 gezeigte Stromversorgungsschaltung.
Fig. 12 ist ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 11 gezeigten Stromversorgungssteuerschaltung darstellt.
Fig. 13 zeigt eine Konfiguration einer dritten Modifikation der Stromversorgungsschaltung für die Peripherieschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
Fig. 14 zeigt schematisch eine Konfiguration einer Stromversorgungssteuerschaltung für die in Fig. 13 gezeigte Stromversorgungsschaltung.
Fig. 15 ist ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 14 gezeigten Stromversorgungssteuerschaltung darstellt.
Fig. 16 zeigt schematisch eine gesamte Konfiguration einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 17 zeigt schematisch eine Konfiguration einer internen Stromversorgungsleitung in der zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 18 ist ein Signalwellenformdiagramm, das einen Betrieb der Stromversorgungssteuerschaltung der in Fig. 16 gezeigten Halbleitervorrichtung darstellt.
Fig. 19 zeigt schematisch eine Konfiguration einer ersten Modifikation der zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 20 zeigt eine Konfiguration der in Fig. 19 gezeigten Stromversorgungsschaltung.
Fig. 21 ist ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 20 gezeigten Stromversorgungsschaltung darstellt.
Fig. 22 zeigt eine exemplarische Konfiguration einer Stromversorgungssteuerschaltung für die in Fig. 19 gezeigte Stromversorgungsschaltung.
Fig. 23 zeigt schematisch eine Konfiguration einer zweiten Modifikation der zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 24 zeigt schematisch eine Konfiguration einer dritten Ausführungsform der vorliegenden Erfindung.
Fig. 25 zeigt eine exemplarische Konfiguration der in Fig. 24 gezeigten Wannenpotentialerzeugerschaltung.
Fig. 26 zeigt eine exemplarische Konfiguration der in Fig. 24 gezeigten Wannenpotentialerzeugerschaltung.
Fig. 27 zeigt schematisch eine Konfiguration einer vierten Ausführungsform der vorliegenden Erfindung.
Fig. 28 zeigt schematisch eine Konfiguration der in Fig. 27 gezeigten Wannenstromversorgungsschaltung.
Fig. 29 ist ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 28 gezeigten Wannenstromversorgungsschaltung darstellt.
Fig. 30 zeigt schematisch eine Konfiguration der in Fig. 27 gezeigten SR-Steuerschaltung.
Fig. 31 zeigt schematisch eine Konfiguration der in Fig. 27 gezeigten zeilenbezogenen Schaltung.
Fig. 32 ist ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 31 gezeigten zeilenbezogenen Schaltung darstellt.
Fig. 33 zeigt eine Konfiguration der in Fig. 31 gezeigten variablen Verzögerungsschaltung.
Fig. 34 zeigt schematisch eine Konfiguration einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
Fig. 35 zeigt schematisch eine Konfiguration der in Fig. 34 gezeigten Registerschaltung mit einem Sicherungskondensator.
Fig. 36 ist ein Signalwellenformdiagramm, das einen Betrieb der Halbleitervorrichtung darstellt, wie sie in Fig. 34 gezeigt ist.
Fig. 37 zeigt eine Modifikation der fünften Ausführungsform der vorliegenden Erfindung.
Fig. 38 zeigt schematisch eine Konfiguration des in Fig. 37 gezeigten Kondensators.
Fig. 39 zeigt schematisch eine Konfiguration einer Halbleiterleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegende Erfindung.
Fig. 40 ist ein Zeitablaufdiagramm, das einen Betrieb der Halbleitervorrichtung gemäß der sechsten Ausführungsform der vorliegenden Erfindung darstellt.
Fig. 41 zeigt schematisch eine Konfiguration eines Hauptabschnittes der Halbleitervorrichtung gemäß der sechsten Ausführungsform der vorliegenden Erfindung.
Fig. 42 zeigt schematisch eine Modifikation der sechsten Ausführungsform der vorliegenden Erfindung.
Fig. 43 stellt eine X-Adresse dar, die in der in Fig. 42 gezeigten Modifikation zugeordnet wird.
Fig. 44 zeigt schematisch eine Konfiguration einer Ausgabe von der in Fig. 42 gezeigten Adreßkonversionsschaltung und eine Auffrischadresse.
Fig. 45 ist ein Zeitablaufdiagramm, das einen Betrieb des Setzens von Daten einer Größe eines Halteblockes und einer Adresse davon darstellt, die in Fig. 42 gezeigt sind.
Fig. 46 stellt eine spezifische Konfiguration einer Adreßausgabe von der in Fig. 42 gezeigten Adreßkonversionsschaltung dar.
Fig. 47 zeigt eine Konfiguration der in Fig. 42 gezeigten Adreßkonversionsschaltung.
Fig. 48 zeigt schematisch eine Feldkonfiguration einer Halbleitervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung.
Fig. 49 ist ein Zeitablaufdiagramm, das einen Betrieb der Halbleitervorrichtung mit der in Fig. 48 gezeigten Feldkonfiguration darstellt.
Fig. 50 zeigt schematisch eine Konfiguration eines Hauptabschnittes der Halbleitervorrichtung der siebten Ausführungsform der vorliegenden Erfindung.
Fig. 51 zeigt eine exemplarische Konfiguration der in Fig. 50 gezeigten Adreßkonversionsschaltung.
Fig. 52 zeigt eine exemplarische Adresse, die von der in Fig. 51 gezeigten Adreßkonversionsschaltung konvertiert ist.
Fig. 53A zeigt schematisch eine Feldkonfiguration einer Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung, und Fig. 53B ist ein Zeitablaufdiagramm, das einen Betrieb der Halbleitervorrichtung der achten Ausführungsform der vorliegenden Erfindung darstellt.
Fig. 54A und 54B zeigen ein Feldblock und ein diesem entsprechendes Adreßbit.
Fig. 55 zeigt schematisch eine Konfiguration eines Hauptabschnittes der Halbleitervorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung.
Fig. 56 zeigt schematisch eine Konfiguration der in Fig. 55 gezeigten Adreßverschiebungsschaltung.
Fig. 57 zeigt schematisch eine Konfiguration der in Fig. 56 gezeigten Übergangspunkterfassungsschaltung.
Fig. 58 zeigt eine Konfiguration der in Fig. 56 gezeigten Adreßkonversionsschaltung.
Fig. 59 zeigt eine exemplarische Konfiguration der in Fig. 55 gezeigten Adreßerzeugerschaltung.
Fig. 60 zeigt eine Konfiguration einer herkömmlichen hierarchischen Stromversorgungsschaltung.
Fig. 61 ist ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 60 gezeigten Stromversorgungsschaltung darstellt.
Fig. 62 ist ein Signalwellenformdiagramm, das eine Variation in der Stromversorgungsspannung in der herkömmlichen Stromversorgungsschaltung darstellt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Fig. 1 zeigt schematisch eine gesamte Konfiguration einer Halbleitervorrichtung, wobei die vorliegende Erfindung darauf angewandt ist. In Fig. 1 enthält eine Halbleitervorrichtung 10 gemäß der vorliegenden Erfindung eine DRAM-Funktionseinheit/DRAM- Makro 11 mit einer dynamischen Speicherzelle vom Eintransistor- Einkondensatortyp und eine Logikschaltung 12, die Daten zu dem DRAM-Makro 11 überträgt und davon empfängt. Der DRAM-Makro 11 und die Logikschaltung 12 sind auf einem einzelnen Halbleiterchip integriert.
Der DRAM-Makro 11 enthält ein DRAM-Zellenfeld 13 mit dynamischen Speicherzellen und eine DRAM-Peripherieschaltung 14 grundsätzlich zum Auswählen einer in dem DRAM-Zellenfeld 13 enthaltenen Speicherzelle und zum Lesen/Schreiben von Daten.
Die Logikschaltung 12 enthält eine Kernlogikschaltung 15, die Daten von dem DRAM-Makro 11 liest und eine vorbestimmte Verarbeitung auf den Daten ausführt, und die auch die verarbeiteten Daten in eine Speicherzelle des DRAM-Makro 11 schreibt. Peripherschaltungen zum Übertragen und Empfangen eines Signales zwischen der Logikschaltung 12 und einer externen Vorrichtung sind verteilt auf dem Chip der Halbleitervorrichtung 10 angeordnet (wobei Stiftanschlüsse entlang der vier Seiten des Chips der Halbleitervorrichtung 10 angeordnet sind), obwohl die Kernlogikschaltung, die eine Zentralfunktion der Logikschaltung realisiert, repräsentativ gezeigt ist.
Die DRAM-Peripherieschaltung 14 ist aus einer CMOS-Schaltung aufgebaut, und die Kernlogikschaltung 15 ist ebenfalls aus einer CMOS-Schaltung aufgebaut. Die DRAM-Peripherieschaltung 14 und die Kernlogikschaltung 15 verwenden grundsätzlich MOS- Transistoren mit der gleichen Schwellenspannung und der gleichen Gateisolationsfilmdicke.
Wenn irgendein Vorgang nicht in der Halbleitervorrichtung 10 während einer relativ langen Zeitdauer ausgeführt wird, geht die Kernlogikschaltung 15 in einen Schlafmodus zum Stoppen der Erzeugung eines Taktsignales und des Betriebes einer internen Schaltung. Wenn die Kernlogikschaltung 15 in den Schlafmodus geht, versetzt die Kernlogikschaltung 15 den DRAM-Makro 11 in einen Selbstauffrischmodus. Wenn der DRAM-Makro 11 in den Selbstauffrischmodus geht, frischt der DRAM-Makro 11 unter Benutzung eines eingebauten Zeitgebers die Daten in den Speicherzellen zu vorbestimmten Zeitintervallen auf.
Fig. 2 zeigt eine Konfiguration eines Hauptabschnittes der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung im weiteren Detail. In Fig. 2 enthält der DRAM-Makro 11 eine auffrischbezogene Schaltung 14a zum Auffrischen der Daten in einer Speicherzelle des DRAM-Zellenfeldes 13, wenn der Selbstauffrischmodus bezeichnet ist, und eine Spaltenbezogene/Peripheriesteuerschaltung 14b zum Auswählen einer Spalte von Speicherzellen in dem DRAM-Zellenfeld 13 zum Lesen/Schreiben von Daten und zum Steuern eines Betriebes in dem normalen Modus. Die Spaltenbezogene/Peripheriesteuerschaltung 14b und die auffrischbezogene Schaltung 14a sind in der in Fig. 1 gezeigten DRAM-Peripherieschaltung 14 enthalten. In dem Selbstauffrischmodus wird die Spaltenbezogene/Peripheriesteuerschaltung 14b durch die auffrischbezogene Schaltung 14a zum Stoppen des Betriebes gesteuert.
Die auffrischbezogene Schaltung 14a enthält eine Selbstauffrischsteuerschaltung (SR-Steuerschaltung) 20, die eine Steuertätigkeit ausführt, die für die Selbstauffrischtätigkeit in dem Selbstauffrischmodus notwendig ist, und eine zeilenbezogene Schaltung 21, die unter der Steuerung der SR-Steuerschaltung 20 tätig ist, zum Auswählen einer Zeile von Speicherzellen in dem DRAM-Zellenfeld 13 zum Lesen/Wiederherstellen der Daten in einer Speicherzelle einer ausgewählten Zeile in dem Selbstauffrischmodus. Die zeilenbezogene Schaltung 21 wird in dem normalen Betriebsmodus durch die Peripheriesteuerschaltung gesteuert, die in der spaltenbezogenen/Peripheriesteuerschaltung 14b enthalten ist, zum Ausführen eines Betriebes, der sich auf das Auswählen einer Zeile des DRAM-Zellenfeldes 13 bezieht. Die SR- Steuerschaltung 20 enthält eine Selbstauffrischmoduserfassungsschaltung, einen Auffrischadreßzähler, der eine Auffrischadresse erzeugt, einen Zeitgeber, der eine Selbstauffrischperiode zählt, und einen Multiplexer, der an die zeilenbezogene Schaltung 21 eine Auffrischadresse von dem Auffrischadressenzähler anstelle einer externen Zeilenadresse während des Selbstauffrischmodus anlegt.
Die zeilenbezogene Schaltung 21 enthält einen Zeilendekoder, der eine Zeilenadresse und eine Auffrischadresse dekodiert, eine Wortleitungstreiberschaltung, die auf ein Signal reagiert, das von dem Zeilendekoder ausgegeben ist, zum Treiben einer Wortleitung des DRAM-Zellenfeldes 13 auf einen ausgewählten Zustand, eine Leseverstärkerschaltung, die für jede Spalte des DRAM- Zellenfeldes 13 vorgesehen ist zum Erfassen und Verstärken der Daten, die in einer Speicherzelle in jeder Spalte gespeichert sind, und eine Bitleitungsvorlade/ausgleichsschaltung, die jede Spalte (jedes Bitleitungspaar) vorlädt/ausgleicht.
Die Halbleitervorrichtung 10 enthält auch eine Stromversorgungsschaltung 23a, die eine externe Stromversorgungsspannung EV1 empfängt und eine interne Stromversorgungsspannung VC1 als die Betriebsstromversorgungsspannung für die Logikschaltung 12 erzeugt, eine Stromversorgungsschaltung 22b, die eine externe Stromversorgungsspannung EV2 empfängt und eine interne Stromversorgungsspannung VC2 als die Betriebsstromversorgungsspannung für die Spaltenbezogene/Peripheriesteuerschaltung 14b erzeugt, eine Stromversorgungsschaltung 22c, die eine externe Stromversorgungsspannung EV3 empfängt und interne Stromversorgungsspannungen VC3 und VC4 für das DRAM-Zellenfeld 13 und die auffrischbezogene Schaltung 14a erzeugt und daran liefert, und eine Stromversorgungssteuerschaltung 25, die unter der Steuerung der Kernlogikschaltung 15 in der Logikschaltung 12 tätig ist, zum Erzeugen von Stromversorgungssteuersignalen φ1 und φ2 für die Stromversorgungsschaltungen 22a und 22b. Wenn die Logikschaltung 12 in den Schlafmodus geht und der DRAM-Makro in den Selbstauffrischmodus versetzt ist, stoppt die Stromversorgungssteuerschaltung 25 die Stromversorgungsschaltungen 22a und 22b an der Erzeugung der internen Stromversorgungsspannungen VC1 und VC2.
Obwohl die Stromversorgungsschaltung 22c gezeigt ist als Liefern der internen Stromversorgungsspannung VC3 an das DRAM-Zellenfeld 13, wird die interne Stromversorgungsspannung VC3 benutzt zum Erzeugen einer Bitleitungsvorlade/-ausgleichsschaltung und einer Zellenplattenspannung der Speicherzellen in dem DRAM- Speicherzellenfeld 13, und die interne Stromversorgungsspannung VC3 wird auch in der Leseverstärkerschaltung benutzt, die in der zeilenbezogenen Schaltung 21 enthalten ist. Die interne Stromversorgungsspannung VC4 wird an die Wortleitungstreiberschaltung und den Zeilendekoder, die in der zeilenbezogenen Schaltung 21 enthalten sind, und an die SR-Steuerschaltung 20 angelegt.
Bei der in Fig. 2 gezeigten Konfiguration empfangen die entsprechenden Stromversorgungsschaltungen 22a-22c die externen Stromversorgungsspannungen EV1, EV2, EV3, und sie erzeugen die internen Stromversorgungsspannungen VC1 bis VC3. Es soll angemerkt werden, daß jedoch die Stromversorgungsschaltungen 22a-22c jede auch eine Massespannung erzeugen, wie später im einzelnen beschrieben wird. Hier im folgenden bedeutet "Stromversorgungsspannung" eine Stromversorgungsspannung Vcc vom hohen Pegel, und eine "Stromquellenspannung" bezieht sich sowohl auf Stromversorgungsspannung als auch auf die Massespannung.
Die Stromversorgungssteuerschaltung 25 ist normalerweise tätig zum Empfangen der Stromversorgungsspannung. Während die Stromversorgungssteuerschaltung 25 gemeinsam für die Stromversorgungsschaltungen 22a und 22b gezeigt ist, können getrennte Stromversorgungssteuerschaltungen 25 für die Stromversorgungsschaltungen 22a bzw. 22b verwendet werden. Weiterhin kann die Stromversorgungsschaltung 22a in der Logikschaltung 12 vorgesehen sein, und die Stromversorgungsschaltungen 22b und 22c können in dem DRAM-Makro 11 vorgesehen sein.
Bei der ersten Ausführungsform der vorliegenden Erfindung stoppen die Stromversorgungsschaltungen 22a und 22b in dem Selbstauffrischmodus die Erzeugung ihrer internen Stromversorgungsspannungen. In dem normalen Modus sind alle Stromversorgungsschaltungen 22a, 22b und 22c tätig. Die Betriebsmodi der Halbleitervorrichtung enthalten einen normalen Modus, in dem der DRAM-Makro 11 und die Logikschaltung 15 tätig sind, und einen Schlafmodus entsprechend einem niedrigen Stromverbrauch, einem Ruhezustand. Als Zustände des DRAM-Makro 11 in dem normalen Modus gibt es einen aktiven Zyklus zum tatsächlichen Auswählen und Zugreifen auf eine Speicherzelle und einen Ruhezyklus zum Warten auf einen folgenden Zugriff. In dem Schlafmodus ist der DRAM- Makro 11 in den Selbstauffrischmodus versetzt. In dem Selbstauffrischmodus benutzt der DRAM-Makro 11 ein von einem internen Zeitgeber ausgegebenes Signal zum Vorsehen eines Auffrischzyklus zum Ausführen einer Auffrischtätigkeit.
In dem normalen Modus ist der Logikschaltung 15 und dem DRAM- Makro 11 erlaubt, einen Strom von mehreren 10 mA zu verbrauchen, selbst wenn die interne Schaltung in den Ruhezustand versetzt ist. In dem Schlafmodus wird der Strom zum Halten der Daten in dem DRAM-Makro 11 verbraucht und so klein wie möglich sein. In dem Auffrischzyklus wird die Auffrischtätigkeit nur intern für den DRAM-Makro ausgeführt, und auf den DRAM-Makro wird nicht zugegriffen, so daß es kein Problem gibt, das sich auf die Verzögerung einer Zugriffszeit oder einer Zykluszeit bezieht. Somit wird, wie in Fig. 2 gezeigt ist, nur die Stromversorgungsschaltung 22c für die auffrischbezogene Schaltung 14a, die sich auf die Selbstauffrischtätigkeit bezieht, in dem Selbstauffrischmodus betätigt, während die Stromversorgungsschaltungen 22a und 22b an der Erzeugung ihrer internen Stromversorgungsspannungen gestoppt werden zum Verringern des Stromverbrauches.
Fig. 3 zeigt eine Konfiguration der Stromversorgungsschaltung 22b für die in Fig. 2 gezeigte Spaltenbezogene/Peripheriesteuerschaltung 14b. Die Stromversorgungsschaltung 22b enthält eine Hauptstromversorgungsleitung 1 zum Übertragen der externen Stromversorgungsspannung EV2, eine Hauptmasseleitung 2 zum Übertragen der Massespannung Vss, eine Unterstromversorgungsleitung 3, die mit der Hauptstromversorgungsleitung 1 verknüpft ist, eine Untermasseleitung 4, die mit der Hauptmasseleitung 2 verknüpft ist, einen p-Kanal-MOS-Transistor PQ, der auf das Steuersignal /φ2 zum Einschalten zum Verbinden der Haupt- und Unterstromversorgungsleitung 1 und 3 miteinander reagiert, und einen n-Kanal-MOS-Transistor NQ1, der auf das aktivierte Steuersignal φ2 zum Einschalten zum Verbinden der Hauptmasseleitung 2 mit der Untermasseleitung 4 reagiert.
Obwohl die Spaltenbezogene/Peripherieschaltung 14b eine interne Konfiguration aufweist, die in Abhängigkeit der zu realisierenden Funktion variiert, ist sie in Fig. 3 als fünf Stufen von Invertern IV1-IV5 als Beispiel gezeigt. Die Inverter IV1-IV5 sind jeweils von einer CMOS-Konfiguration und enthalten einen p- Kanal-MOS-Transistor PT und einen n-Kanal-MOS-Transistor NT. Die Spaltenbezogene/Peripheriesteuerschaltung 14b enthält einen MOS- Transistor, der der gleiche in dem Gateisolationsfilm und der Schwellenspannung wieder in der Logikschaltung 12 enthaltene MOS-Transistor ist, und er ist als ein MOS-Transistor niedriger Schwellenspannung (L-Vth) aufgebaut.
Die Lecktrenn-MOS-Transistoren PQ1 und NQ1 sind MOS-Transistoren mit einer Schwellenspannung größer im Absolutwert als die Schwellenspannung der MOS-Transistoren PT und NT niedriger Schwellenspannung oder (M-Vth) MOS-Transistoren. Steuersignale φ2 und /φ2 werden von der in Fig. 2 gezeigten Stromversorgungssteuerschaltung 25 angelegt, und ihre Logikpegel werden in Abhängigkeit des normalen Modus und des Selbstauffrischmodus geschaltet.
Die Spaltenbezogene/Peripheriesteuerschaltung 14b kann zuvor den Logikpegel des Eingangssignales IN in dem Ruhezustand kennen, wobei der DRAM-Makro 11 eine dynamische Tätigkeit ausführt. Als Reaktion auf den Logikpegel des Eingangssignales IN in dem Ruhezustand wird bestimmt, wo die Stromquellenknoten der Inverter IV1-IV5 verbunden sind. In Fig. 3 sind die Inverter IV1, IV3 und IV5 mit der Hauptstromversorgungsleitung 1 und der Masseleitung 4 und die Inverter IV2 und IV4 mit der Unterstromversorgungsleitung 3 und der Hauptmasseleitung 2 verbunden. In diesem Zustand wird das Eingangssignal IN in dem Ruhezustand auf einen niedrigen Pegel gesetzt. Die Beschreibung wird nun für einen Betrieb der in Fig. 3 gezeigten Stromversorgungsschaltung 22 unter Bezugnahme auf das in Fig. 4 gezeigte Signalwellenformdiagramm gegeben.
In dem normalen Modus zum Zugreifen auf den DRAM-Makro (einschließlich des Ruhezyklus und des aktiven Zyklus) werden das Steuersignal φ2 auf einen hohen Pegel und das Steuersignal /φ2 auf einen niedrigen Pegel gesetzt, und die Lecktrenn-MOS- Transistoren PQ1 und NQ1 werden beide in den Ein-Zustand versetzt. In diesem Zustand wird die Stromversorgungsspannung EV2 auf der Hauptstromversorgungsleitung 1 auf die Unterstromversorgungsleitung 3 übertragen, und die Massespannung, Vss auf der Hauptmasseleitung 2 wird auf die Untermasseleitung 4 übertragen. Die Stromversorgungsspannung SVcc (VC2) auf der Unterstromversorgungsleitung 3 und die Stromversorgungsspannung SVss auf der Untermasseleitung 4 sind gleich der externen Stromversorgungsspannung EV2 bzw. der Massespannung Vss, und die Spaltenbezogene/Peripheriesteuerschaltung 14b ist mit hoher Geschwindigkeit aufgrund des MOS-Transistors niedriger Schwellenspannung tätig.
Wenn das Eingangssignal IN den Logikpegel auf einem niedrigen Pegel in einem Ruhezyklus in dem normalen Modus fixiert aufweist, werden die Steuersignale φ2 bzw. /φ2 auf den hohen bzw. niedrigen Pegel gesetzt, die Hauptstromversorgungsleitung 1 ist mit der Unterstromversorgungsleitung 3 verbunden, und die Untermasseleitung 4 ist mit der Hauptmasseleitung 2 verbunden. In dem normalen Modus kann selbst in dem Ruhezyklus ein Strom von mehreren 10mA verbraucht werden. Somit verbrauchen in dem Ruhezyklus die Spaltenbezogene/Peripheriesteuerschaltung 14b und die auffrischbezogene Schaltung 14a Strom, der verbrauchte Strom fällt in einen akzeptierbaren Bereich und ist nicht nachteilhaft. Dieses trifft auch für die Logikschaltung 12 zu.
Wenn die Logikschaltung 12 nicht irgendeinen Prozeß während mehr als einer vorbestimmten Zeitdauer ausführt, geht die Logikschaltung 12 in den Schlafmodus, und der DRAM-Makro 11 wird in den Selbstauffrischmodus versetzt. In diesem Zustand sind die Steuersignal φ2 und /φ2 von der Stromversorgungssteuerschaltung 25 auf den niedrigen bzw. hohen Pegel gesetzt, und die Lecktrenn- MOS-Transistoren PQ1 und NQ1 sind ausgeschaltet. Somit sind die Unterstromversorgungsleitung 3 und die Untermasseleitung 4 in einen Zustand hoher Impedanz versetzt, und die Spaltenbezogene/Peripheriesteuerschaltung 14b verbraucht einen Strom mit einem Wert, der durch den Leckstrom der Lecktrenn-MOS-Transistoren PQ1 und NQ1 bestimmt ist, zum Realisieren eines Modus niedrigen Stromverbrauches. Es soll insbesondere angemerkt werden, daß, da die Schwellenspannung der Lecktrenn-MOS-Transistoren PQ1 und NQ1 im absoluten Wert größer ist als die des MOS-Transistors, der in der spaltenbezogenen/Peripheriesteuerschaltung 14b enthalten ist, die Lecktrenn-MOS-Transistoren PQ1 und NQ1 tief abgeschaltet sind und somit zuverlässig den Leckstrom unterdrücken.
Wenn der Selbstauffrischmodus zu dem normalen Modus verschoben wird, gehen die Steuersignale φ2 und /φ2 zu dem hohen bzw. niedrigen Pegel über. Eine Zeitdauer für die Spannungen SVcc (V2) und SVss entsprechend auf der Unterstromversorgungsleitung 3 und der Untermasseleitung 4 benötigt zum Zurückkehren zu den vorbestimmten Spannungspegeln. Bei dem Verschieben von dem Selbstauffrischmodus zu dem normalen Modus muß jedoch sichergestellt werden, daß ein Selbstauffrischzyklus vollständig beendet ist und die interne Schaltung vollständig in einen Ruhezustand versetzt ist. Folglich wird jede tatsächliche Schaltungstätigkeit ausgeführt, nachdem eine vorbestimmte Zeitdauer, die gemäß der Spezifikation bestimmt ist, abgelaufen ist bei dem Verschieben von dem Selbstauffrischmodus zu dem normalen Modus oder von dem Schlafmodus zu dem normalen Modus. Somit ist es selbst bei dem Verschieben von dem Selbstauffrischmodus zu dem normalen Modus nicht nachteilhaft, wenn eine vorbestimmte Zeitdauer für die Versorgungsspannungen auf der Unterstromversorgungsleitung 3 und der Untermasseleitung 4 benötigt wird zum Zurückkehren zu ihren ursprünglichen Spannungspegeln, da jede Schaltungstätigkeit während dieser Zeitdauer nicht ausgeführt wird.
In dem Selbstauffrischungsmodus erzeugt die in Fig. 2 gezeigte Stromversorgungsschaltung 22c normalerweise die internen Stromversorgungsspannungen VC3 und VC4 (und sie liefert auch einen Betriebsstrom), und die auffrischbezogene Schaltung 14a ist zum periodischen Auffrischen einer Speicherzelle in dem DRAM- Zellenfeld 13 tätig. Somit wird der Zugriffsbetrieb überhaupt nicht negativ beeinflußt, während der Stromverbrauch verringert werden kann.
Fig. 5 zeigt eine Konfiguration der Stromversorgungsschaltung 22a für die Logikschaltung. In Fig. 5 enthält die Stromversorgungsschaltung 22a eine Hauptstromversorgungsleitung 1a zum Übertragen der externen Stromversorgungsspannung EV1, eine Unterstromversorgungsleitung 3a, die mit der Hauptstromversorgungsleitung 1a verknüpft ist, einen Lecktrenn-p-Kanal-MOS- Transistor PQa, der auf den niedrigen Pegel des Steuersignales /φ1 reagiert, zum Einschalten zum Verbinden der Hauptstromversorgungsleitung 1a mit der Unterstromversorgungsleitung 3a, eine Hauptmasseleitung 2a zum Übertragen der Massespannung Vss, eine mit der Hauptmasseleitung 2a verknüpfte Untermasseleitung 4a und einen n-Kanal-MOS-Transistor NQa, der auf das Steuersignal φ1 auf hohem Pegel reagiert, zum Einschalten zum Verbinden der Hauptmasseleitung 2a mit der Untermasseleitung 4a. Die Lecktrenn-MOS-Transistoren PQa und NQa sind so ausgelegt; daß ihre Schwellenspannungen relativ größer im Absolutwert sind als die des MOS-Transistors als eine Komponente der Logikschaltung.
Obwohl die interne Konfiguration der Logikschaltung 12 in Abhängigkeit ihrer Realisierungslogik variiert, ist die Logikschaltung 12 in Fig. 5 als fünf Stufen von Invertern IVa-IVe gezeigt. Die Inverter IVa-IVe sind jeweils CMOS-Inverter mit MOS- Transistoren PT und NT niedriger Schwellenspannung. Die Inverter IVa-IVe sind mit der Spannung SVcc (VC1) auf der Unterstromversorgungsleitung 3a und der Spannung SVss auf der Untermasseleitung 4a tätig, die beide Betriebsstromversorgungsspannungen sind.
Für die einen vorbestimmten logischen Prozeß ausführende Logikschaltung 12 kann der Spannungspegel des Eingangssignales IN nicht vorhergesagt werden. Die Spannungen SVcc und SVss auf der Unterstromversorgungsleitung 3a und der Untermasseleitung 4a werden zum Verringern des Stromverbrauches in dem Schlafmodus unabhängig von dem Spannungspegel des Eingangssignales IN benutzt. Ein Betrieb der in Fig. 5 gezeigten Stromversorgungsschaltung 22a wird nun unter Bezugnahme auf das in Fig. 6 gezeigte Signalwellenformdiagramm beschrieben.
In dem normalen Modus sind die Steuersignale /φ1 und φ1 auf den niedrigen bzw. hohen Pegel gesetzt, die Lecktrenn-MOS- Transistoren PQa und NQa sind eingeschaltet, und die Hauptstromversorgungsleitung 1a und die Hauptmasseleitung 2a mit niedriger Impedanz sind entsprechend mit der Unterstromversorgungsleitung 3a und der Untermasseleitung 4a verbunden. In diesem Zustand ist die Logikschaltung 12 schnell aufgrund ihres MOS-Transistors niedriger Schwellenspannung tätig und führt den vorbestimmten Logikprozeß aus.
Wenn der Schlafmodus eingestellt ist, nimmt das Steuersignal /φ1 einen hohen Pegel an, und das Steuersignal φ1 nimmt einen niedrigen Pegel an. Die Lecktrenn-MOS-Transistoren PQa und NQa sind ausgeschaltet, und die Unterstromversorgungsleitung 3a und die Untermasseleitung 4a sind durch eine hohe Impedanz mit der Hauptstromversorgungsleitung 1a bzw. der Hauptmasseleitung 2a verbunden. Da die Lecktrenn-MOS-Transistoren PQa und NQa einen kleinen Leckstrom leiten, kann die Logikschaltung 12 in dem Schlafmodus einen verringerten Stromverbrauch vorsehen. Es soll insbesondere angemerkt werden, daß die Logikschaltung 12 in dem Schlafmodus nur den Strom verbraucht, der einem Leckstrom entspricht, da die gehaltenen Daten nicht in dem Schlafmodus in der Logikschaltung aufgefrischt werden.
Wenn der Schlafmodus in den normalen Modus umgewandelt wird, werden die Steuersignale φ1 und /φ1 auf den hohen bzw. niedrigen Pegel getrieben. Die Unterstromversorgungsleitung 3a und die Untermasseleitung 4a werden durch eine niedrige Impedanz mit der Hauptstromversorgungsleitung 1a bzw. der Hauptmasseleitung 2a verbunden. Eine Zeitdauer wird für die Spannung SVcc (VC1) auf der Unterstromversorgungsleitung 3a und der Spannung SVss auf der Untermasseleitung 4a benötigt zum Zurückkehren zu den vorbestimmten Spannungspegeln, da die parasitären Kapazitäten der Unterstromversorgungsleitung 3a und der Untermasseleitung 4a geladen und entladen werden. Bei der Verschiebung von dem Schlafmodus zu dem normalen Modus wird der Logikschaltung jedoch nicht erlaubt zu starten tätig zu werden, bis eine vorbestimmte Zeitdauer abgelaufen ist, nachdem der Schlafmodus verlassen ist. Somit wird, wenn eine Zeitdauer für die Spannungen SVcc und SVss auf der Unterstromversorgungsleitung 3a und der Untermasseleitung 4a benötigt wird zum Zurückkehren zu den vorbestimmten Spannungspegeln, der Zeitpunkt, an die Logikschaltung startet tätig zu werden, überhaupt verzögert. Somit tritt überhaupt kein Problem auf, und ihre Betreibbarkeit mit hoher Geschwindigkeit wird nicht verschlechtert.
Bei der in Fig. 5 gezeigten Konfiguration ist die Logikschaltung 12 so beschrieben, daß sie die Vorhersage des Logikpegels des internen Signales IN in den Schlafmodus nicht erlaubt. Wenn jedoch der interne Zustand der Logikschaltung 12 zu seinem anfänglichen Zustand zurückgesetzt werden kann und der Zustand eines jeden internen Signales vorhergesagt werden kann, wenn der Schlafmodus eingestellt ist, kann die Verbindung eines Stromversorgungsknotens einer jeden Schaltung (jeder Inverter) und eine Stromquellenleitung bestimmt werden in Abhängigkeit des Logikpegels des internen Signales (Eingangssignal) IN, wie in Fig. 3 gezeigt ist. (Eine Konfiguration ähnlich zu der in Fig. 3 gezeigten Stromversorgungskonfiguration.)
Fig. 7 zeigt eine andere Konfiguration einer Stromversorgungsschaltung für die Logikschaltung 12. In der in Fig. 7 gezeigten Konfiguration empfängt die Logikschaltung 12 die externe Stromversorgungsspannung EV1 an einem Stromversorgungsknoten davon. In dem normalen Modus ist die externe Stromversorgungsspannung EV1 auf einen vorbestimmten Spannungspegel gesetzt. In dem Schlafmodus wird die Stromversorgung unterbrochen (unter Steuerung eines externen Prozesses). Da die Logikschaltung 12 nicht die externe Stromversorgungsspannung EV1 in dem Schlafmodus empfängt, gibt es keinen Stromverbrauchspfad in der internen Schaltung, und sie kann überhaupt keinen Stromverbrauch vorsehen. Die in Fig. 7 gezeigte Konfiguration ist nicht besonders mit einer Stromversorgungsschaltung versehen. (Es gibt nur eine Stromversorgungsleitung, und das Steuersignal φ1 wird nicht benutzt.)
Die Stromversorgungsschaltung 22c für die auffrischbezogene Schaltung überträgt normalerweise die Stromversorgungsspannungen VC3 und VC4 zu der auffrischbezogenen Schaltung und zu dem DRAM- Zellenfeld. Diese Stromversorgungsschaltung enthält eine Schaltung, die notwendige Spannungen erzeugt (die Bitleitungsvorladespannung und die Zellenplattenspannung), und einen internen Spannungsabwärtswandler, wenn nötig, und sie erzeugt die internen Stromversorgungsspannungen VC3 und VC4 in dem normalen Modus und in den Schlafmodus.
Die Stromversorgungsschaltung 22c für die auffrischbezogene Schaltung kann eine hierarchische Stromversorgungskonfiguration aufweisen, obwohl angemerkt sein soll, daß die Lecktrenn-MOS- Transistoren während des Auffrischzyklus in den Selbstauffrischmodus eingeschaltet sind.
Während in der oben gegebenen Beschreibung die Spannung SVcc der Unterstromversorgungsleitungen 3a und 3b in dem Schlaf- und dem Selbstauffrischmodus auf einen Spannungspegel etwas niedriger als die Stromversorgungsspannung gesetzt ist, können die Unterstromversorgungsleitungen 3a und 3b auf den Massespannungspegel herabentladen werden.

Erste Modifikation

Fig. 8 zeigt eine Konfiguration einer ersten Modifikation der ersten Ausführungsform der vorliegenden Erfindung. Fig. 8 zeigt eine Konfiguration der Stromversorgungsschaltung 22b für die Spaltenbezogene/Peripheriesteuerschaltung 14b. Die in Fig. 8 gezeigte Stromversorgungsschaltung 22b benutzt MOS-Transistoren PQb und NQb einer niedrigen Schwellenspannung (L-Vth) als die Lecktrenn-MOS-Transistoren. Der p-Kanal-MOS-Transistor PQb ist zwischen die Hauptstromversorgungsleitung 1b und die Unterstromversorgungsleitung 3b geschaltet, und der n-Kanal-MOS-Transistor NQb ist zwischen die Hauptmasseleitung 2b und die Untermasseleitung 4b geschaltet. Die Lecktrenn-MOS-Transistoren PQb und NQb weisen die gleiche Schwellenspannung (L-Vth) wie die MOS- Transistoren PT und NT der Spaltenbezogenen/Peripheriesteuerschaltung 14b auf. Die Lecktrenn-MOS-Transistoren PQb und NQb weisen entsprechende Gates auf, die Steuersignale /φ2 und φ2 empfangen, die in dem Selbstauffrischmodus inaktiviert werden zum Ausschalten der Lecktrenn-MOS-Transistoren PQb und NQb.
Die Lecktrenn-MOS-Transistoren PQb und NQb weisen eine Gatebreite auf, die so eingestellt ist, daß ein Aus-Leckstrom Ioff (22b), der fließt, wenn die Lecktrenn-MOS-Transistoren PQb und NQb ausgeschaltet sind, kleiner als ein Gesamtleckstrom Ioff (14b) ist, der durch die Unterstromversorgungsleitung 3b und die Untermasseleitung 4b fließt. Ein Aus-Leckstrom, der in der Spaltenbezogenen/Peripheriesteuerschaltung 14b durch die Unterstromversorgungsleitung 3b fließt, ist gleich einem Aus-Leckstrom des p-Kanal-MOS-Transistors PQb, und wenn die Spaltenbezogene/Peripheriesteuerschaltung 14b einen Aus-Leckstrom größer als den des MOS-Transistors PQb verursacht, fällt die Spannung SVcc auf der Unterstromversorgungsleitung 3b im Spannungspegel, in der Spaltenbezogenen/Peripheriesteuerschaltung 14b wird das Gate und die Source des MOS-Transistors PT in einen stärkeren rückwärtsvorgespannten Zustand versetzt, der Aus-Leckstrom wird verringert, und als Resultat wird der Leckstrom der Schaltung durch den Aus-Leckstrom des MOS-Transistors PQb bestimmt. Dieses ist auch auf den Lecktrenn-n-Kanal-MOS-Transistor NQb anwendbar.
In dem normalen Modus sind die beiden Lecktrenn-MOS-Transistoren PQb und NQb eingeschaltet. In der Spaltenbezogenen/Peripheriesteuerschaltung 14b von Fig. 8 werden die Inverter IV1-IV5 nicht alle gleichzeitig geladen oder entladen, sondern sie sind mit einer vorbestimmten Verzögerungszeit tätig. Somit beeinfluß die Verringerung der Gatebreite der MOS-Transistoren PQb und NQb zum Verringern ihrer Ausleckströme nicht irgendeine negative Wirkung auf die Schaltungstätigkeit in dem normalen Modus.
Fig. 9 zeigt eine Konfiguration der Stromversorgungsschaltung 22a für die Logikschaltung 12. Die in Fig. 9 gezeigte Stromversorgungsschaltung 22a enthält einen p-Kanal-MOS-Transistor PQc, der auf das Steuersignal φ1 von einem niedrigen Pegel reagiert, zum Einschalten zum Übertragen der externen Stromversorgungsspannung EV1 zu der Logikschaltung 12 als eine Betriebsstromversorgungsspannung, und einen n-Kanal-MOS-Transistor NQc, der auf das Steuersignal φ1 von einem hohen Pegel reagiert, zum Einschalten zum Liefern der Massespannung Vss zu der Logikschaltung 12 als die andere Betriebsstromversorgungsspannung. Die Logikschaltung enthält einen MOS-Transistor einer niedrigen Schwellenspannung (L-Vth) als eine Komponente davon, und die Lecktrenn-MOS-Transistoren PQc und NQc sind ähnlich zu denen in der Logikschaltung 12 enthaltenen MOS-Transistoren, die MOS- Transistoren niedriger Schwellenspannung (L-Vth) entsprechen.
Bei der in Fig. 9 gezeigten Konfiguration sehen die MOS- Transistoren PQc und NQc einen Ausleckstrom kleiner als ein gesamter Ausleckstrom in der Logikschaltung 12 vor. Somit wird bei der Konfiguration der in Fig. 9 gezeigten Stromversorgungsschaltung 22a, wenn die Logikschaltung an dem Betrieb in dem Schlafmodus gestoppt ist, ihr Leckstrom durch die Lecktrenn-MOS- Transistoren PQc und NQc bestimmt. Somit kann in dem Schlafmodus ein verringerter Ausleckstrom vorgesehen werden, und ein niedriger Stromverbrauch kann erzielt werden.
In dem normalen Modus sind die Lecktrenn-MOS-Transistoren PQc und NQc eingeschaltet zum stabilen Beliefern der Logikschaltung 12 mit einem Betriebsstrom.
Es soll angemerkt werden, daß die Stromversorgungsschaltung mit der gleichen Konfiguration, wie sie in Fig. 8 gezeigt ist, verwendet werden kann, wenn die Logikschaltung in dem Schlafmodus einen Knoten der internen Schaltung aufweist, der auf seinen anfänglichen Zustand zurückgesetzt ist, und jeder Knoten der internen Schaltung in dem Schlafmodus einen Spannungspegel aufweist, der vorherbestimmt werden kann.

Zweite Modifikation

Fig. 10 zeigt eine Konfiguration einer zweiten Modifikation der ersten Ausführungsform der vorliegenden Erfindung. Fig. 10 zeigt eine Konfiguration der Stromversorgungsschaltung 22b für eine Spaltenbezogene/Peripheriesteuerschaltung. In der Stromversorgungsschaltung 22b ist der Lecktrenn-p-Kanal-MOS-Transistor PQd zwischen die Hauptstromversorgungsleitung 1b und die Unterstromversorgungsleitung 3b geschaltet, und ein Lecktrenn-n- Kanal-MOS-Transistor NQd ist zwischen der Hauptmasseleitung 2b und der Untermasseleitung 4b vorgesehen. Die Lecktrenn-MOS- Transistoren PQd und NQd können MOS-Transistoren niedriger Schwellenspannung (L-Vth) oder MOS-Transistoren mittlerer Schwellenspannung (M-Vth) mit einer Schwellenspannung größerem Absolutwert als die (L-Vth) MOS-Transistoren sein. Der Lecktrenn-MOS-Transistor PQd empfängt an seinem Gate ein Steuersignal /φ2, das zwischen der Massespannung Vss und einer verstärkten Spannung Vpp höher als die externe Stromversorgungsspannung EV2 variiert. Der Lecktrenn-n-Kanal-MOS-Transistor NQd empfängt an seinem Gate ein Steuersignal φ2, das zwischen der Stromversorgungsspannung Vcc und einer negativen Spannung Vbb niedriger als die Massespannung Vss variiert. Die Stromversorgungsspannung Vcc kann im Spannungspegel gleich der externen Stromversorgungsspannung EV2 sein.
In dem Selbstauffrischmodus wird das Steuersignal /φ2 auf den Pegel der verstärkten Spannung Vpp gesetzt, und das Steuersignal φ2 wird auf den Spannungspegel der negativen Spannung Vbb gesetzt. Somit können die entsprechenden Gates und Sources der Lecktrenn-MOS-Transistoren PQd und NQd gesetzt werden und somit tiefer in einen tiefen rückwärtsvorgespannten Zustand zum Vorsehen eines weiter verringerten Ausleckstromes abgeschaltet werden.
In dem normalen Modus ist das Steuersignal /φ2 auf den Pegel der Massespannung Vss gesetzt, und das Steuersignal φ2 ist auf den Spannungspegel der Stromversorgungsspannung Vcc (oder der externen Stromversorgungsspannung EV2) gesetzt. Somit sind in dem normalen Modus die Unterstromversorgungsleitung 3b und die Untermasseleitung 4b durch eine niedrige Impedanz mit der Hauptstromversorgungsleitung 1b und der Hauptmasseleitung 2b verbunden, und die Spaltenbezogene/Peripheriesteuerschaltung 14b ist mit hoher Geschwindigkeit tätig.
Es soll angemerkt werden, daß die Stromversorgungsschaltung 22a für die Logikschaltung eine Konfiguration ähnlich zu der in Fig. 10 oder Fig. 9 gezeigten aufweisen kann. Durch Vorsehen der Steuersignale φ1 und /φ1 erhöhte Amplitude werden die Lecktrenn- MOS-Transistoren in einen tieferen Aus-Zustand in dem Schlafmodus versetzt.
Fig. II zeigt schematisch eine Konfiguration der Stromversorgungssteuerschaltung 25 bei der zweiten Modifikation. In Fig. 11 enthält die Stromversorgungssteuerschaltung 25 eine Vpp- Erzeugerschaltung 25a, die eine externe Stromversorgungsspannung EV (EV1, EV2) empfängt und eine verstärkte Spannung Vpp höher als die externe Stromversorgungsspannung EV erzeugt, eine Vbb- Erzeugerschaltung 25b, die die externe Stromversorgungsspannung EV empfängt und eine negative Spannung Vbb niedriger als die Massespannung Vss erzeugt, ein Flipflop 25c, das als Reaktion auf ein Schlafmodusstartbefehlssignal SLin gesetzt wird und als Reaktion auf ein Schlafmodusendbefehlssignal SLout zurückgesetzt wird, eine Pegelwandelschaltung 25d, die ein von dem Flipflop 25c ausgegebenes Signal in dem Pegel wandelt zum Ausgeben eines Steuersignales /φ (/φ1, /φ2) und eine Pegelwandelschaltung 25e, die ein von dem Flipflop 25c ausgegebenes Signal zum Erzeugen eines Steuersignales φ (φ1, φ2) wandelt.
Das Flipflop 25c ist mit der externen Stromversorgungsspannung EV tätig, die eine Betriebsstromversorgungsspannung ist. Wenn das Flipflop 25c ein Signal von hohem Pegel ausgibt, wandelt die Pegelwandlerschaltung 25d den hohen Pegel auf den Pegel der verstärkten Spannung Vbb zum Ausgeben. Die Pegelwandlerschaltung 25e wandelt ein von dem Flipflop 25c ausgegebenes Signal zu dem Pegel der negativen Spannung Vbb zum Erzeugen des Steuersignales φ. Der niedrige Pegel des Steuersignales /φ ist der Pegel der Massespannung Vss, und der hohe Pegel des Steuersignales φ ist der Pegel der externen Stromversorgungsspannung EV.
In der Stromversorgungssteuerschaltung 25 von Fig. 5 können der Abschnitt, der die Steuersignale φ2, /φ2 für die Stromversorgungsschaltung für den DRAM-Makro erzeugt, und die Schaltung, die die Steuersignale /φ1 und φ1 für die Stromversorgungsschaltung der Logikschaltung erzeugt, getrennt vorgesehen werden und ihre entsprechenden Pegel der externen Stromversorgungsspannung können eingestellt werden.
Wenn der DRAM-Makro und die Logikschaltung mit ihren entsprechenden Stromversorgungssteuerschaltungen 25 getrennt vorgesehen sind, kann die für den DRAM-Makro vorgesehen Stromversorgungssteuerschaltung so konfiguriert sein, daß sie eine Wortleitungsverstärkung, eine hohe Spannung Vpp, die in dem DRAM-Makro benutzt wird, und eine Substratvorspannung Vbb zum Vorspannen eines Feldsubstratbereiches benutzt. Ein Betrieb der in Fig. 11 gezeigten Stromversorgungssteuerschaltung 25 wird nun unter Bezugnahme auf das in Fig. 12 gezeigte Signalwellenformdiagramm beschrieben.
Wenn der Schlafmodus betreten wird, wird das Schlafmodusstartbefehlssignal SLin in der Form eines Einmalpulses angelegt, das Flipflop 25c wird gesetzt und gibt ein Signal eines hohen Pegels aus. Als Reaktion wird darauf das Steuersignal /φ (/φ1, /φ2) von der Pegelwandlerschaltung 25d auf die verstärkte Spannung Vpp höher im Pegel als die externe Stromversorgungsspannung EV getrieben, Die Pegelwandlerschaltung 25e reagiert auf den Anstieg des von dem Flipflop 25c ausgegebenen Signales zum Treiben des Steuersignales φ auf den Pegel der negativen Spannung Vbb.
Das Flipflop 25c, das die externe Stromversorgungsspannung EV empfängt, hält seinen Zustand. Wenn der Schlafmodus beendet ist, wird dem Schlafmodusendbefehlssignal SLout in der Form eines Einmalpulses angelegt, und das Flipflop 25c gibt ein Signal eines niedrigen Pegels aus. Als Reaktion darauf nimmt das Steuersignal /φ (/φ1, /φ2) von der Pegelwandlerschaltung 25d einen niedrigen Pegel entsprechend dem Pegel der Massespannung Vss an. Die Pegelwandlerschaltung 25e reagiert auf den Anstieg des von dem Flipflop 25c ausgegebenen Signales zum Treiben des Steuersignales φ auf den Pegel der externen Stromversorgungsspannung EV.
In dem Schlafmodus (den Selbstauffrischmodus) können die Lecktrenn-MOS-Transistoren in eine tieferen Aus-Zustand versetzt werden zum Vorsehen eines weiter verringerten Aus-Leckstromes und folglich eines weiter verringerten Stromverbrauches.
Es soll angemerkt werden, daß, wenn die Pegelwandlung in der ersten Ausführungsform nicht durchgeführt wird, komplementäre Steuersignale von dem Flipflop 25c erhalten werden können zum Erzeugen von Steuersignalen φ (φ1, φ2) und /φ (/φ1, /φ2) für die Lecktrenn-MOS-Transistoren.
Die Pegelwandlerschaltungen 25d und 25e sind zum Beispiel durch eine gut bekannte CMOS-Wandlerschaltung vom Latch-Typ realisiert.

Dritte Modifikation

Fig. 13 zeigt schematisch eine Konfiguration einer dritten Modifikation der ersten Ausführungsform der vorliegenden Erfindung. Bei der in Fig. 13 gezeigten Konfiguration weist der Lecktrenn-p-Kanal-MOS-Transistor PQb, der zwischen der haupt- und Unterstromversorgungsleitung 1b und 3b vorgesehen ist, ein Substrat (eine n-Wanne) auf, daß eine Spannung φwn empfängt, und der Lecktrenn-n-Kanal-MOS-Transistor NQb, der zwischen der haupt- und Untermasseleitung 2b und 4b vorgesehen ist, weist ein Substrat (eine p-Wanne) auf, die eine Wannenspannung φwp empfängt. Die Lecktrenn-MOS-Transistoren PQb und NQb sind MOS- Transistoren niedriger Schwellenspannung (L-Vth).
Die Wannenspannungen φwn und φwp der Lecktrenn-MOS-Transistoren PQb und NQb variieren in der Abhängigkeit von dem Betriebsmodus. Genauer, in dem Schlafmodus (Selbstauffrischmodus) empfängt das Substrat des Lecktrenn-MOS-Transistors PQb die Wannenspannung φwn, die auf den Pegel der verstärkten Spannung Vpp höher als die externe Stromversorgungsspannung EV gesetzt ist, und der Lecktrenn-n-Kanal-MOS-Transistor NQb (p-Wanne) empfängt an dem Substrat die Wannenspannung φwp, die auf den Pegel der negativen Spannung Vbb gesetzt ist. Somit weisen der Lecktrenn-MOS- Transistor PQb und NQb eine tiefe Substratvorspannung und eine im Absolutwert erhöhte Schwellenspannung auf, was in einem unterdrückten Leckstrom resultiert.
In dem normalen Modus ist die Wannenspannung auf den Spannungspegel der externen Stromversorgungsspannung EV2 und die Wannenspannung φwp auf den Pegel der Massespannung Vss gesetzt. Somit können in dem normalen Modus die Lecktrenn-MOS-Transistoren PQb und NQb als MOS-Transistoren niedriger Schwellenspannung tätig sein, die in einen tiefen EIN-Zustand zum Liefern eines ausreichenden Betriebsstromes versetzt sind.
Fig. 14 zeigt schematisch eine Konfiguration der Stromversorgungssteuerschaltung 25 der dritten Modifikation der ersten Ausführungsform der vorliegenden Erfindung. In Fig. 14 enthält die Stromversorgungssteuerschaltung 25 eine Vpp-Erzeugerschaltung 25a, die eine externe Stromversorgungsspannung EV und eine Massespannung Vss empfängt und eine verstärkte Spannung Vpp höher als die externe Stromversorgungsspannung EV erzeugt, eine Vbb- Erzeugerschaltung 25b, die die externe Stromversorgungsspannung EV und die Massespannung Vss empfängt und eine negative Spannung Vbb niedriger als die Massespannung Vss erzeugt, ein Flipflop 25c, daß als Reaktion auf ein Schlafmodusstartbefehlssignal SLin von der Logikschaltung gesetzt wird und als Reaktion auf ein Schlafmodusendbefehlssignal SLout von der Logikschaltung zurückgesetzt wird, zum Erzeugen von Steuersignalen /φ und φ mit einer Amplitude der externen Stromversorgungsspannung EV, eine Pegelwandlerschaltung 25f, die die verstärkte Spannung Vpp von der Vpp-Erzeugerschaltung 25a und die Massespannung als eine Betriebsstromversorgungsspannung empfängt, zum Wandeln eines Pegels des Steuersignales /φ von dem Flipflop 25c zum Erzeugen von Schaltsteuersignalen φp und /φp, die komplementär zueinander sind, eine Pegelwandlerschaltung 25g, die die externe Stromversorgungsspannung EV und die negative Spannung Vbb von der Vbb- Erzeugerschaltung 25b als eine Betriebsstromversorgungsspannung empfängt, zum Wandeln eines Pegels des Steuersignales φ von dem Flipflop 25c zum Erzeugen von Schaltsteuersignalen φn und /φn, die komplementär zueinander sind, einen Schaltkreis 25h, der auf die Schaltsteuersignale φp und /φp von der Pegelwandlerschaltung 25f empfängt, zum Auswählen einer der verstärkten Spannung Vpp und der externen Stromversorgungsspannung EV zum Erzeugen eines Wannenpotentiales φwn, und einen Schaltkreis 25i, der auf die Steuersignale φ und /φ von der Pegelwandlerschaltung 25e reagiert, zum Auswählen einer der Massespannung Vss und der negativen Spannung Vbb zum Erzeugen einer Wannenspannung φwp.
Wenn das Steuersignal /φ von dem Flipflop 25c einen hohen Pegel annimmt, setzt die Pegelwandlerschaltung 25f das Schaltsteuersignal φp auf den Massepotentialpegel und das Schaltsteuersignal /φp auf den Pegel der verstärkten Spannung Vpp. Wenn das Steuersignal φ von dem Flipflop 25c auf einen niedrigen Pegel fällt, setzt die pegelwandlerschaltung 25g das Schaltsteuersignal φn auf den Pegel der negativen Spannung Vpp und das Schaltsteuersignal /φn auf den Pegel der externen Stromversorgungsspannung EV.
Der Schaltkreis 25h enthält einen p-Kanal-MOS-Transistor PT1, der auf das Schaltsteuersignal φp2 auf niedrigem Pegel reagiert zum Einschalten zum Übertragen der verstärkten Spannung Vpp, und einen p-Kanal-MOS-Transistor PT2, der auf das Schaltsteuersignal /φp von niedrigem Pegel von der Pegelwandlerschaltung reagiert zum Einschalten zum Übertragen der externen Stromversorgungsspannung EV.
Der Schaltkreis 25i enthält einen n-Kanal-MOS-Transistor NT1, der auf das Steuersignal φn von hohem Pegel von der Pegelwandlerschaltung 25e reagiert zum Einschalten zum Übertragen der Massespannung Vss, und einen n-Kanal-MOS-Transistor NT2, der auf das Schaltsteuersignal /φn von hohem Pegel von der Pegelwandlerschaltung 25e reagiert zum Einschalten zum Übertragen der negativen Spannung Vbb. Ein Betrieb der in Fig. 14 gezeigten Stromversorgungssteuerschaltung 25 wird nun unter Bezugnahme auf das in Fig. 15 gezeigte Signalwellenformdiagramm beschrieben.
Wenn der Selbstauffrischmodus (der Schlafmodus) betreten wird, wird das Schlafmodusstartbefehlssignal SLin in der Form eines Einmalpulses aktiviert. Darauf reagierend erhöht das Flipflop 25c das Steuersignal /φ von dem Pegel der Massespannung Vss zu dem Pegel der externen Stromversorgungsspannung EV und senkt das Steuersignal φ von dem Pegel der externen Stromversorgungsspannung EV auf den Pegel der Massespannung Vss. Wenn das Steuersignal /φ hoch geht, treibt die Pegelwandlerschaltung 25f das Schaltsteuersignal φp von dem Pegel der verstärkten Spannung Vpp zu dem Pegel der Massespannung Vss. Die Pegelwandlerschaltung 25f antwortet auf den Fall des Steuersignales φ von dem Flipflop 25c zum Absenken des Schaltsteuersignales φn von dem Pegel der externen Stromversorgungsspannung EV auf den Pegel der negativen Spannung Vbb.
Darauf reagierend wird in dem Schaltkreis 25h der MOS-Transistor PT1 eingeschaltet und der MOS-Transistor PT2 wird ausgeschaltet, und die verstärkte Spannung Vpp wird als die Wannenspannung φwn zu dem p-Kanal-MOS-Transistor PT1 übertragen. Während die verstärkte Spannung Vpp als die Wannenspannung φwn ausgegeben wird, weist der MOS-Transistor PT1 die gleiche Spannung an seinem Gate und seiner Source auf, und er wird ausgeschaltet gehalten.
In dem Schaltkreis 25i wird der MOS-Transistor NT1 ausgeschaltet, und der MOS-Transistor NT2 wird eingeschaltet, und die negative Spannung Vbb wird als die Wannenspannung φwp ausgegeben. Dieser Zustand wird aufrechterhalten, während der Selbstauffrischmodus (der Schlafmodus) aufrechterhalten bleibt.
Wenn der Selbstauffrischmodus oder der Schlafmodus beendet wird, wird das Schlafmodusendbefehlssignal SLout auf einen hohen Pegel in der Form eines Einmalpulses getrieben, und das Flipflop 25c hebt das Steuersignal φ auf den Pegel der externen Stromversorgungsspannung und senkt das Steuersignal /φ auf den Pegel der Massespannung Vss. Reagierend darauf nimmt in der Pegelwandlerschaltung 25f das Schaltsteuersignal φp den Pegel der verstärkten Spannung Vpp an, und das komplementäre Schaltsteuersignal /φp nimmt den Pegel der Massespannung Vss an. Somit wird in dem Schaltkreis 25h der MOS-Transistor PT1 ausgeschaltet, und der MOS-Transistor PT2 wird eingeschaltet, und die externe Stromversorgungsspannung EV wird als die Wannenspannung φw2 über den MOS-Transistor PT2 ausgegeben. In diesem Zustand weist der MOS- Transistor PT1 die gleiche Spannung an seiner Source und seinem Gate auf und wird in dem ausgeschalteten Zustand gehalten.
Die Pegelwandlerschaltung 25g reagiert auf den Anstieg des Steuersignales φ zum Anheben des Schaltsteuersignales φn von der negativen Spannung Vbb auf den Pegel der externen Stromversorgungsspannung und zum Absenken des komplementären Schaltsteuersignales /φn von der externen Stromversorgungsspannung EV auf den Pegel der negativen Spannung Vbb. Somit wird in dem Schaltkreis der MOS-Transistor NT1 eingeschaltet und der MOS- Transistor NT2 wird ausgeschaltet, und die Massespannung Vss wird als die Wannenspannung φwp über den MOS-Transistor MT1 übertragen. Während die Wannenspannung φwp auf den Massespannungspegel gesetzt ist, weist der MOS-Transistor NT2 auch die gleiche Spannung an seinem Gate und seiner Source auf und wird ausgeschaltet gehalten.
In dem normalen Modus nehmen die Wannenspannung φwn und φwp den Pegel der externen Stromversorgungsspannung EV bzw. den Pegel der Massespannung Vss an, wodurch ermöglicht wird, daß die Lecktrenn-MOS-Transistoren PQb und NQb als MOS-Transistoren niedriger Schwellenspannung tätig sind.
Es soll angemerkt werden, daß mit der Konfiguration der in Fig. 14 gezeigten Stromversorgungssteuerschaltung der DRAM-Makro und die Logikschaltung mit getrennten Stromversorgungssteuerschaltungen versehen sein können.
Bei der Logikschaltung muß die diese Signale SLin und SLout erzeugende Schaltung zum Steuern eines Betriebsmodus ein Befehlssignal von einem externen Prozessor erhalten und normal tätig sein, und dieser Schaltungsabschnitt empfängt daher normalerweise eine externe Stromversorgungsspannung.
Es soll angemerkt werden, daß die zweite und dritte Modifikation zum Wandeln eines Spannungspegels eines Steuersignales und eines Wannenspannungspegels in dem Selbstauffrischmodus kombiniert werden können.
Wie oben beschrieben wurde, kann gemäß der ersten Ausführungsform der vorliegenden Erfindung in dem Schlafmodus eine Stromquellenspannung nur an den Abschnitt geliefert werden, der sich auf den Betrieb des Auffrischens der Daten bezieht, die in einer Speicherzelle gespeichert sind, während andere Schaltungen am Empfangen der Stromquellenspannung (ein Betriebsstrom) gehindert werden können, so daß der Stromverbrauch in dem Ruhezustand verringert werden kann, während die Zugriffszeit nicht vergrößert wird.

Zweite Ausführungsform

Fig. 16 zeigt schematisch eine Gesamtkonfiguration einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. In Fig. 16 ist eine Halbleitervorrichtung 10 auf einem LSI-Chip 30 gebildet. Eine Logikschaltung 12 umgibt einen DRAM-Makro 11. Ein Stromversorgungstransistor 31a für die Logikschaltung 12 und ein Stromversorgungstransistor 31b für eine Spaltenbezogene/Peripheriesteuerschaltung 14b des DRAM-Makro 11 sind extern zu der Logikschaltung 12 auf dem LSI-Chip 30 vorgesehen. Die Stromversorgungstransistoren 31a und 31b sind p- Kanal-MOS-Transistoren, die auf Selbstauffrischmodusbezeichnungssignale SR1 und SR2 von einer Stromversorgungssteuerschaltung 25 reagieren zum selektiven Einschalten zum Liefern von externen Stromversorgungsspannungen EV1 und EV2 an die Logikschaltung 12 bzw. die Spaltenbezogene/Peripheriesteuerschaltung 14b.
Ein DRAM-Zellenfeld 13 empfängt normalerweise eine externe Stromversorgungsspannung EV3, und eine auffrischbezogene Schaltung 14a empfängt normalerweise eine externe Stromversorgungsspannung EV4. Die externen Stromversorgungsspannungen EV1-EV4 können verschiedene Stromversorgungsspannungspegel aufweisen, oder einige der externen Stromversorgungsspannungen können den gleichen Spannungspegel aufweisen.
Fig. 17 zeigt schematisch eine Stromversorgungskonfiguration für die Logikschaltung 12 und die Spaltenbezogene/Peripheriesteuerschaltung 14b. In Fig. 17 sind die Logikschaltung 12 und die Spaltenbezogene/Peripheriesteuerschaltung 14b als eine interne Schaltung 33 dargestellt. Eine Stromversorgungsleitung 32 für die interne Schaltung 33 empfängt eine externe Stromversorgungsspannung EV über einen Stromversorgungstransistor 31. Der andere Stromquellenknoten der internen Schaltung 33 ist ein Masseknoten, der eine Massespannung Vss empfängt. Ein Betrieb der in Fig. 16 und 17 gezeigten Vorrichtung wird nun unter Bezugnahme auf das in Fig. 18 gezeigte Signalwellenformdiagramm beschrieben.
In dem normalen Betriebsmodus, in dem die Logikschaltung 12 tätig ist und auch auf den DRAM-Makro 11 zugreift, ist ein Selbstauffrischmodus-(Schlafmodus)Bezeichnungssignal SR (SR1 und SR2) auf einem niedrigen Pegel, und die Stromversorgungstransistoren 31a und 31b sind eingeschaltet. In diesem Zustand empfängt die Logikschaltung 12 die externe Stromversorgungsspannung EV1, und die Spaltenbezogene/Peripheriesteuerschaltung 14b empfängt die externe Stromversorgungsspannung EV2. Das DRAM-Zellenfeld 13 und die auffrischbezogene Schaltung 14 werden mit den externen Stromversorgungsspannungen EV3 bzw. EV4 beliefert. In dem die Komponenten intern zu der Halbleitervorrichtung MOS-Transistoren niedriger Schwellenspannung sind, wird eine hohe Betriebsgeschwindigkeit erzielt.
In dem Selbstauffrischmodus (dem Schlafmodus) nimmt das Selbstauffrischmodus-(Schlafmodus)Bezeichnungssignal SR (SR1, SR2) einen hohen Pegel entsprechend dem externen Stromversorgungsspannungspegel an, und die Stromversorgungstransistoren 31a und 31b sind abgeschaltet. In diesem Zustand werden die Logikschaltung 12 und die Spaltenbezogene/Peripheriesteuerschaltung 14b nicht mit der Stromversorgungsspannung beliefert, und die daran gelieferte Betriebsstromversorgungsspannung Vcc fällt auf den Massespannungspegel. In diesem Zustand verbrauchen die Logikschaltung 12 und die Spaltenbezogene/Peripheriesteuerschaltung 14b kaum Strom.
Die auffrischbezogene Schaltung 14a und das DRAM-Zellenfeld 13 führen einen Auffrischbetrieb zu vorbestimmten Zeitintervallen nur in dem Auffrischmodus durch, und somit ist der Stromverbrauch verringert. Bei der Verschiebung von den Selbstauffrischmodus (dem Schlafmodus) zu dem normalen Betriebsmodus wird eine Zeitdauer benötigt, bevor die Betriebsstromversorgungsspannung Vcc für die Logikschaltung 12 und die Spaltenbezogene/Peripheriesteuerschaltung 14b auf einen Spannungspegel zurückkehrt, während ebenfalls durch die Spezifikation bestimmt ist, daß die Verschiebung von dem Selbstauffrischmodus (dem Schlafmodus) zu dem normalen Betriebsmodus, nachdem der Selbstauffrischmodus (der Schlafmodus) beendet ist, eine Zeitdauer vorzusehen ist, bevor die Halbleitervorrichtung intern beginnt tätig zu werden (d. h. ein Spezifikationswert). Somit wird die schnelle Betreibbarkeit der Vorrichtung nicht negativ beeinflußt, selbst wenn eine Zeitdauer zur Wiedergewinnung der Stromversorgungsspannung Vcc der Logikschaltung 12 und der spaltenbezogenen/Peripheriesteuerschaltung 14b notwendig ist.
Es soll angemerkt werden, daß bei der in Fig. 16 gezeigten Konfiguration anstelle der Stromversorgungstransistoren 31a und 31b ein externer Prozessor der ähnliches zum Stoppen der Lieferung der externen Stromversorgungsspannungen EV1 und EV2 vorgesehen sein können.
Es soll angemerkt werden, daß die externe Stromversorgungsspannung EV3 zum Beispiel 2,5 V beträgt und benutzt wird zum Erzeugen einer verstärkten Spannung Vpp und einer negativen Spannung Vbb und auch als Stromversorgungsspannung für einen Leseverstärker benutzt wird. Die externen Stromversorgungsspannungen EV1, EV2 und EV4 betragen z. B. 1,5 V. Die Logikschaltung 12 empfängt an einem Signaleingangs/ausgangsabschnitt davon eine Spannung von 2,5 V als eine Betriebsstromversorgungsspannung. Es soll angemerkt werden, daß in der in Fig. 16 gezeigten Konfiguration zwei Stromversorgungsspannungen für die Logikschaltung 12 als eine einzelne externe Stromversorgungsspannung EV1 dargestellt sind.

Erste Modifikation

Fig. 19 zeigt schematisch eine Konfiguration einer ersten Modifikation der zweiten Ausführungsform der vorliegenden Erfindung. Bei der in Fig. 19 gezeigten Konfiguration sind das DRAM- Zellenfeld 13 und die auffrischbezogene Schaltung 14a mit einer Stromversorgungsschaltung 36 versehen, deren Zustand (oder Impedanz) als Reaktion auf ein Aktivierungssteuersignal RACT von einer Stromversorgungssteuerschaltung 35 geschaltet wird. Die andere Konfiguration ist die gleiche wie in Fig. 16.
Die Stromversorgungssteuerschaltung 35 ist unter der Steuerung einer SR-Steuerschaltung 20 zum Treiben des Steuersignales RACTO auf einen aktiven hohen Pegel tätig, wenn die Auffrischtätigkeit tatsächlich in den Selbstauffrischmodus durchgeführt wird. Wenn das Aktivierungssteuersignal RACTO hoch geht, wird die Stromversorgungsschaltung 36 in einen Zustand niedriger Impedanz versetzt. In dem normalen Betriebsmodus hält die Stromversorgungsschaltung 36 den Zustand niedriger Impedanz aufrecht.
Fig. 20 zeigt schematisch eine Konfiguration der in Fig. 19 gezeigten Stromversorgungsschaltung 36. In Fig. 20 enthält die Stromversorgungsschaltung 36 einen p-Kanal-MOS-Transistor PQd, der auf ein Steuersignal ZRACTO auf einem niedrigen Pegel reagiert zum Einschalten zum Verbinden einer Hauptstromversorgungsleitung 1d mit einer Unterstromversorgungsleitung 3d, und einen n-Kanal-MOS-Transistor NQd, der auf ein Steuersignal RACT eines hohen Pegels reagiert zum Einschalten zum Verbinden einer Hauptmasseleitung 2d und einer Untermasseleitung 4d miteinander.
Ob die auffrischbezogene Schaltung 14a einen damit verbundenen Stromversorgungsknoten aufweist, wird in Abhängigkeit des Logikpegels des Eingangssignales IN in dem Ruhezustand bestimmt. In Fig. 20 sind ebenfalls fünf Stufen von Invertern IV1-IV5 repräsentativ als auffrischbezogene Schaltung 14a gezeigt. Lecktrenn- MOS-Transistoren PQd und NQd weisen eine Schwellenspannung auf, die ausgelegt ist, daß sie relativ höher als die der (L-Vth) MOS-Transistoren PT und NT ist. Ein Betrieb der in Fig. 19 und 20 gezeigten Konfiguration wird nun unter Bezugnahme auf das in Fig. 21 gezeigte Signalwellenformdiagramm beschrieben.
In dem normalen Betriebsmodus ist das Steuersignal RACTO auf einem hohen Pegel, und das Steuersignal ZRACTO ist auf einem niedrigen Pegel. Die Lecktrenn-MOS-Transistoren PQd und NQd sind beide eingeschaltet und die Unterstromversorgungsleitung 3d und die Untermasseleitung 4d sind entsprechend mit der Hauptstromversorgungsleitung 1d und der Hauptmasseleitung 1d verbunden. In diesem Zustand empfängt die auffrischbezogene Schaltung 14a die Stromversorgung indem niedrigen Impedanzzustand und ist schnell tätig.
Wenn in den Selbstauffrischmodus eingetreten wird, nimmt das Steuersignal RACTO einen niedrigen Pegel an, und das Steuersignal ZRACTO nimmt einen hohen Pegel an. In dem Selbstauffrischmodus wird die Auffrischtätigkeit periodisch unter der Steuerung der SR-Steuerschaltung 20 durchgeführt. Bei dem Auffrischbetrieb nimmt das Steuersignal RACTO einen hohen Pegel an, und das Steuersignal ZRACTO nimmt einen niedrigen Pegel an, und die beiden Lecktrenn-MOS-Transistoren PQd und NQd sind beide eingeschaltet. Somit kann in den Selbstauffrischbetrieb ein stabiler Strom zum Ausführen der Auffrischtätigkeit geliefert werden. Gemäß einer Auffrischperiode sind ein aktiver Zyklus und ein Ruhezyklus in der auffrischbezogenen Schaltung 14a vorgesehen, und bei dem aktiven Zyklus ist die Impedanz der Stromversorgungsschaltung 36 abgesenkt. Somit kann in dem Ruhezustand eine weitere Verringerung des Stromverbrauches erzielt werden. Die Spaltenbezogene/Peripheriesteuerschaltung 14b und die Logikschaltung 12 sind mit einer Stromversorgungsschaltung ähnlich zu der Konfiguration versehen, die in Fig. 16 gezeigt ist.
Fig. 22 zeigt eine beispielhafte Konfiguration der in Fig. 19 gezeigten Stromversorgungssteuerschaltung 35. In Fig. 22 enthält die Stromversorgungssteuerschaltung 35 einen Inverter 35a, der ein Selbstauffrischmodusbezeichnungssignal SR empfängt, oder eine OR-Schaltung 35b, die eine Signalausgabe von dem Inverter 35a und eine Feldaktivierungsbefehlssignal ACT empfängt zum Erzeugen des Steuersignales RACT0. Das Selbstauffrischmodusbezeichnungssignal SR nimmt den hohen Pegel in dem Selbstauffrischmodus an. Das Feldaktivierungsbefehlssignal RACT wird auf einem hohen Pegel gehalten, während die zeilenbezogene Schaltung 21 tätig ist. Somit nimmt das Steuersignal RACT0 in dem normalen Betriebsmodus einen hohen Pegel normalerweise an und in dem Selbstauffrischmodus einen hohen Pegel als Reaktion auf das Feldaktivierungssignal ACT.
Bei der in Fig. 19 gezeigten Konfiguration werden die Stromversorgungen für die SR-Steuerschaltung 20 und die zeilenbezogene Schaltung 21 beide gesteuert. Wenn jedoch die SR-Steuerschaltung 20 einen Zeitgeber zum Bestimmen der Auffrischperiode zum Sicherstellen eines stabilen Betriebes des Zeitgebers enthält, kann die SR-Steuerschaltung 20 normalerweise eine Stromversorgungsspannung empfangen, während nur die zeilenbezogene Schaltung 21 die hierarchische Stromversorgungskonfiguration benutzt, wie sie in Fig. 20 gezeigt ist.

Zweite Modifikation

Fig. 23 zeigt schematisch eine Konfiguration einer zweiten Modifikation der zweiten Ausführungsform der vorliegenden Erfindung. In der in Fig. 23 gezeigten Konfiguration ist die Spaltenbezogene/Peripheriesteuerschaltung 14b mit einem internen Spannungsabwärtswandler zum Abwärtswandeln der externen Stromversorgungsspannung EV2 versehen. Genauer, eine Stromversorgungsschaltung für die Spaltenbezogene/Peripheriesteuerschaltung 14b enthält einen Komparator 39, der eine interne Stromversorgungsspannung mit einer vorbestimmten Spannung vergleicht, einen p-Kanal-MOS-Transistor 31c, der auf ein von dem Komparator 39 ausgegebenes Signal reagiert zum Liefern eines Stromes von einem Stromversorgungsknoten, der die externe Stromversorgungsspannung EV2 empfängt, an eine Stromversorgungsleitung zu der Spaltenbezogenen/Peripheriesteuerschaltung 14b, einen p-Kanal-MOS- Transistor 37, der auf das Selbstauffrischmodus- (Schlafmodus)Bezeichnungssignal SR2 des niedrigen Pegels reagiert zum Einschalten zum Auswählen und Durchlassen einer Referenzspannung Vref als eine vorbestimmte Spannung zu dem Komparator 39, und einen n-Kanal-MOS-Transistor 38, der auf das Selbstauffrischmodus-(Schlafmodus)Bezeichnungssignal RS2 des hohen Pegels reagiert zum Einschalten zum Übertragen der Massespannung Vss als eine vorbestimmte Spannung an den Komparator 39. Der Rest der Konfiguration ist der gleiche wie er in Fig. 16 gezeigt.
Bei der in Fig. 23 gezeigten Konfiguration weist in dem normalen Betriebsmodus das Selbstauffrischmodus- (Schlafmodus)Bezeichnungssignal SR (Sr1, SR2) einen niedrigen Pegel auf, der n-Kanal-MOS-Transistor 38 ist ausgeschaltet, der p-Kanal-MOS-Transistor 37 ist eingeschaltet, und die Referenzspannung Vref wird an den Komparator 39 geliefert. Als solches erzeugt die Rückkopplungsschleife des Komparators 39 und des p- Kanal-MOS-Transistors 31c eine interne Stromversorgungsspannung im wesentlichen des gleichen Spannungspegels zu der Referenzspannung Vref und legt die interne Stromversorgungsspannung an die Spaltenbezogene/Peripheriesteuerschaltung 14b an.
In dem Selbstauffrisch(Schlaf)Modus ist der MOS-Transistor 37 ausgeschaltet, der MOS-Transistor 38 ist eingeschaltet, und die Massespannung wird an den Komparator 39 geliefert. Somit setzt der Komparator 39 eine interne Stromversorgungsspannung der spaltenbezogenen/Peripheriesteuerschaltung 14b auf den Massespannungspegel. Es soll angemerkt werden, daß der Komparator 39 mit der externen Stromversorgungsspannung EV2 tätig ist.
Bei der in Fig. 23 gezeigten Konfiguration erzeugt die Stromversorgungssteuerschaltung 25 die Signale SR2 und SR1, die eine Stromversorgungsspannung für die Logikschaltung 12 und den Betrieb des internen Spannungsabwärtswandlers für die Spaltenbezogene/Peripheriesteuerschaltung 14b steuern. Die Schaltung, die das Signal SR2 zum Steuern der Tätigkeit des internen Spannungsabwärtswandlers für die Spaltenbezoge- ne/Peripheriesteuerschaltung 14b erzeugt, und die Stromversorgungssteuerschaltung, die das Signal SR1 erzeugt, das den Betrieb des Stromversorgungstransistors für die Logikschaltung 12 steuert, können getrennt vorgesehen sein.
Bei der Spaltenbezogenen/Peripheriesteuerschaltung 14b ist ihre interne Stromversorgungsspannung auf den Massespannungspegel in dem Selbstauffrischmodus gesetzt, und somit wird Strom nicht verbraucht. Der Strom wird einfach bei der Vergleichstätigkeit verbraucht, die durch den Komparator 39 durchgeführt wird. Die Schaltung zum Erzeugen der Referenzspannung Vref, die aus der externen Stromversorgungsspannung EV2 erzeugt wird, braucht keine große Stromtreiberfähigkeit aufzuweisen und verbraucht somit nur einen kleinen Strombetrag.
Wie oben beschrieben wurde, kann bei der zweiten Ausführungsform der vorliegenden Erfindung in dem Selbstauffrischmodus (dem Schlafmodus) ein Abschnitt, der die Schaltungstätigkeit stoppt, daran gehindert werden, Stromversorgung zu empfangen, wodurch deutlich der Stromverbrauch in den Selbstauffrischmodus (dem Schlafmodus) verringert wird. In dem normalen Betriebsmodus kann eine externe Stromversorgungsspannung normalerweise zum Realisieren eines schnellen Betriebes aufgrund eines MOS-Transistors niedriger Schwellenspannung geliefert werden.

Dritte Ausführungsform

Fig. 24 zeigt schematisch eine Konfiguration einer Halbleitervorrichtung einer dritten Ausführungsform der vorliegenden Erfindung. In Fig. 24 ist die Logikschaltung 12 mit einer Wannenpotentialerzeugerschaltung 51a zum Erzeugen einer Substratvorspannung versehen, und die Spaltenbezogne/Peripheriesteuerschaltung 14b des DRAM-Makro 11 ist mit einer Wannenpotentialerzeugerschaltung 51b zum Erzeugen einer Substratvorspannung versehen. Die Wannenpotentialerzeugerschaltungen 51a und 51b legen die Vorspannungen an ihrer entsprechenden Substratbereiche an, wobei die erzeugten Potentiale durch Wannenpotentialsteuersignale SR1, SR2 und ZSR1, ZSR2 von einer Wannenpotentialsteuerschaltung 55 geschaltet werden.
Das DRAM-Zellenfeld 13 und die auffrischbezogene Schaltung 14a empfangen normalerweise an einem n-Wannenbereich die externen Stromversorgungsspannungen EV3 und EV4 als ihre entsprechenden n-Wannenspannungen, und sie empfangen eine Massespannung (nicht gezeigt) an einem p-Wannenbereich. Hier kann das DRAM-Zellenfeld 13 die p-Wanne (einen Substratbereich) aufweisen, der die negative Spannung Vbb als eine Substratvorspannung empfängt.
Fig. 25 zeigt schematisch eine Konfiguration der in Fig. 24 gezeigten Wannenpotentialerzeugerschaltungen 51a und 51b. Da die Wannenpotentialerzeugerschaltungen 51a und 52b in der Schaltungskonfiguration identisch sind, zeigt Fig. 25 repräsentativ eine einzelne Wannenpotentialerzeugerschaltung 51.
Fig. 25 zeigt eine Konfiguration eines Abschnittes, der eine Spannung VSN erzeugt, die von einer n-Wanne (ein Substratbereich) empfangen wird, an der ein p-Kanal-MOS-Transistor gebildet ist. In Fig. 25 enthält die Wannenpotentialerzeugerschaltung 51 eine Vpp-Erzeugerschaltung 57, die aus der externen Stromversorgungsspannung EV eine verstärkte Spannung Vpp höher als die externe Stromversorgungsspannung EV erzeugt, einen p- Kanal-MOS-Transistor 56a, der auf ein Steuersignal SRT des niedrigen Pegels reagiert zum Einschalten zum Durchlassen der externen Stromversorgungsspannung EV, und einen p-Kanal-MOS- Transistor 56b, der auf ein Steuersignal ZSRP des niedrigen Pegels reagiert zum Einschalten zum Durchlassen der verstärkten Spannung Vpp von der Vpp-Erzeugerschaltung 57. Die Spannungen von den MOS-Transistoren 56a und 56b werden als die Spannung VSN an den Wannenbereich (den Substratbereich) des p-Kanal-MOS- Transistors angelegt, der in der entsprechenden Schaltung gebildet ist. Das Steuersignal SRP ändert sich in dem Spannungspegel zwischen der externen Stromversorgungsspannung EV und der Massespannung Vss, und das Steuersignal ZSRP ändert sich zwischen der Massespannung Vss und der verstärkten Spannung Vpp.
Fig. 26 zeigt schematisch eine Konfiguration der Wannenpotentialerzeugerschaltung 51, die ein Wannenpotential VSP erzeugt, das an eine p-Wanne (einen Substratbereich) angelegt wird, in dem ein n-Kanal-MOS-Transistor in der entsprechenden Schaltung in der in Fig. 24 gezeigten Schaltung gebildet ist. In Fig. 26 enthält die Wannenpotentialerzeugerschaltung 51 eine Vbb- Erzeugerschaltung 58, die eine negative Spannung Vbb aus der externen Stromversorgungsspannung EV erzeugt, einen p-Kanal-MOS- Transistor 56c, der auf ein Steuersignal ZSRN des hohen Pegels zum Einschalten zum Durchlassen der Massespannung Vss reagiert, und einen n-Kanal-MOS-Transistor 56d, der auf ein Steuersignal SRN des hohen Pegels zum Einschalten zum Durchlassen der negativen Spannung Vbb von der Vbb-Erzeugerschaltung 58 reagiert. Die Spannung VSP von dem MOS-Transistoren 56c und 56d wird als eine Substratvorspannung an die p-Wannen (den Substratbereich) angelegt, in dem ein n-Kanal-MOS-Transistor in der entsprechenden Schaltung gebildet ist. Die Steuersignale SRN und ZSRN ändern sich zwischen der Stromversorgungsspannung EV und der negativen Spannung Vbb.
In dem Selbstauffrischmodus nimmt das Steuersignal ZSRP den Pegel der Massespannung Vss an, und das Steuersignal SRP nimmt den Pegel der verstärkten Spannung Vpp an, und der MOS-Transistor 56b wird eingeschaltet und der MOS-Transistor 56a wird ausgeschaltet, und die n-Wanne empfängt die verstärkte Spannung Vpp. Der Schwellenwert des p-Kanal-MOS-Transistors ist im Absolutwert zum Unterdrücken eines Leckstromes vergrößert.
Wie auch in Fig. 26 gezeigt ist, nimmt in dem Selbstauffrischmodus das Steuersignal SRN den Pegel der externen Stromversorgungsspannung EV an, und das Steuersignal ZSRN nimmt den Pegel der negativen Spannung Vbb an, der MOS-Transistor 56d wird eingeschaltet, und der MOS-Transistor 56c wird ausgeschaltet, und das p-Wannenpotential VSP nimmt den Pegel der negativen Spannung Vbb an. Somit weist in dem Selbstauffrischmodus der n-Kanal-MOS- Transistor eine tiefe Substratvorspannung auf und weist eine vergrößerte Schwellenspannung zum Vorsehen eines verringerten Leckstromes auf.
In dem normalen Betriebsmodus nimmt das Steuersignal SRP den Pegel der Massespannung Vss an, und das Steuersignal ZSRP nimmt den Pegel der verstärkten Spannung Vpp an, der MOS-Transistor 56a wird eingeschaltet, und der MOS-Transistor 56b wird ausgeschaltet, und das n-Wannenpotential VSN nimmt den Pegel der externen Stromversorgungsspannung EV an.
Ähnlich nimmt in Fig. 26 das Steuersignal SRN den Pegel der negativen Spannung Vbb an, und das Steuersignal ZSRN nimmt den Pegel der externen Stromversorgungsspannung EV an, der MOS- Transistor 56d wird ausgeschaltet, und der MOS-Transistor 56c wird eingeschaltet, und das p-Wannenpotential VSP nimmt den Pegel des massepotentiales Vss an. Somit kann ein MOS-Transistor niedriger Schwellenspannung zum Erzielen eines schnellen Betriebes vorgesehen werden.
Es sollte angemerkt werden, daß die in Fig. 14 gezeigte Konfiguration an die Konfiguration des Abschnittes angewendet werden kann, der die Steuersignale für die in Fig. 25 und 26 gezeigte Wannenpotentialerzeugerschaltung 51 erzeugt. Weiterhin wird die Stromversorgungsschaltung ebenfalls eingeschaltet/ausgeschaltet oder ihre Impedanz wird in dem Selbstauffrischmodus (dem Schlafmodus) und dem normalen Modus (unter Benutzung der ersten oder zweiten Ausführungsform) eingestellt. Es soll angemerkt werden, daß, wenn eine externe Stromversorgungsspannung in dem Selbstauffrischmodus (dem Schlafmodus) abgetrennt wird, ist es nicht besonders notwendig, die Wannenspannung zu steuern, da es keinen Leckpfad gibt.
Wie oben beschrieben wurde ist gemäß der dritten Ausführungsform der vorliegenden Erfindung in dem Selbstauffrischmodus (dem Schlafmodus) ein Schaltungsabschnitt, in dem die Schaltungstätigkeit gestoppt wird, ausgelegt zum Aufweisen eines Wannen- (eines Substratbereiches)Potentiales, das im Absolutwert vergrößert ist. Somit kann ein MOS-Transistor niedriger Schwellenspannung als eine Komponente in einer Schaltung eine Schwellenspannung erhöht in dem Absolutwert aufweisen zum Vorsehen eines verringerten Aus-Leckstromes und somit eines verringerten Stromverbrauches.

Vierte Ausführungsform

Fig. 27 zeigt schematisch eine gesamte Konfiguration einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Bei der in Fig. 27 gezeigten Konfiguration empfängt das DRAM-Zellenfeld 13 die externe Stromversorgungsspannung EV3, und die auffrischbezogene Schaltung 14a empfängt die externe Stromversorgungsspannung EV4. Die Logikschaltung 11 empfängt die externe Stromversorgungsspannung EV1 als eine Betriebsstromversorgungsspannung über den Stromversorgungstransistor 31a als Reaktion auf das Steuersignal SR1. Die Spaltenbezogene/Peripheriesteuerschaltung 14b empfängt die externe Stromversorgungsspannung EV2 als eine Betriebsstromversorgungsspannung über den Stromversorgungstransistor 31b als Reaktion auf das Steuersignal SR2.
Der DRAM-Makro 11 ist auch mit einer Wannenstromversorgungsschaltung 60 versehen, die die entsprechenden Spannungspegel von Wannenspannungen (Substratbereichsspannungen) Vsubr und Vsubm der auffrischbezogenen Schaltung 14a und des DRAM-Zellenfeldes 13 steuert. Der Rest der Konfiguration ist der gleiche wie in Fig. 16 gezeigt, und entsprechende Abschnitte sind durch die gleichen Bezugszeichen bezeichnet. Während die Stromversorgungssteuerschaltung 25 die beiden Steuersignale SR1 und SR2 erzeugt, können getrennte Stromversorgungssteuerschaltungen 25 für die Stromversorgungstransistoren 31a bzw. 31b vorgesehen werden.
Eine spezifische Konfiguration der Wannenstromversorgungsspannung 60 ist zum Beispiel die gleiche wie die in Fig. 14 gezeigte Konfiguration, und die Absolutwerte der Wannenspannungen Vsubr und Vsubm, die an die entsprechenden Schaltungssubstratbereiche angelegt werden, werden als Reaktion auf das Selbstauffrischmodusbezeichnungssignal SR von der SR-Steuerschaltung 20, die in der auffrischbezogenen Schaltung 14a enthalten ist, erhöht. Die Schaltung von Fig. 14, bei der die Wannenspannungen φwn und φwp entsprechend durch das n-Wannenpotential Vsn und das P-Wannenpotential VSP ersetzt sind, sieht die Konfiguration der in Fig. 27 gezeigten Wannenstromversorgungsschaltung 60 vor. Die das DRAM-Zellenfeld 13 und die auffrischbezogene Schaltung 14 weisen die entsprechenden Wannenspannungen Vsubr und Vsubm auf geeignete Absolutwerte gesetzt auf, die von den entsprechenden Schaltungseigenschaften abhängen.

Modifikation

Fig. 28 zeigt eine Konfiguration einer Modifikation der in Fig. 27 gezeigten Wannenstromversorgungsschaltung 60. Die in Fig. 28 gezeigte Wannenstromversorgungsschaltung stellt die Spannung VSP einer p-Wanne ein, bei der zum Beispiel eine Speicherzelle des DRAM-Zellenfeldes 13 gebildet ist.
In Fig. 28 enthält die Wannenstromversorgungsschaltung 60 für das DRAM-Zellenfeld 13 eine Vpp-Erzeugerschaltung 60a, die eine verstärkte Spannung Vpp gemäß der externen Stromversorgungsspannung EV3 erzeugt, eine Vbb1-Erzeugerschaltung 60b, die die externe Stromversorgungsspannung EV3 als eine Betriebsstromversorgungsspannung empfängt und zum Erzeugen einer negativen Spannung Vbb1 niedriger als eine Massespannung tätig ist, eine Vbb2- Erzeugerschaltung 60c, die die externe Stromversorgungsspannung EV3 als eine Betriebsstromversorgungsspannung empfängt und zum Erzeugen einer negativen Spannung Vbb kleiner im Absolutwert als die negative Spannung Vbb1 tätig ist, eine Pegelwandlerschaltung 60d, die die verstärkte Spannung Vpp und die Massespannung Vss als die beiden Betriebsstromversorgungsspannungen empfängt und zum Wandeln eines Spannungspegels eines Selbstauffrischmodusbezeichnungssignales SR3 tätig ist, zum Erzeugen von Steuersignalen φp und /φp, eine Pegelwandlerschaltung 60e, die mit der externen Stromversorgungsspannung EV3 und der negativen Spannung Vbb tätig ist, die beide als Betriebsstromversorgungsspannungen benutzt werden, zum Wandeln eines Pegels des Selbstauffrischmodusbezeichnungssignales SR3 zum Erzeugen von Schaltsteuersignalen φn und /φn, einen Schaltkreis 60f, der auf die Schaltsteuersignale φp und /φp von der Pegelwandlerschaltung 60d reagiert, zum Auswählen einer der externen Stromversorgungsspannung EV3 und der verstärkten Spannung Vpp zum Erzeugen der an eine n- Wanne angelegten n-Wannenspannung VSN und einen Schaltkreis 60g, der auf die Schaltsteuersignale φn und /φn von der Pegelwandlerschaltung 60e reagiert, zum Auswählen einer der negativen Spannungen Vbb1 und Vbb2 zum Erzeugen der an eine p-Wanne angelegten p-Wannenspannung VSP.
Der Schaltkreis 60f enthält einen p-Kanal-MOS-Transistor PT3, der auf das Schaltsteuersignal φp des niedrigen Pegels reagiert zum Einschalten zum Durchlassen der verstärkten Spannung Vpp, und einen p-Kanal-MOS-Transistor PT4, der auf das Schaltsteuersignal /φp des niedrigen Pegels reagiert zum Einschalten zum Durchlassen der externen Stromversorgungsspannung EV3. Einer der Transistoren PT3 und PT4 erzeugt die n-Wannenspannung VSN.
Der Schaltkreis 60g enthält einen n-Kanal-MOS-Transistor NT3, der auf das Schaltsteuersignal φn des hohen Pegels reagiert zum Einschalten zum Durchlassen der negativen Spannung Vbb2, und einen n-Kanal-MOS-Transistor NT4, der auf das Schaltsteuersignal /φn des hohen Pegels reagiert zum Einschalten zum Durchlassen der negativen Spannung Vbb1. Die von den MOS-Transistoren NT3 und NT4 durchgelassenen Spannungen dienen als p-Spannung VSP.
Es soll angemerkt werden, daß die Vpp-Erzeugerschaltung 60a, die Vbb1-Erzeugerschaltung 60b und die Vbb2-Erzeugerschaltung 60c jeweils eine gewünschte Spannung durch eine Schaltung erzeugen, die einen Ladungspumpenbetrieb eines Kondensators benutzt. Ein Betrieb der in Fig. 28 gezeigten Schaltung wird nun unter Bezugnahme auf das in Fig. 29 gezeigte Signalwellenformdiagramm beschrieben.
In dem Selbstauffrischmodus nimmt das Selbstauffrischmodusbezeichnungssignal SR3 einen hohen Pegel an, und das Schaltsteuersignal φp nimmt einen niedrigen Pegel an, und das Schaltsteuersignal /φp nimmt einen hohen Pegel an. Somit wird in dem Schaltkreis 60f der MOS-Transistor PT3 eingeschaltet, und der MOS- Transistor PT4 wird ausgeschaltet, und die n-Wannenspannung VSN nimmt den Pegel der verstärkten Spannung Vpp an. Die Pegelwandlerschaltung 60e reagiert auf den Anstieg des Selbstauffrischmodusbezeichnungssignales SR3 zum Setzen des Schaltsteuersignales φn auf einen niedrigen Pegel entsprechend dem Pegel der negativen Spannung Vbb1 und des Schaltsteuersignales φn auf einen hohen Pegel entsprechend der externen Stromversorgungsspannung EV3. Somit wird in dem Schaltkreis 60g der MOS-Transistor NT3 ausgeschaltet, und der MOS-Transistor NT4 wird eingeschaltet, und die negative Spannung Vbb1 wird als die p-Wannenspannung VSP übertragen. Das Gate des MOS-Transistors NT3 ist auf den Pegel der negativen Spannung Vbb1 und ein Sourcepotential gleich dem Spannungspegel für die p-Wannenspannung VSP gesetzt und wird ausgeschaltet gehalten.
In dem normalen Betriebsmodus nimmt das Selbstauffrischmodusbezeichnungssignal SR3 einen niedrigen Pegel an, das Schaltsteuersignal φp nimmt einen hohen Pegel entsprechend den Pegel der verstärkten Spannung Vpp an, und das Schaltsteuersignal /φp nimmt einen niedrigen Pegel entsprechend dem Massespannungspegel an, und die n-Wannenspannung VSN nimmt den Spannungspegel der externen Stromversorgungsspannung EV3 an aufgrund des eingeschalteten MOS-Transistors PT4 des Schaltkreises 60f.
Die Pegelwandlerschaltung 60e setzt auch das Schaltsteuersignal φn auf einen hohen Pegel entsprechend der externen Stromversorgungsspannung EV3 und das Schaltsteuersignal /φn auf einen niedrigen Pegel entsprechend dem Pegel der negativen Spannung Vbb1. Somit wird in dem Schaltkreis 60g der MOS-Transistor NT3 eingeschaltet, und der MOS-Transistor NT4 wird ausgeschaltet, und die negative Spannung Vbb2 wird als p-Wannenspannung VSP übertragen. Somit weisen die n-Wannenspannung VSN und die p-Wannenspannung VSP jeweils einen Absolutwert größer in dem Selbstauffrischmodus als in dem normalen Betriebsmodus auf, und somit wird die Vorspannung tiefer zum Verringern des Aus-Leckstromes des Feldes und eines MOS-Transistors in einer Schaltung gemacht.

Konfiguration der auffrischbezogenen Schaltung

Fig. 30 zeigt schematisch eine Konfiguration der in Fig. 27 gezeigten auffrischbezogenen Schaltung. Ein Wannenpotential in dem Selbstauffrischmodus unterscheidet sich von dem in dem normalen Betriebsmodus. Dieses ändert eine Schwellenspannung eines MOS-Transistors und einen Drainstrom und somit eine Schaltungsleistung. Die Daten in einer Speicherzelle können nicht genau aufgefrischt werden, wenn die zeilenbezogene Schaltung in dem Selbstauffrischmodus zu dem gleichen Zeitpunkt wie in dem normalen Betriebsmodus betrieben wird. Die in Fig. 30 und 31 gezeigte auffrischbezogene Schaltung weist eine Funktion zum Korrigieren der Änderung in dem Wannenpotential auf.
Fig. 30 zeigt schematisch eine Konfiguration der SR- Steuerschaltung 20, die in der auffrischbezogenen Schaltung 40a enthalten ist. In Fig. 30 enthält die SR-Steuerschaltung 20 eine Selbstauffrischmoduserfassungsschaltung 20a, die auf ein extern angelegtes Betriebsmodusbezeichnungssignal (Befehl) CMD reagiert, zum Erfassen, daß der Selbstauffrischmodus bezeichnet ist, einen Zeitgeber 20b, der als Reaktion auf das Selbstauffrischmoduserfassungssignal von der Selbstauffrischmoduserfassungsschaltung 20a initiiert wird, zum Erzeugen eines Auffrischanforderungssignales φref zu vorbestimmten Zeitintervallen, eine Selbstauffrischeinstellschaltung 20c, die auf das Auffrischanforderungssignal φref von dem Zeitgeber 20b reagiert, zum Erzeugen des Feldaktivierungssignales RACT (ACT) von einem Puls mit einer vorbestimmten Zeitbreite, einen Adreßzähler 20d, der in dem Selbstauffrischmodus als Reaktion auf das inaktivierte Feldaktivierungssignal RACT (ACT) von der Selbstauffrischeinstellschaltung 20c reagiert, zum Erhöhen seines Zählwertes um 1 zum Ausgeben einer Auffrischadresse RFAD, die eine aufzufrischende Zeile bezeichnet, und eine Externzugriffsverhinderungsschaltung 20e, die auf das Selbstauffrischmoduserfassungssignal von der Selbstauffrischmoduserfassungsschaltung 20a reagiert, zum Verhindern einer externen Zugriffstätigkeit (einer Spaltenauswahltätigkeit).
Die in Fig. 30 gezeigte SR-Steuerschaltung 20 empfängt normalerweise die in Fig. 27 gezeigte externe Stromversorgungsspannung EV4, und eine Wannenspannung eines MOS-Transistors als Komponente wird durch die in Fig. 27 gezeigte Wannenstromversorgungsschaltung 60 gesteuert. In dem Selbstauffrischmodus ändert sich die Schwellenspannung des MOS-Transistors im absoluten Wert, der Zeitgeber 20b gibt ein Auffrischanforderungssignal φref zu einer geänderten Periode aus, und die Selbstauffrischeinstellschaltung 20c gibt das Feldaktivierungssignal RACT (entsprechend dem in Fig. 22 gezeigten Signal ACT) einer geänderten aktiven Periode aus. Dieses kann durch genaues Einstellen der Betriebsparameter des Zeitgebers 20b und der Selbstauffrischeinstellschaltung 20c in Abhängigkeit von dem Wannenpotentialpegel getan werden, der in dem Selbstauffrischmodus eingestellt wird, und das Selbstauffrischanforderungssignal φref kann periodisch erzeugt werden, und das Feldaktivierungssignal RACT kann ebenfalls mit einer vorbestimmten Zeitbreite, z. B. von 700 ns erzeugt werden. Die in Fig. 30 gezeigte SR-Steuerschaltung 20 ist tätig, wenn der Selbstauffrischmodus eingestellt ist, und sie ist nicht in dem normalen Betriebsmodus tätig. Somit beeinflußt sie überhaupt nicht eine Zugriffstätigkeit in dem normalen Betriebsmodus.
Fig. 31 zeigt schematisch eine Konfiguration der in Fig. 27 gezeigten zeilenbezogenen Schaltung 21. In Fig. 31 enthält die zeilenbezogene Schaltung 21 eine Zeilendekoderfreigabeschaltung 21a, die auf die Aktivierung des Feldaktivierungssignales RACT von der in Fig. 30 gezeigten Selbstauffrischeinstellschaltung 20c in dem Selbstauffrischmodus reagiert, zum Erzeugen eines Zeilendekoderfreigabesignales RDE, eine Wortleitungstreiberfreigabeschaltung 21b, die auf die Aktivierung des Zeilendekoderfreigabesignales RDE von der Zeilendekoderfreigabeschaltung 21a reagiert, zum Erzeugen eines Wortleitungstreibersignales MRX, wenn eine vorbestimmte Zeitdauer von der Aktivierung des Signales RDE abgelaufen ist, eine Leseverstärkerfreigabeschaltung 21c, die auf das Wortleitungstreibersignal MRX von der Wortleitungstreiberfreigabeschaltung 21b reagiert, zum Aktivieren eines Leseverstärkerfreigabesignales MSAE, wenn eine vorbestimmte Zeitdauer seit der Aktivierung des Signales MRX abgelaufen ist, eine variable Verzögerungsschaltung 21e mit einer Verzögerungszeit, die durch das Selbstauffrischmodusbezeichnungssignal SR3 variiert wird, die das Wortleitungstreibersignal MRX von der Wortleitungstreiberfreigabeschaltung 21b um eine eingestellte Zeit verzögert zum Erzeugen eines Wortleitungstreibersignales RX, eine variable Verzögerungsschaltung 21f mit einer Verzögerungszeit, die durch das Selbstauffrischmodusbezeichnungssignal SR3 eingestellt wird, die auf das Leseverstärkerfreigabesignal MSAE von der Leseverstärkerfreigabeschaltung 21c reagiert, zum Erzeugen eines Leseverstärkerfreigabesignales SAE, und eine Bitleitungsvorladungs/Ausgleichsfreigabeschaltung 21d, die auf die Inaktivierung des Leseverstärkerfreigabesignales SAE von der variablen Verzögerungsschaltung 21f reagiert, zum Aktivieren eines Bitleitungsvorladungs/Ausgleichsbefehlssignales BPE.
Die Wortleitungstreiberfreigabeschaltung 21b, die Leseverstärkerfreigabeschaltung 21c und die Vorlade/Ausgleichsfreigabeschaltung 21d reagieren auf die Inaktivierung des Feldaktivierungssignales RACT zum Inaktivieren ihrer entsprechenden Signale MRX, MSAE und BPE zu vorbestimmten Zeitpunkten.
Die Verzögerungszeiten der variablen Verzögerungsschaltungen 21e und 21f werden vergrößert, wenn das Selbstauffrischmodusbezeichnungssignal SR3 in dem Selbstauffrischmodus aktiv ist, und sie werden in dem normalen Betriebsmodus verkleinert.
Die zeilenbezogene Schaltung 21 enthält weiter einen Zeilendekoder 21g, der auf die Aktivierung des Zeilendekoderfreigabesignales RDE von der Zeilendekoderfreigabeschaltung 21a reagiert, so daß er zum Dekodieren der Auffrischadresse RFAD von dem in Fig. 30 gezeigten Adreßzähler 20d freigegeben wird, einen Wortleitungstreiber 21h, der auf ein dekodiertes Signal von dem Zeilendekoder 21g und das Wortleitungstreibersignal RX von der variablen Verzögerungsschaltung 21e reagiert, zum Treiben einer Wortleitung WL in einen ausgewählten Zustand entsprechend einer adressierten Zeile, eine Bitleitungsvorlade/Ausgleichsschaltung. 21j die jeweils für eine entsprechende Spalte (ein Bitleitungspaar) BLP des DRAM-Zellenfeldes 13 vorgesehen ist und auf das Bitleitungsvorlade/Ausgleichsbefehlssignal BPE reagiert, zum Vorladen und Ausgleichen der Potentiale des Bitleitungspaares BLP auf einen vorbestimmten Spannungspegel und eine Leseverstärkerschaltung 21i, die freigegeben wird, wenn das Leseverstärkerfreigabesignal aktiviert wird, zum differentiellen Verstärken der Potentiale auf den Bitleitungspaar BLP des DRAM-Zellenfeldes 13.
Die für das DRAM-Zellenfeld 13 vorgesehene Leseverstärkerschaltung 21i verbraucht die externe Stromversorgungsspannung EV3 von Fig. 27 als eine Betriebsstromversorgungsspannung, und die Bitleitungsvorlade/Ausgleichsschaltung 21j lädt das Bitleitungspaar auf einen mittleren Spannungspegel auf, der aus der externen Stromversorgungsspannung EV3 erzeugt ist, die von dem DRAM- Zellenfeld 13 geliefert wird, zum Ausgleichen des Bitleitungspaares BLP. Die anderen in Fig. 31 gezeigten zeilenbezogenen Schaltungskomponenten sind tätig, in dem sie die externe Stromversorgungsspannung EV4 von Fig. 27 als eine Betriebsstromversorgungsspannung empfangen. Ein Betrieb der in Fig. 30 und 31 gezeigten auffrischbezogenen Schaltung 14a wird nun unter Bezugnahme auf das in Fig. 32 gezeigte Signalwellenformdiagramm beschrieben.
In dem Selbstauffrischmodus nimmt das Selbstauffrischmodusbezeichnungssignal SR3 einen aktiven hohen Pegel an. Das Selbstauffrischmodusbezeichnungssignal SR3 wird durch die in Fig. 30 gezeigte Selbstauffrischmoduserfassungsschaltung 20a erzeugt. Wenn das Selbstauffrischmodusbezeichnungssignal SR3 aktiv ist, verhindert die extern Zugriffsverhinderungsschaltung 20e den externen Zugriff (oder das Akzeptieren eines externen Zugriffsbefehles).
Wenn eine vorbestimmte Zeitdauer in dem Selbstauffrischmodus abgelaufen ist, erzeugt der Zeitgeber 20b periodisch das Auffrischanforderungssignal φref. Wenn das Auffrischanforderungssignal φref erzeugt (aktiviert) wird, gibt die Selbstauffrischeinstellschaltung 20c als Feldaktivierungssignal RACT ein gepulstes Signal von einem Puls mit einer vorbestimmten Zeitbreite aus.
Als Reaktion auf die Aktivierung des Feldaktivierungssignales RACT aktiviert die in Fig. 31 gezeigte Zeilendekoderfreigabeschaltung 21a das Zeilendekoderfreigabesignal RDE. Der Zeilendekoder 21g, der die Auffrischadresse RFAD von dem in Fig. 30 gezeigten Adreßzähler 20d über einen Multiplexer (nicht gezeigt) empfängt, dekodiert die Auffrischadresse RFAD. Parallel zu der Dekodiertätigkeit setzt die Vorlade/ausgleichsfreigabeschaltung 21d das Bitleitungsvorlade/Ausgleichsbefehlssignal BPE auf einen inaktiven niedrigen Pegel, und die in Fig. 31 gezeigte Bitleitungsvorlade/Ausgleichsschaltung 21j stoppt den Betrieb des Vorladens und Ausgleichens eines Bitleitungspaares. Wenn das Zeilendekoderfreigabesignal RDE aktiviert wird und eine vorbestimmte Zeitdauer abgelaufen ist, wird das Wortleitungstreibersignal MRX von der Wortleitungstreiberfreigabeschaltung 21b in einen aktiven Zustand getrieben. Die variable Verzögerungsschaltung 21e mit einer vergrößerten Verzögerungszeit in den Selbstauffrischmodus verzögert das Wortleitungstreibersignal MRX relativ zu dem Wortleitungstreiberfreigabesignal 21b um eine vorbestimmte Zeitdauer und treibt das Wortleitungstreibersignal RX in einen aktiven Zustand. Wenn eine Schwellenspannung eines MOS- Transistors im Absolutwert zum Vergrößern der Dekodierzeit des Dekoders 21g vergrößert wird, kann der Zeilendekoder 21g zuverlässig das Wortleitungstreibersignal RX zu dem Wortleitungstreiber 21h liefern, und eine Wortleitung kann aktiviert werden, nachdem ein dekodiertes Signal von dem Zeilendekoder 21g definitiv ist.
Wenn ein Spannungspegel der ausgewählten Wortleitung WL als Reaktion auf das aktivierte Wortleitungstreibersignal RX vergrößert ist, werden die Daten in einer Speicherzelle MC auf das bitleitungspaar BLP gelesen. Fig. 32 stellt eine Signalwellenform auf einem Bitleitungspaar BLP dar, wenn Daten hohen Pegels auf das Bitleitungspaar BLP gelesen werden. In dem Selbstauffrischmodus ist der Substratbereich der Speicherzelle ebenfalls tief vorgespannt, und der Speicherzellentransistor weist eine vergrößerte Schwellenspannung auf. Somit ist eine Potentialvariation, die auf dem Bitleitungspaar BLP in dem Selbstauffrischmodus erscheint, niedriger als die, die in dem normalen Betriebsmodus erscheint. Wenn jedoch die Leseverstärkerfreigabeschaltung 21c das Leseverstärkerfreigabesignal MSAE aktiviert, verzögert die variable Verzögerungsschaltung 21f einen Zeitpunkt, an dem das Leseverstärkerfreigabesignal FAE aktiviert wird (durch einen Pfeil in Fig. 32 bezeichnet). Nachdem das Potential des bitleitungspaares BLP ausreichend vergrößert ist, wird die Leseverstärkerschaltung 21i zum Ausführen der Lesetätigkeit freigegeben. Somit werden die Daten in der Speicherzelle zuverlässig aufgefrischt.
Wenn eine vorbestimmte Zeitdauer abgelaufen ist, wird das Feldaktivierungssignal RACT von der in Fig. 30 gezeigten Selbstauffrischeinstellschaltung 20c in einen inaktiven Zustand getrieben. Als Reaktion auf die Inaktivierung des Feldaktivierungssignales RACT erhöht der Adreßzähler 20d einen Adreßwert der Auffrischadresse RFAD um 1. Als Reaktion auf die Inaktivierung des Signales RACT wird das Zeilendekoderfreigabesignal RDE von der Zeilendekoderfreigabeschaltung 21a in einen inaktiven Zustand getrieben, und der Zeilendekoder 21g wird inaktiviert, und die Dekodiertätigkeit ist beendet. Bei der Beendigung der Dekodiertätigkeit kann eine Verzögerung in dem Vorladen eines internen Knotens des Zeilendekoders 21g (in dem Selbstauffrischmodus) eingeführt werden. Auch in diesem Fall wird jedoch das Wortleitungstreibersignal RX von der variablen Verzögerungsschaltung 21e bei dem Erzielen eines inaktiven Zustandes verzögert, und eine ausgewählte Wortleitung kann zuverlässig in einen nichtausgewählten Zustand getrieben werden, wenn der Zeilendekoder 21g gesperrt wird.
Das Leseverstärkerfreigabesignal SAE wird auch durch die variable Verzögerungsschaltung 21f inaktiviert, nachdem die Wortleitung WL (Wortleitungstreibersignal RX) inaktiviert wird und eine Lesetätigkeit beendet ist. Nachdem die Lesetätigkeit beendet ist, treibt als Reaktion auf das inaktivierte Leseverstärkerfreigabesignal SAE die Vorlade/Ausgleichsfreigabeschaltung 21d das Bitleitungsvorlade/Ausgleichsbefehlssignal BPE auf einen aktiven Zustand. Wenn die Leseverstärkerschaltung in diesem Zustand langsam tätig ist, kann die Leseverstärkerschaltung zuverlässig eine Lesetätigkeit beenden, bevor das Bitleitungspaar BLP vorgeladen/ausgeglichen ist.
In Fig. 32 bezeichnet ein nach rechts in einer Signalwellenform gerichteter Pfeil einen Zeitpunkt, an dem ein Signalübergang durch die variablen Verzögerungsschaltungen 21e und 21f verzögert ist.
Fig. 33 zeigt eine beispielhafte Konfiguration der in Fig. 31 gezeigten variablen Verzögerungsschaltungen 21e und 21f. Die variablen Verzögerungsschaltungen 21e und 21f sind identisch in der Konfiguration und nur in der Verzögerungszeit unterschiedlich. Die Fig. 33 zeigt die variable Verzögerungsschaltung 21f, die für das Leseverstärkerfreigabesignal SAE vorgesehen ist. In Fig. 33 enthält die variable Verzögerungsschaltung 21f eine Verzögerungsschaltung zum Verzögern des Leseverstärkerfreigabesignales MSAE von der Leseverstärkerfreigabeschaltung 21c um eine vorbestimmte Zeitdauer, ein CMOS-Übertragungsgatters 61b, das auf die Aktivierung des Selbstauffrischmodusbezeichnungssignales SR3 reagiert, zum Leitendwerden zum Durchlassen eines Signales, das von der Verzögerungsschaltung 61a ausgegeben ist, und ein CMOS-Übertragungsgatter 61c, das auf die Inaktivierung des Selbstauffrischmodusbezeichnungssignales SR3 reagiert, zum Leitendmachen zum Durchlassen des Leseverstärkerfreigabesignales MSAE von der Leseverstärkerfreigabeschaltung 21c.
Die CMOS-Übertragungsgatter 61b und 61c geben das Leseverstärkerfreigabesignal SAE aus, das an die Leseverstärkerschaltung zu liefern ist. Die Verzögerungsschaltung 61a ist aus einer geraden Zahl von Stufen von Invertern mit vorbestimmten Verzögerungsschaltungen zum Beispiel aufgebaut.
In dem normalen Betriebsmodus wird das Leseverstärkerfreigabesignal SAE als Reaktion auf das Leseverstärkerfreigabesignal MSAE von der Leseverstärkerfreigabeschaltung 21c erzeugt. Da es dort keine Verzögerung gibt, kann mit einer Wannenspannung mit einem verringerten Absolutwert ein schneller Betrieb erzielt werden, und in dem normalen Betriebsmodus wird kein negativer Effekt erzeugt. In dem normalen Modus empfängt die Zeilendekoderfreigabeschaltung 21a das Feldaktivierungssignal (ACT), das als Reaktion auf ein externes Signal erzeugt wird, anstatt des Feldaktivierungssignales RACT.
Wie oben beschrieben wurde, empfängt gemäß der vierten Ausführungsform der vorliegenden Erfindung in dem Selbstauffrischmodus nur der Abschnitt, der sich auf die Auffrischtätigkeit bezieht, eine Stromversorgungsspannung, während die anderen Schaltungen ausgeschaltet sind, und der Schaltungsabschnitt, der sich auf die Auffrischtätigkeit bezieht, empfängt eine Wannenspannung eines vergrößerten Absolutwertes zum weiteren Verringern des Stromverbrauches in dem Ruhezustand.

Fünfte Ausführungsform

Fig. 34 zeigt schematisch eine Konfiguration einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Fig. 34 zeigt eine Konfiguration des Abschnittes, der der SR-Steuerschaltung 20 und der spaltenbezogenen/Peripheriesteuerschaltung 14b, die in dem DRAM-Makro 11 enthalten sind, entspricht.
In Fig. 34 enthält die SR-Steuerschaltung 20 eine Selbstauffrischmoduserfassungsschaltung 21a, die auf ein Betriebsmodusbezeichnungssignal (ein Befehl) CMD reagiert, zum Erfassen, daß der Selbstauffrischmodus bezeichnet ist, einen Zeitgeber 20b, der auf das Selbstauffrischmodusbezeichnungssignal SR von der Selbstauffrischmoduserfassungsschaltung 20a reagiert, zum Ausführen einer Zeitzähltätigkeit zum Ausgeben des Auffrischanforderungssignales φref für jede vorbestimmte Periode, und einen Adreßzähler mit einem Sicherungskondensator 20da, der von einer Selbstauffrischeinstellschaltung (nicht gezeigt) (Fig. 30) gesteuert wird, zum Erhöhen oder Verringern eines Zählwertes zum Ausgeben der Auffrischadresse RFAD.
Die Selbstauffrischmoduserfassungsschaltung 20a enthält ein Flipflop 62 mit einem Sicherungskondensator zum Sichern des Speicherinhaltes in dem Selbstauffrischmodus. Der Adreßzähler mit einem Sicherungskondensator 20da weist seinen Zählwert in dem Kondensator in dem Selbstauffrischmodus gesichert auf.
Die Spaltenbezogene/Peripheriesteuerschaltung 14b enthält ein Modusregister mit einem Sicherungskondensator 63, das auf das Modusbezeichnungssignal MD reagiert, zum Speichern von Betriebsparametern, die verschiedene Betriebsmodi bezeichnen. Das Modusregister 63 speichert und gibt aus ein Ausgabemodusbezeichnungssignal OMD, das einen von einem transparenten Ausgabemodus, einem registrierten Ausgabemodus und einem verriegelten Ausgabemodus als einen Datenausgabemodus einstellt, eine Spaltenlatenz CL, die eine Taktzyklusperiode bezeichnet, die benötigt wird, nachdem ein Lese/Schreibbefehlssignal angelegt ist und bevor gültig Daten ausgegeben werden, und ein Burstlängenwert BTL, der die Zahl von Daten bezeichnet, die aufeinanderfolgend gemäß einem einzelnen Spaltenzugriffsbefehl ausgegeben werden. (Der DRAM-Makro wird angenommen als ein taktsynchroner DRAM.)
In dem Selbstauffrischmodus müssen die Daten/Signale in dem Flipflop 22, dem Adreßzähler 20ba und dem Modulregister 63 zuverlässig gespeichert werden. In normalen Verriegelungs- und Flipflopschaltungen gibt es zwei Zustände eines Speicherknotens pro Bit gemäß den logischen Pegeln von "0" und "1" der darin gehaltenen Daten, und eine herkömmliche hierarchische Stromversorgungskonfiguration (eine Aus-Leckstromverringerungsschaltung) ist nicht anwendbar. Dieses ist so, da auf jeder einen Seite der Speicherdaten es konstant einen Pfad gibt, der einen Aus- Leckstrom durchläßt, so daß der Ruhestrom nicht verringert werden kann.
Das Flipflop 62 mit einem Sicherungskondensator, der Adreßzähler mit einem Sicherungskondensator 20da und das Modulregister mit einem Sicherungskondensator 63, die in Fig. 34 gezeigt sind, werden zum Trennen der Stromversorgungsspannung EV benutzt, die an diese Schaltungen geliefert wird, und zum Sichern der gespeicherten Information in den Kondensatoren, wenn die Stromversorgung abgetrennt wird. Wenn der Auffrischbetrieb durchgeführt wird, wird die in den Sicherungskondensatoren gesicherte Information ebenfalls aufgefrischt. Dadurch wird ein Ausleckstrom in dem Selbstauffrischmodus verringert.
Der Zeitgeber 20b muß die Zeitzähltätigkeit in dem Selbstauffrischmodus durchführen, und während des Selbstauffrischmodus wird normalerweise eine Betriebsstromversorgungsspannung an den Zeitgeber 20b geliefert.
Fig. 35 zeigt eine beispielhafte Konfiguration des Flipflop von Fig. 34 mit einem Sicherungskondensator 62, des Adreßzählers mit einem Sicherungskondensator 20da und des Modusregisters mit einem Sicherungskondensator 63. Fig. 35 zeigt repräsentativ einen Abschnitt, der einer Registerschaltung entspricht, die 1- Bitdaten speichert.
In Fig. 35 enthält die Registerschaltung mit einem Sicherungskondensator einen p-Kanal-MOS-Transistor PTS, der eingeschaltet wird, wenn eine invertierte Version des Feldaktivierungsbefehlssignales RACT oder ein Signal /RACT einen niedrigen Pegel annimmt, einen p-Kanal-MOS-Transistor PT6, der zwischen den MOS- Transistor PTS und einen Speicherknoten SND1 geschaltet ist, und dessen Gate mit einem Speicherknoten SND2 verbunden ist, einen n-Kanal-MOS-Transistor NT5, der zwischen den Speicherknoten SND1 und einem Masseknoten geschalten ist, und dessen Gate mit dem Speicherknoten SND2 verbunden ist, einen p-Kanal-MOS-Transistor PT7, der zwischen den MOS-Transistor PTS und den Speicherknoten SND2 geschaltet ist, und dessen Gate mit dem Speicherknoten SND1 verbunden ist, und einen n-Kanal-MOS-Transistor NT6, der zwischen den Speicherknoten SND2 und einen Masseknoten geschaltet ist, und dessen Gate mit dem Speicherknoten SND1 verbunden ist.
Die MOS-Transistoren PT6, PT7 und NT5, NT6 dienen im Betrieb als eine Inverterverriegelungsschaltung.
Die Registerschaltung mit einem Sicherungskondensator enthält weiter Kondensatoren C1 und C2 und n-Kanal-MOS-Transistoren NT7 und NT8, die auf ein Übertragungssteuersignal ZRACT des hohen Pegels reagieren zum Einschalten zum Verbinden der Kondensatoren C1 und C2 mit den Speicherknoten SND1 bzw. SND2. Die Kondensatoren C1 und C2 sind jeweils MOS-Kondensatoren, die eine Gatekapazität eines MOS-Transistors benutzen. Ein Betrieb der in Fig. 35 gezeigten Registerschaltung mit einem Sicherungskondensator wird nun unter Bezugnahme auf das in Fig. 36 gezeigte Signalwellenformdiagramm beschrieben.
In dem normalen Betriebsmodus ist das Selbstauffrischmodusbezeichnungssignal SR auf einem niedrigen Pegel, und der in Fig. 34 gezeigte Zeitgeber 20b ist nicht initiiert. In diesem Zustand erzeugt als Reaktion auf ein extern angelegtes Zeilenzugriffsbefehlssignal die Spaltenbezogene/Peripheriesteuerschaltung das Feldaktivierungssignal ACT und legt es an die zeilenbezogene Schaltung zum durchführen einer Zeilenauswahltätigkeit. Wenn das Feldaktivierungssignal ACT aktiv ist, ist das DRAM-Zellenfeld aktiv (eine ausgewählte Wortleitung wird in einem ausgewählten Zustand gehalten.). In dem normalen Modus nimmt das Signal /RACT einen niedrigen Pegel als Reaktion auf das Selbstauffrischbezeichnungssignal SR des niedrigen Pegels an, der MOS-Transistor PTS wird eingeschaltet, die Registerschaltung mit einem Sicherungskondensator ist tätig, und die Speicherknoten SND1 und SND2 empfangen Daten, die von einer Schaltung (nicht gezeigt) geschrieben sind, und hält sie.
Wenn die Spannungspegel an den Speicherknoten SND1 und SND2 auf den Pegeln entsprechend der gespeicherten Information stabilisiert sind, wobei die MOS-Transistoren PT6, PT7, NT5, NT6, als eine CMOS-Inverterverriegelung dienen, fließt nur ein Ausleckstrom Ioff. Das Übertragungssteuersignal ZRACT auf einem niedrigen Pegel, und die MOS-Transistoren NT7 und NT8 werden AUS gehalten. Somit werden in dem normalen Modus in der Registerschaltung mit einem Sicherungskondensator die Daten, die an den Speicherknoten SND1 und SND2 gehalten sind, von den MOS-Transistoren PT6, PT7, NT5, NT6 gehalten.
In dem Selbstauffrischmodus nimmt das Selbstauffrischmodusbezeichnungssignal SR einen hohen Pegel an, und das Signal /RACT wird eine invertierte Version des Feldaktivierungssignales RACT von der in Fig. 34 gezeigten Selbstauffrischeinstellschaltung 20c. In einem Feldruhezyklus in dem Selbstauffrischmodus nimmt das Signal /RACT einen hohen Pegel an, und der MOS-Transistor PTS wird ausgeschaltet. Somit fließt keiner oder ein extrem niedriger Ausleckstrom in diesem Zustand. Wenn weiterhin der Selbstauffrischmodus betreten wird, wird das Übertragungssteuersignal ZRACT während einer vorbestimmten Zeitdauer (einer Auffrischzyklusperiode) aktiviert, die in den Speicherknoten SND1 und SND2 gespeicherten Daten werden zu den Kondensatoren C1 und C2 übertragen, und die Daten in der Registerschaltung sind in den Kondensatoren C1, C2 gesichert. Wenn der MOS-Transistor PTS ausgeschaltet wird und die Spannungspegel der Speicherknoten SND1 und SND2 auf den Massespannungspegel entladen werden, ist die Information in den Kondensatoren C1 und C2 gespeichert.
Die Auffrischtätigkeit wird periodisch durchgeführt. Bei der Auffrischtätigkeit steigt das Übertragungssteuersignal ZRACT anfänglich auf einen hohen Pegel, die MOS-Transistoren NT7 und NT8 werden eingeschaltet, und die in den Kondensatoren C1 und C2 gespeicherte Information wird zu den Speicherknoten SND1 bzw. SND2 übertragen. Dann wird das Steuersignal /RACT auf einen niedrigen Pegel als Reaktion auf das Feldaktivierungssignal RACT getrieben, der p-Kanal-MOS-Transistor PTS schaltet ein, und die MOS- Transistoren PT6, PT7, NT5, NT6 sind zum Verriegeln der zu den Speicherknoten SND1 und SND2 übertragenen Information tätig. Somit wird die durch die Kondensatoren C1 und C2 gespeicherte Information aufgefrischt und in den Kondensatoren C1 und C2 wiedergestellt. Wenn die Auffrischtätigkeit beendet ist, fällt das Feldaktivierungssignal RACT auf einen niedrigen Pegel, das Steuersignal /RACT nimmt als Reaktion einen hohen Pegel an, ein Strompfad der Registerschaltung wird blockiert, die übertragenen MOS-Transistoren NT7 und NT8 werden abgeschaltet, und die Kondensatoren C1 und C2 werden von den Speicherknoten SND1 und SND2 abgetrennt.
Mit der in Fig. 30 gezeigten Konfiguration kann in dem Selbstauffrischmodus die zu haltende Information zuverlässig gehalten und bei einer Auffrischperiode zum Auffrischen der Daten in einer Speicherzelle aufgefrischt werden, und der Ruhezyklus-MOS- Transistor PTS, der einer Stromquelle entspricht, kann ausgeschaltet werden zum Vorsehen eines verringerten Leckstromes und eines verringerten Stromverbrauches.
Bei dem in Fig. 36 gezeigten Signalwellenformdiagramm wird der MOS-Transistor PTS auf EIN in dem normalen Modus gehalten. Es kann jedoch solch eine Konfiguration verwendet werden, daß in dem normalen Betriebsmodus das Steuersignal /RACT auf einem niedrigen Pegel nur ist, wenn das Feld aktiv ist, und in dem Ruhezyklus ist das Steuersignal /RACT auf einem hohen Pegel, während das Übertragungssteuersignal ZRACT ebenfalls auf einem hohen Pegel ist. Der Ausleckstrom Ioff in dem normalen Modus kann in dem mittleren Wert verringert werden, da der Ausleckstrom Ioff nur verursacht wird, wenn das Feld aktiv ist.
Es soll auch angemerkt werden, daß das Übertragungssteuersignal ZRACT durch das Feldaktivierungsbefehlssignal RACT von der Selbstauffrischeinstellschaltung 20c ersetzt werden kann. Mit einer in Fig. 35 gezeigten Gatterschaltung nimmt das Feldaktivierungssignal RACT einen hohen Pegel an zum Einschalten der MOS-Transistoren NT7 und NT8, und dann erlaubt die Gatterschaltungsverzögerung, daß das Steuersignal /RACT einen niedrigen Pegel annimmt, so daß, bevor die Registerschaltung betrieben, wird, die in den Kondensatoren C1 und C2 gespeicherte Information zuverlässig zu den Speicherknoten SND1 und SND2 übertragen werden kann, so daß sie genau aufgefrischt werden.
Es soll angemerkt werden, daß die Selbstauffrischeinstellschaltung 20c ebenfalls daran gehindert werden kann, eine Stromversorgungsspannung zu empfangen, wenn das Selbstauffrischmodusbezeichnungssignal SR auf einem niedrigen Pegel ist.

Modifikation

Fig. 37 zeigt eine Konfiguration einer Modifikation der fünften Ausführungsform der vorliegenden Erfindung. Das DRAM-Zellenfeld 13 weist Speicherzellen MCs, die in Zeilen und Spalten angeordnet sind, auf. Die Speicherzelle MC enthält einen Speicherkondensator Cs zum Speichern von Information und einen Zugriffstransistor MT, der aus einem n-Kanal-MOS-Transistor aufgebaut ist, der auf ein potential eines Signales auf einer Wortleitung WL reagiert, zum Einschalten zum Verbinden des Speicherkondensators Cs mit der Bitleitung BL (oder der Bitleitung /BL (nicht gezeigt)).
Die Registerschaltung mit einem Sicherungskondensator weist Kondensatoren Ca und Cb auf, die die Information der Speicherknoten SND1 und SND2 speichern, die identisch in der Konfiguration zu dem Speicherzellenkondensator Cs sind. Der Speicherzellenkondensator Cs weist einen Kondensatorisolationsfilm einer extrem verringerten Dicke auf, wodurch eine gute Flächenbenutzungseffektivität vorgesehen wird. Die Kondensatoren Ca und Cb identisch in der Konfiguration zu dem Speicherzellenkondensator Cs können als Datensicherungskondensator zum Verringern der durch die Registerschaltung belegten Fläche benutzt werden.
Der Speicherzellenkondensator Cs empfängt normalerweise die Hälfte einer Betriebsstromversorgungsspannung an einer Zellenplattenelektrode CP davon. Wenn die Speicherknoten SND1 und SND2 den Spannungspegel der externen Stromversorgungsspannung EV empfangen zum Sicherstellen einer Durchbruchsspannung der Kondensatoren Ca und Cb, kann ein Kondensator identisch in der Konfiguration zu dem Speicherzellenkondensator Cs in Reihe zum Implementieren der Kondensatoren Ca und Cb geschaltet werden.
Fig. 38 zeigt schematisch eine Konfiguration im Querschnitt des Speicherzellenkondensators Cs und der Sicherungskondensatoren Ca und Cb. In Fig. 38 enthält der Speicherzellenkondensator Cs einen Speicherknoten 72, der auf einer Halbleitersubstratoberfläche gebildet ist und z. B. einen T-förmigen Querschnitt aufweist, einen Speicherzellenkondensatorisolationsfilm 71, der auf einer Oberfläche des Speicherknotens 72 gebildet ist, und eine Zellenplattenelektrodenschicht 70, die gemeinsam für eine Mehrzahl von Speicherzellenkondensatoren Cs angeordnet ist und dem Speicherknoten 72 zugewandt ist, wobei der Kondensatorisolationsfilm 71 dazwischen eingefügt ist. Ein oberer flacherer Abschnitt des Speicherknotens 72 und ein Bereich der Zellenplattenelektrodenschicht 70, die dem zugewandt ist, bilden einen Speicherzellenkondensator.
Die Sicherungskondensatoren Ca und Cb, die in der Konfiguration identisch zu dem Speicherzellenkondensator Cs sind, sind gebildet aus ersten Elektrodenschichten 75a und 75b, die in dem gleichen Prozeß des Bildens der Speicherknotenschicht auf einem Halbleitersubstrat gebildet sind, Kondensatorisolationsfilmen 74a und 74b, die auf dem Elektrodenschichten 75a und 75b in dem gleichen Fabrikationsprozeß des Bildens des Speicherzellenkondensatorisolationsfilmes gebildet sind, zweiten Elektrodenschichten 73a und 73b, die in dem gleichen Fabrikationsprozeß des Bildens der Zellenplattenelektrodenschicht 70 gebildet sind. Die zweiten Elektrodenschichten 73a und 73b sind elektrisch mit den Speicherknoten SND1 bzw. SND2 verbunden. Die ersten Elektrodenschichten 75a und 75b empfangen eine Massespannung.
Wie in Fig. 38 gezeigt ist, werden die Zellenplattenelektrodenschicht 70 und die zweiten Elektrodenschichten 73a und 73b in den gleichen Herstellungsprozeß gebildet, und sie weisen die gleiche Filmdicke auf und sind aus den gleichen Material(ien) gebildet. Die Isolationsfilme 71 und 74a und 74b werden ebenfalls in dem gleichen Herstellungsprozeß gebildet, und sie weisen die gleiche Filmdicke auf, und sie sind aus den gleichen Material(ien) gebildet. Ähnlich sind die Speicherknotenelektrodenschicht 72 und die ersten Elektrodenschichten 72a und 75b in dem gleichen Herstellungsprozeß gebildet, und sie weisen die gleiche Filmdicke auf, und sie sind aus den gleichen Material(ien) gebildet.
Die Fabrikation der Datensicherungskondensatoren Ca und Cb in den gleichen Fabrikationsprozeß wie das Fabrizieren des Speicherzellenkondensators kann einen Kondensator vorsehen mit einer guten Flächenbenutzungseffektivität ohne Zunahme der Zahl der Fabrikationsprozeßschritte.
Da die Kondensatoren Ca und Cb zu der gleichen Periode aufgefrischt werden, zu der die Speicherzelle aufgefrischt wird, brauchen die Kondensatoren Ca und Cb nur eine Ladehalteeigenschaft im wesentlichen gleich zu der des Speicherzellenkondensators Cs aufweisen. Da die Speicherknoten SND1 und SND2 in der parasitären Kapazität kleiner als die Bitleitung BL sind, wenn Kondensatoren Ca und Cb mit einem relativ kleinen Kapazitätswert aufweisen, kann eine Potentialdifferenz, die ausreichend durch die Transistoren PT6, PT7, NT5, NT6 verriegelt werden kann, in den Speicherknoten SND1 und SND2 erzeugt werden. (Die Inverterverriegelung der Registerschaltung ist identisch in der Konfiguration zu dem Leseverstärker des DRAM-Zellenfeldes.)
Bei der obigen Beschreibung werden der Adreßzähler, die Selbstauffrischmoduserfassungsschaltung und die in dem Modusregister gespeicherten Daten in den Selbstauffrischmodus aufgefrischt. Die fünfte Ausführungsform ist jedoch auf jede Registerschaltung oder ähnliches anwendbar, die verlangt, daß die darin gespeicherten Daten in dem Selbstauffrischmodus zu halten sind. Es braucht auch nicht nur eine Registerschaltung in einem DRAM- Makro zu sein sondern auch ein Register in einer Logikschaltung.
Die fünfte Ausführungsform ist auch auf einen DRAM mit einem Selbstauffrischmodus unabhängig von einer hierarchischen Stromversorgungskonfiguration anwendbar. Wie oben beschrieben wurde ermöglicht gemäß der fünften Ausführungsform der vorliegenden Erfindung in dem Selbstauffrischmodus das Sichern von Speicherdaten in einem Kondensator und periodisches Auffrischen der in dem Kondensator gehaltenen Speicherdaten zu vorbestimmten Intervallen, daß der Stromverbrauch weiter verringert wird in dem Selbstauffrischmodus, da die Stromversorgung zu der Registerschaltung getrennt wird.

Sechste Ausführungsform

Fig. 39 zeigt schematisch eine Konfiguration des DRAM- Zellenfeldes 13 gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. In Fig. 39 weist das DRAM-Zellenfeld 13 eine X-Adresse auf, die von X = 1 bis X = 8K reicht. In dem Bereich des DRAM-Zellenfeldes 13 wird die Datenhaltetätigkeit (Auffrischtätigkeit) nur an einem Bereich RFRG mit einer X-Adresse, die von X = 2K + 1 bis X = 4K reicht, in dem Schlafmodus (dem Selbstauffrischmodus) ausgeführt. Der Auffrischbereich RFRG ist ein Bereich, in dem Daten in dem Schlafmodus gehalten werden müssen, und des nicht besonders nachteilhaft, wenn die anderen Bereiche die Daten verlieren. Die Situation entspricht zum Beispiel dem Fall, indem der Auffrischbereich RFRG als Arbeitsbereich für die Logikschaltung benutzt wird und die Daten in dem Arbeitsbereich gehalten werden müssen.
Bei der Konfiguration des in Fig. 39 gezeigten DRAM- Zellenfeldes 13 wird, wie in Fig. 40 gezeigt ist, die Gesamtheit eines Adreßbereiches mit einer X-Adresse, die von X = 1 bis X = 8K reicht, aufgefrischt, das Feldaktivierungssignal RACT wird 8K mal erzeugt, und die X-Adresse wird ebenfalls von 1 bis 8K zum Auffrischen aller Daten in den Speicherzellen des DRAM- Zellenfeldes 13 variiert. In diesem Beispiel wird eine Auffrischintervallzeit (ein Intervall, an dem die Auffrischtätigkeit ausgeführt wird) von 15,6 us verwendet, und insgesamt wird eine Zeitdauer von 128 ms (1K = 1024) benötigt. Dieser Zyklus (8K- Auffrischen) wird wiederholt. Jede X-Adresse wird alle 128 ms aufgefrischt.
Wenn dagegen nur der Auffrischbereich RFRG aufgefrischt wird, variiert seine X-Adresse von 2K + 1 bis 4K. Eine Zeit, die für die X-Adressen in diesem Bereich benötigt wird zum Auffrischen, wird auf 128 ms gesetzt. Dieses resultiert in einer Auffrischintervallzeit, die mit 4 multipliziert ist, oder 62,4 us. In diesem Beispiel wird das Intervall, bei dem eine Speicherzelle einer Wortleitung bei einer X-Adresse in dem Auffrischbereich RFRG aufgefrischt wird, gleich jener die verwendet wird, wenn der gesamte Bereich aufgefrischt wird, so daß die Daten ausreichend gehalten werden können. Da die Auffrischintervallzeit vergrößert ist, kann ein verringerter Stromverbrauch in dem Selbstauffrischmodus vorgesehen werden. Wenn zum Beispiel der Auffrischbereich RFRG eine Größe aufweist, die mit einem n-tel in der Richtung der X-Adresse multipliziert ist, wird grundsätzlich eine Auffrischintervallzeit mit n multipliziert, und jede Wortleitung wird zyklisch aufgefrischt. Die für diese Auffrischtätigkeit benötigte Zeit zum Durchführen einer Runde von Wortleitungen zyklisch in dem Auffrischbereich RFRG wird so gesteuert, daß sie die gleiche ist für das Auffrischen der Gesamtheit des DRAM- Zellenfeldes 13. Somit kann jede Wortleitung in unveränderten Zeitintervallen zum Sicherstellen einer festen Datenhaltezeit aufgefrischt werden. Da die Auffrischtätigkeit mit einer Frequenz von einem n-tel durchgeführt wird, wird der Stromverbrauch auf ein n-tel verringert. Zum Beispiel ist für die in Fig. 39 gezeigte Konfiguration der Auffrischbereich RFRG ein Viertel in der Größe des DRAM-Zellenfeldes 13 in der Richtung der x- Adresse. Somit wird der mittlere Strom in dem Selbstauffrischmodus auf ein Viertel verringert.
Fig. 41 zeigt schematisch eine Konfiguration der Selbstauffrischsteuerschaltung 20 gemäß der sechsten Ausführungsform der vorliegenden Erfindung. In Fig. 41 enthält die Selbstauffrisch- (SR)Steuerschaltung 20 ein Adreßregister 80 einer unteren Grenze, das eine untere Grenze der X-Adresse des Auffrischbereiches speichert, ein Adreßregister 81 einer oberen Grenze, das eine obere Grenze der X-Adresse des Auffrischbereiches speichert, einen Auffrischadreßzähler 82, der eine Zähltätigkeit ausführt zum Erzeugen der Auffrischadresse RFAD, wobei ein Anfangswert auf eine untere Grenze der X-Adresse XL gesetzt wird, die in dem Adreßregister 80 der unteren Grenze gespeichert ist, und eine Verriegelungserfassungsschaltung 83, die erfaßt, ob die Auffrischadresse RFAD von dem Auffrischadreßzähler 82 zu einer oberen Grenze der X-Adresse XU paßt, die in dem Adreßregister 81 der oberen Grenze gespeichert ist. Wenn die Übereinstimmungserfassungsschaltung 83 eine Übereinstimmung erfaßt, wird der Auffrischadreßzähler 82 auf seinen anfänglichen Wert als Reaktion auf ein Übereinstimmungserfassungssignal φMTH zurückgesetzt.
Die SR-Steuerschaltung 20 enthält weiter eine Blockgrößeneinstellschaltung 84, die Information speichert, die eine Größe des Auffrischbereiches bezeichnet, und einen Zeitgeber 85, der eine Zähltätigkeit durchführt, wobei sein Hochzählzyklus gemäß der Blockgrößenbezeichnungsinformation eingestellt ist, die in der Blockgrößeneinstellschaltung 84 gespeichert ist.
Die Blockgrößeneinstellschaltung 84 speichert Information, die ein Verhältnis des X-Adresse an dem Auffrischbereich zu dem Gesamtbereich des DRAM-Zellenfeldes 13 bezeichnet. Wenn der Zeitgeber 85 eine Zeitzähltätigkeit gemäß z. B. der Lade- und Entladetätigkeit eines Kondensators zum Zeitzählen eines Zeitintervalles durchführt, ist eine Mehrzahl von Kondensatoren parallel vorgesehen, und die Zahl davon wird entsprechend der Blockgrößenbezeichnungsinformation von der Blockgrößeneinstellschaltung 84 eingestellt. Dieses ermöglicht das Einstellen einer Lade- und Entladezeit, die verwendet wird, wenn ein Auffrischintervall gemessen wird. Zum Beispiel ist ein Auffrischbereich die Hälfte in der X-Adressenrichtung des gesamten Speicherbereiches des gesamten DRAM-Zellenfeldes, ein anderer Kondensator mit dem gleichen kapazitätswert wie ein Kondensator, der benutzt wird, wenn das gesamte DRAM-Zellenfeld aufgefrischt wird, wird parallel geschaltet. Somit kann der Kapazitätswert eines Lade- und Entladekondensators verdoppelt werden, und ein Intervall, bei dem das Auffrischanforderungssignal φref erzeugt wird, kann doppelt eingestellt werden. Alternativ kann eine Mehrzahl von Zeitgeberschaltungen mit unterschiedlichen Zeitzählperioden vorgesehen werden, aus denen ein Zeitgeber gewählt wird gemäß der Blockgrößeninformation von der Blockgrößeneinstellschaltung 84.
Die Daten für das Adreßregister 80 der unteren Grenze, das Adreßregister 81 der oberen Grenze und die Blockgrößeneinstellschaltung 84 können unter Benutzung eines speziellen Befehles zum Setzen eines Registereingangsmodus und unter Benutzung von Signalen von einem spezifischen Adreßsignaleingangsknoten und eines Dateneingangs/ausgangsknoten eingestellt werden zum Einstellen solch gewünschter Information.

Zweite Konfiguration der Auffrischadreßerzeugerschaltung

Fig. 42 zeigt schematisch eine andere Konfiguration einer Auffrischadreßerzeugerschaltung in der SR-Steuerschaltung 20 der sechsten Ausführungsform der vorliegenden Erfindung. In Fig. 42 enthält die SR-Steuerschaltung 20 eine Halteblockgrößeneinstellschaltung 86 zum Speichern von Information, die eine Blockgröße von Aüffrischbereichshaltedaten in dem Selbstauffrischmodus anzeigt, ein Halteblockadreßregister 87, das eine Halteblockadresse speichert, die einen Auffrischbereich auf einer Blockbasis angibt, eine Adreßwandlerschaltung 88, die auf ein Blockgrößenbestimmungssignal BZ von der Halteblockgrößeneinstellschaltung 86 reagiert, zum Kombinieren einer Zähladresse CNAD von dem Auffrischadreßzähler 20b und einer Halteblockadresse BAAD von dem Haltblockadreßregister 87 zum Erzeugen einer Auffrischzeilenadresse RFAD und eine Dekodierschaltung 89, die das Haltblockgrößenbestimmungssignal BZ von der Haltblockgrößeneinstellschaltung 86 dekodiert, zum Erzeugen eines Signales φF, das eine Auffrischintervallperiode angibt und das Signal φF, das eine Auffrischintervallperiode angibt und das Signal φF an den Zeitgeber 85 anlegt.
Ein Adreßsignalbit entsprechend einer Blockgröße, die von der Halteblockgrößeneinstellschaltung 86 gesetzt ist, wird durch die Halteblockadresse BAAD von dem Halteblockadreßregister 87 fixiert. Ein X-Adreßbit in dem Halteblock, das eine Zeile adressiert wird durch die Zähladresse CNAD von dem Auffrischadreßzähler 20b ersetzt. Somit variiert die Auffrischadresse RFAD von der Adreßwandlerschaltung 88 nur in einem Bereich, der durch die Halteblockadresse BAAD bezeichnet ist, die in dem Halteblockadreßregister 87 gespeichert, ist.
Wie zum Beispiel in Fig. 43 gezeigt ist, sei angenommen, daß ein DRAM-Zellenfeld in acht Zeilenblöcke R#0-R#7 unterteilt ist. Ein Zeilenblock R# (R#0-R#7) wird durch 3 Bit bestimmt, die höchstwertige Zeilenadresse RA13-RA11. Zum Beispiel wird der Zeilenblock R#0 bezeichnet, wenn die Adreßbit RA13-RA11 alle 0 sind. Die Halteblockgrößeneinstellschaltung 86 bezeichnet ein Adreßbit, das zu fixieren ist, unter den oberen Adreßbit. Wenn zum Beispiel das höchstwertige Adreßbit RA13 fixiert wird, werden die Zeilenblöcke R#0-R#3 oder die Zeilenblöcke R#4-R#7 bestimmt. Mit den vier Zeilenblöcken, die ein Auffrischbereich sind, wird die Selbstauffrischtätigkeit ausgeführt. Welcher Zeilenblock ausgewählt wird, wird in Abhängigkeit der Halteblockadresse bestimmt, die in dem Halteblockadreßregister 87 gespeichert ist. Bei der in Fig. 43 gezeigten Konfiguration kann ein Auffrischbereich auf einer Zeilenblockbasis eingestellt werden. Wenn die Zahl der fixierten Adreßbit weiter vergrößert wird, kann ein Auffrischbereich auf einer Zeilenblockbasis oder einer Wortleitungsgruppenbasis bestimmt werden.
Wie in Fig. 44 gezeigt ist, benutzt die Adreßwandlerschaltung 88 die Blockgrößenbestimmungsinformation BZ von der Halteblockgrößeneinstellschaltung 86 zum Fixieren der Adreßbit in einem bezeichneten Bereich mit der Halteblockadresse BAAD von dem Halteblockadreßbereich 87. Die verbleibenden unteren Adreßbit werden gemäß der Zähladresse CNAD von dem Auffrischadreßzähler 20b gesetzt. Somit variiert in einem Bereich, der durch die Halteblockadresse BAAD bestimmt ist, eine X-Adresse gemäß der Zähladresse CNAD von dem Auffrischadreßzähler 20b, und die Auffrischtätigkeit wird nur in einem Auffrischbereich durchgeführt. Eine spezifische Konfiguration wird nun beschrieben.
Es sei angenommen daß in einer 13 Bit X-Adresse XA< 13:1> die zwei höchstwertigen X-Adreßbit XA13 und XA12 fixiert sind. Genauer, ein Adreßraum von (XA13, XA12) = (0,1) ist als ein Auffrischbereich eingestellt.
Anfänglich wird, wie in Fig. 45 gezeigt ist, als Reaktion auf ein Taktsignal CLK ein Befehl zum Bezeichnen eines Auffrischbereichseinstellmodus angelegt. Wenn dieser Befehl angelegt wird und der Auffrischbereichseinstellmodus betreten wird, werden dann, damit diese Halteblockgröße eingestellt wird, die zwei höchstwertigen XA13 und XA12 auf "1" gesetzt, und die verbleibenden niedrigeren Adreßbit XA11-XA1 werden alle auf "0" gesetzt. Somit wird die Halteblockgröße BZ bestimmt. Mit anderen Worten, es wird bestimmt, daß die obersten zwei Adreßbit in dem Selbstauffrischmodus fixiert werden.
Indem folgenden Taktzyklus zum Spezifizieren einer festen Adresse werden die höchstwertigen zwei Adreßbit XA13 und XA12 auf "0" bzw. "1" gesetzt, und die verbleibenden niedrigeren Adreßbit XA11-XA1 werden alle auf "0" gesetzt. Somit wird ein Adreßraum von (XA13, XA12) = (0,1) als ein Auffrischbereich eingestellt. In diesem Zustand weist, wie in Fig. 46 gezeigt ist, die Auffrischadresse RFAD die zwei obersten Bit auf (0,1) fixiert auf, und die verbleibenden unteren 11 Adreßbit variieren in Abhängigkeit des Zählens des Auffrischadreßzählers.
Daten für die Halteblockgrößeneinstellschaltung 86 und das Halteblockadreßregister 87 werden durch Verbinden der Halteblockgrößeneinstellschaltung 86, wenn der Auffrischbereicheinstellmodus eingestellt ist, zum Empfangen eines externen Adreßsignalbit und durch Verbinden des Halteblockadreßregisters 87 in dem nächsten Zyklus zum Empfangen eines externen Adreßsignalbit eingestellt.
Fig. 47 zeigt eine beispielhafte Konfiguration der in Fig. 42 gezeigten Adreßwandlerschaltung 88. Die Adreßwandlerschaltung 88 enthält eine Auswahlschaltung, die entsprechend einem entsprechenden Adreßbit vorgesehen ist. Fig. 47 zeigt repräsentativ eine Konfiguration einer Auswahlschaltung 88a, die für eine 1 Bit Auffrischzeilenadresse RFAD< j> vorgesehen ist. Das heißt, die in Fig. 47 gezeigte Auswahlschaltung 88a ist für jedes Auffrischadreßsignalbit vorgesehen.
In Fig. 47 enthält die Auswahlschaltung 88a einen Inverter 90, der ein Halteblockbestimmungsbit BZ< j> von der Halteblockgrößeneinstellschaltung 86 invertiert, ein CMOS-Übertragungsgatter 91, das auf das Halteblockbestimmungsbit BZ< j> und ein von dem Inverter 90 ausgegebenes Signal reagiert, zum Durchlassen eines Zähladreßbit CNAD< j> von dem Auffrischadreßzähler, und ein CMOS- Übertragungsgatter 92, das auf das Halteblockgrößenbestimmungsbit BZ< j> und ein von dem Inverter 90 ausgegebenes Signal reagiert, zum Durchlassen eines Halteblockbestimmungsadreßbit BAAD< j> von dem Halteblockadreßregister 87. Die CMOS- Übertragungsgatter 91 und 92 leiten komplementär, und ein leitendes CMOS-Übertragungsgatter gibt ein Auffrischadreßbit RFAD< j> aus.
Wenn das Blockgrößenbestimmungsbit BZ< j> auf "1" gesetzt ist (ein hoher Pegel), wird das entsprechende Auffrischadreßbit RFAD< j> auf einem Halteblockadreßbit in dem Selbstauffrischmodus fixiert. In diesem Zustand wird das CMOS-Übertragungsgatters 92 eingeschaltet, und das Halteblockadreßbit BAAD< j> von dem Halteblockadreßregister wird als das Auffrischadreßbit RFAD< j> ausgegeben.
Im Gegensatz dazu bezeichnet das Blockgrößenbestimmungsbit BZ< j> von "0", daß das entsprechende Auffrischadreßbit RFAD< j> in Abhängigkeit von dem Auffrischzähladreßbit CNAD< j> von dem Auffrischadreßzähler variiert. Somit wird in diesem Zustand das CMOS- Übertragungsgatter 91 eingeschaltet, und das Zähladreßbit CNAD< j> von dem Auffrischadreßzähler wird als das Auffrischadreßbit RFAD< j> ausgegeben. Somit kann ein Auffrischbereich eingestellt werden.
Es soll angemerkt werden, daß, wenn eine Blockgröße eingestellt ist, das Halteblockgrößenbestimmungssignal BZ durch die Dekodierschaltung 89 (in Fig. 42) dekodiert werden kann zum Identifizieren einer Größe des Auffrischbereiches, der zum Einstellen einer Auffrischintervallperiode des in Fig. 42 gezeigten Zeitgebers 85 benutzt wird.
Bei der sechsten Ausführungsform wird von jeder Registerschaltung verlangt, daß sie ihre Daten in den Selbstauffrischmodus hält, und wie bei der fünften Ausführungsform können Daten in einem Kondensator gehalten werden und zu vorbestimmten Intervallen aufgefrischt werden.
Die Konfiguration zum Setzen eines Auffrischbereiches kann unabhängig von einer hierarchischen Stromversorgungskonfiguration oder einer Stromversorgungssteuerung benutzt werden.
Wie oben beschrieben wurde, braucht bei der sechsten Ausführungsform der vorliegenden Erfindung in dem Selbstauffrischmodus nur ein Auffrischbereich, der eingestellt werden kann, zum Erhöhen des Auffrischintervalles aufgefrischt zu werden, und folglich kann ein mittlerer Stromverbrauch in dem Selbstauffrischmodus verringert werden.

Siebte Ausführungsform

Fig. 48 zeigt schematisch eine Konfiguration des DRAM- Zellenfeldes 13 gemäß einer Ausführungsform der vorliegenden Erfindung. In Fig. 48 weist das DRAM-Zellenfeld 13 X-Adressen 1 bis 8K auf. Eine defekte Auffrischwortleitung DRWL ist in dem DRAM-Zellenfeld 13 an einer X-Adresse Xb vorhanden. Eine mit der defekten Auffrischwortleitung DRWL verbundene Speicherzelle ist in der Datenhalteeigenschaft unterlegen zu der, die mit den anderen normalen Wortleitungen verbunden ist. Die in der defekten Auffrischwortleitung DRWL gespeicherten Daten werden jedoch durch eine Auffrischtätigkeit einer kurzen Periode erhalten, z. B. einer Hälft eines Auffrischzyklus für die anderen normalen Wortleitungen, wie 64 ms. Somit wird ein Auffrischintervall für die defekte Auffrischwortleitung DRWL ausgelegt, daß es kürzer ist als das für die anderen normalen Wortleitungen.
Genauer wie in Fig. 49 gezeigt ist, bezeichnet bei einer Auffrischtätigkeit eine Auffrischadresse Xb + 4K, und die Zeile der Adresse Xb wird ebenfalls simultan aufgefrischt. Somit bei dem 8K-Auffrischzyklus die Adresse Xb zweimal aufgefrischt, und die Daten in einer Speicherzelle werden zuverlässig gehalten. Eine defekte Auffrischwortleitung in einem Ladehalteeigenschaftstest erfaßt wie ein Störungstest in dem letzten Test eines Waferprozesses.
Fig. 50 zeigt schematisch eine Konfiguration eines Adreßerzeuger der SR-Steuerschaltung 20 in der siebten Ausführungsform der vorliegenden Erfindung. In Fig. 50 enthält die SR- Steuerschaltung 20 einen Auffrischadreßzähler 20b, der die Zähladresse CNAD erzeugt, eine Defektauffrischadreßprogrammierschaltung 95, die eine Adresse einer defekten Auffrischwortleitung p + 4K speichert, eine Übereinstimmungserfassungsschaltung 96, die eine Übereinstimmung der Zähladresse CNAD von dem Auffrischadreßzähler 20d mit einer Programmadresse der Defektauffrischadreßprogrammierschaltung 95 erfaßt, eine Adreßwandlerschaltung 97, die auf ein Übereinstimmungserfassungssignal φCI von der Übereinstimmungserfassungsschaltung 96 reagiert, zum Versetzen des obersten Bit der Zähladresse CNAD von dem Auffrischadreßzähler 20b in beide ausgewählten Zustände (ein degenerierter Zustand) und Ausgeben der Auffrischzeilenadresse RFAD.
Die Defektauffrischadreßprogrammierschaltung 95 enthält z. B. ein Schmelzelement zum Speichern einer Adresse, die eine defekte Auffrischwortleitung +4K durch das Schmelzprogrammieren bezeichnet. Das DRAM-Zellenfeld weist eine X-Adresse von 1 bis 8K auf, wie in Fig. 48 gezeigt ist, und ein Wert entsprechend der Hälfte des Bereiches der X-Adresse des gesamten eines Auffrischbereiches wird zu einer Adresse einer defekten Auffrischwortleitung addiert.
Fig. 51 zeigt schematisch einen Aufbau der in Fig. 50 gezeigten Adreßwandlerschaltung 97. In Fig. 51 enthält die Adreßwandlerschaltung 97 einen Inverter 97a, der das oberste Bit CNAD< 13> der Zähladresse CNAD invertiert, eine OR-Schaltung 97b, die das Übereinstimmungserfassungssignal φCI von der Übereinstimmungserfassungsschaltung 96 und ein von dem Inverter 97a ausgegebenes Signal empfängt, zum Erzeugen des Auffrischzeilenadreßbit XA13, eine OR-Schaltung 97c, die das Übereinsstimmungserfassungssignal φCI und das oberste Zähladreßbit CNAD< 13> empfängt, zum Erzeugen des Auffrischzeilenadreßbit /XA13, und einen Inverter 97d, der ein unteres Zähladreßbit CNAD< j> invertiert.
Der für das DRAM-Zellenfeld vorgesehen Zeilendekoder empfängt komplementäre Adreßsignalbit. Wenn das Übereinstimmungserfassungssignal φC auf einem hohen Pegel ist, was eine Übereinstimmung anzeigt, nehmen die beiden komplementären Adreßsignalbits XA13 und /XA13 beide ausgewählten Zustände (ein entarteter Zustand) von "1" an. Die verbleibenden unteren Adreßbit XAj, /XAj (worin j = 12-1) sind eine Zähladresse CNAD< j> und eine invertierte Version davon. Somit, wenn das DRAM-Zellenfeld 13 durch das oberste Bit XA< 13> in zwei große Blöcke unterteilt ist, wie in Fig. 52 gezeigt ist, ermöglicht das Setzen der in Fig. 51 gezeigten Adreßbit XA13 und /XA13 beide auf "1", daß die zwei großen Blöcke simultan ausgewählt werden und die Wortleitungen der Adressen Xb und Xb + 4K gleichzeitig ausgewählt werden (Fig. 43).
Wenn das DRAM-Zellenfeld 13 in eine Mehrzahl von Zeilenblöcken unterteilt ist, von denen jeder mit einer Leseverstärkerschaltung versehen ist, können selbst wenn eine Mehrzahl von Wortleitungen gleichzeitig ausgewählt werden, die Daten in einer Speicherzelle zuverlässig aufgefrischt werden.
Bei der obigen Konfiguration wird eine X-Adresse als einen maximalen Wert von 8K aufweisend beschrieben. Wenn jedoch das DRAM- Zellenfeld 13 eine X-Adresse mit einem maximalen Wert von MxK aufweist, wird eine Adresse Xb + MxK/2 in der in Fig. 50 gezeigten Defektauffrischadreßprogrammierschaltung 95 programmiert.
Wenn es weiterhin eine Mehrzahl von defekten Auffrischwortleitungen gibt, ermöglicht das Vorsehen einer Mehrzahl von Defektauffrischadressierprogrammierschaltungen 95, daß jede defekte Auffrischwortleitung zu reparieren ist.
Wenn die Defektauffrischadressierprogrammierschaltung 95 eine Inversion des Wertes des zweithöchsten Bit Xb< 12> einer Defektauffrischadresse (einer Defektauffrischwortlineadresse) aufweist, die darin programmiert ist, und die Übereinstimmungserfassungsschaltung 96 erfaßt, ob eine untere 12-Bit Adresse übereinstimmt, wenn die Adressen Xb + 2K, Xb + 4K, Xb + 6K ausgewählt werden, wird auch die Defektauffrischadresse Xb ausgewählt. Genauer, bei der Addition einer Adresse für die Adreßprogrammierung wird die Addition Modulus 8K ausgeführt. Wenn zum Beispiel Xb + 6K > 8K ist, wird eine Adresse Xb-2K bezeichnet. Ein Aufintervall für eine defekte Auffrischwortleitung kann weiter verringert werden.
Wie oben beschrieben wurde ist gemäß der siebten Ausführungsform der vorliegenden Erfindung ein Auffrischintervall für eine defekte Auffrischwortleitung geeignet, daß es verringert wird zum Reparieren einer defekten Auffrischwortleitung, so daß eine vergrößerte Ausbeute erzielt werden kann. Weiter ist es nicht notwendig, eine defekte Auffrischwortleitung bei der Bestimmung eines Auffrischintervalles zu berücksichtigen, so daß ein Auffrischintervall eingestellt werden kann in Hinblick auf eine normale Wortleitung zum Vorsehen einer minimalen Frequenz von Auffrischtätigkeiten pro Zeiteinheit und somit eines verringerten Stromverbrauches.

Achte Ausführungsform

Fig. 53A zeigt schematisch eine Konfiguration des DRAM- Zellenfeldes 13 gemäß einer achten Ausführungsform der vorliegenden Erfindung. In Fig. 53A weist das DRAM-Zellenfeld 13 einen Auffrischbereich RFRG, der in dem Selbstauffrischmodus aufgefrischt wird, und eine defekte Auffrischwortleitung DRWL, die in dem Auffrischbereich RFRG enthalten ist, auf. Das DRAM- Zellenfeld 13 weist eine X-Adresse in dem Bereich von 1 bis 8K auf, der Auffrischbereich RFRG weist eine X-Adresse in dem Bereich von 2K + 1 bis 4K auf, und die defekte Auffrischwortleitung DRWL weist eine X-Adresse Xb auf.
Bei der in Fig. 53A gezeigten Konfiguration variiert in dem Selbstauffrischmodus eine X-Adresse von 2K + 1 bis 4K, wie in Fig. 53B dargestellt ist. Wenn eine Auffrischadresse eine Adresse Xb + 1K bezeichnet, wird auch gleichzeitig eine X-Adresse Xb bezeichnet, und eine defekte Auffrischwortleitung wird auf einen ausgewählten Zustand getrieben.
In Fig. 53B wird in Abhängigkeit der Speicherkapazität des Auffrischbereiches RFRG ein Auffrischintervall bis zu 62 us vergrößert. Mit einer Auffrischperiode von 128 ms kann in dem Selbstauffrischmodus ein Auffrischintervall zum Verringern eines mittleren Stromverbrauches vergrößert werden. Weiterhin wird die defekte Auffrischadresse Xb in einen 2K Auffrischzyklus zweimal ausgewählt, und die Daten in den mit einer defekten Aüffrischwortleitung verbundenen Speicherzellen werden zuverlässig gehalten. Mit anderen Worten, wenn ein Auffrischintervall in Abhängigkeit der Speicherkapazität des Auffrischbereiches RFRG vergrößert wird, können die in einer Speicherzelle, die in der Datenhalteeigenschaft unterlegen ist, ebenfalls zuverlässig aufgefrischt und gehalten werden.
Fig. 54A zeigt eine Konfiguration des DRAM-Zellenfeldes 13, das in Zeilenblöcke jeweils mit X-Adressen von 2K unterteilt ist. Ein Zeilenblock wird durch die zwei höchstwertigen Adreßbit XA13 und XA12 bezeichnet. Die unteren Adreßbit XA11-XA1 variieren in Abhängigkeit der Zähleradresse von dem Auffrischadreßzähler. Somit wird eine Auffrischtätigkeit in einem Zeilenblock durchgeführt, der durch die Adreßbit XA13 und XA12 bezeichnet ist.
Fig. 54B zeigt eine Konfiguration eines Zeilenblockes RB#, wenn er in zwei Unterzeilenblöcke RBU# und RBL# unterteilt ist. Es gibt 1K von X-Adressen in jedem der Unterzeilenblöcke RBU# und RBL#. Die Unterzeilenblöcke RBU# und RBL# werden durch das X- Adreßbit XA11 bezeichnet. Für die defekte Auffrischwortleitung DRWL wird eine Adresse einer Wortleitung DWL, die durch die gestrichelte Linie bezeichnet ist, die in dem Unterzeilenblock RBU# enthalten ist, als eine Defektauffrischreparaturadresse programmiert. Die Wortleitungen DRWL und DWL unterscheiden sich nur in dem Wert des Adreßbit XAL, und die verbleibenden unteren Adreßbit XA10-XA1 variieren gemäß der Zähleradresse von dem Auffrischadreßzähler.
Wenn somit einer der Zeilenblöcke RB# als ein Auffrischbereich RFRG bestimmt wird, wird eine Adresse für jeden Unterzeilenblock entsprechend der Hälfte der Speicherkapazität des bestimmten Zeilenblockes ersetzt. Genauer, wenn der Auffrischbereich RFRG X-Adressen einer Speicherkapazität MxK aufweist, wird eine Reparäturdefektadresse Xb (eine Adresse, wenn sie in einen ausgewählten Zustand gleichzeitig getrieben wird) auf Xb + MxK/2 gesetzt. Da eine Wortleitung gleichzeitig in den Unterzeilenblöcken RBU# und RBL# ausgewählt wird, sollte jeder der Unterzeilenblöcke RBU# und RBL# die Leserverstärkerschaltung unabhängig voneinander aktiviert haben. Somit ist die minimale Einheit des Auffrischbereiches RFRG zwei Leseverstärkerblöcke, die nicht eine Leseverstärkerschaltung teilen. Hier ist ein Leseverstärkerblock aus einer Leseverstärkerschaltung und einer Zeile von Speicherzellen aufgebaut.
Wie aus Fig. 54A und 54B ersichtlich ist, wenn der Auffrischbereich RFRG bestimmt ist und die defekte Auffrischwortleitung DRWL auch in dem Auffrischbereich RFRG enthalten ist, kann eine Defektauffrischadresse programmiert werden durch Invertieren eines Wertes eines Adreßbit nächst zu einer Auffrischbereichsbestimmungsadresse, d. h. das oberste der Adreßbit, das in Abhängigkeit des Zählwertes variiert, der von einem Auffrischadreßzähler ausgegeben wird.
Fig. 55 zeigt schematisch eine Konfiguration der Auffrischadreßerzeugerschaltung der SR-Steuerschaltung 20 einer Halbleitervorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung. In Fig. 55 enthält die SR-Steuerschaltung 20 einen Auffrischadreßzähler 20b, der die Zähladresse CNAD ausgibt, eine Halteblockgrößeneinstellschaltung 86, die eine Größe eines Auffrischbereiches einstellt, ein Halteblockadreßregister 87, das Information speichert, die einen Auffrischbereich bestimmt, eine Adreßwandlerschaltung 88, die auf ein Halteblockgrößenbestimmungssignal BZ von der Halteblockgrößeneinstellschaltung 86 zum Kombinieren der Zähladresse CNAD von dem Auffrischadreßzähler 20b und der Halteblockadresse BAAD von dem Halteblockadreßregister 87 miteinander zum Erzeugen eines kombinierten Adreßsignales RFADF reagiert, eine Defektauffrischadreßprogrammierschaltung 100, die eine X-Adresse speichert, die eine defekte Auffrischwortleitung bestimmt, eine Adreßverschiebeschaltung 101, die auf das Halteblockgrößenbestimmungssignal BZ von der Halteblockgrößeneinstellschaltung 86 reagiert zum Verschieben einer Defektauffrischadresse von der Defektauffrischadressierprogrammierschaltung 100, eine Übereinstimmungserfassungsschaltung 102, die eine Übereinstimmung des Adreßsignales RFADF von der Adreßwandlerschaltung 88 und einer verschobenen Defektauffrischadresse von der Adreßverschiebeschaltung 101 erfaßt, und eine Adreßerzeugerschaltung 103, die auf das Übereinstimmungserfassungssignal φCI von der Übereinstimmungserfassungsschaltung 102 reagiert, zum Einstellen der Adresse RFADF von der Adreßwandlerschaltung 88 zum Erzeugen der Auffrischzeilenadresse RFAD die einen ausgewählten Zustand sowohl einer X-Adresse, die durch die Adresse RFADF von der Adreßwandlerschaltung 88 bezeichnet ist, als auch eine Auffrischadresse Xb.
Obwohl ein Auffrischzeitgeber nicht gezeigt ist, wird ein Auffrischintervall in Abhängigkeit der Halteblockgröße eingestellt, wie bei der in Fig. 42 gezeigten Konfiguration.
Die Halteblockgrößeneinstellschaltung 86, das Halteblockadreßregister 87 und der Auffrischadreßzähler 20b sind die gleichen in der Konfiguration wie jene in Fig. 42 gezeigten, und die Adreßwandlerschaltung 88 ist die gleiche in der Konfiguration wie jene in Fig. 47 gezeigte. Ein Auffrischbereich wird durch die Adresse BAAD von dem Halteblockadreßregister 87 bestimmt, und eine X-Adresse in dem Auffrischbereich wird durch die Auffrischzähleradresse CNAD von dem Auffrischadreßzähler 20b bestimmt. Die Defektauffrischadreßprogrammierschaltung 100 speichert die Defektauffrischadresse Xb, die eine defekte Auffrischwortleitung bezeichnet, z. B. durch Programmieren eines Schmelzelementes.
Die Adreßverschiebeschaltung 101 reagiert auf das Halteblockgrößenbestimmungssignal BZ von der Halteblockgrößeneinstellschaltung 86 zum Invertieren eines Wertes des obersten Bit der X- Adressenbit, die in dem Selbstauffrischmodus variieren, zum Verschieben einer Defektauffrischadresse. Bei dieser Adreßverschiebetätigkeit wird die Zahl von X-Adressen der halben Kapazität der X-Adressen einer Halteblockgröße verschoben.
Fig. 56 zeigt schematisch eine Konfiguration der in Fig. 55 gezeigten Adreßverschiebeschaltung 101. In Fig. 56 enthält die Adreßverschiebeschaltung 101 eine Übergangspunkterfassungsschaltung 101a, die einen 0/1-Übergangspunkt des Halteblockgrößenbestimmungssignales BZ von der Halteblockgrößeneinstellschaltung 86 erfaßt, und eine Adreßwandlerschaltung 201b, die auf ein Übergangspunkterfassungssignal PB von der Übergangspunkterfassungsschaltung 101 reagiert, zum Invertieren eines Wertes eines Adreßbit entsprechend dem Übergangspunkt der Defektauffrischadresse Xb zum Ausgeben einer verschobenen Adresse SFAD (=Xb + MxK/2).
In dem Halteblockgrößenbestimmungssignal BZ ist ein Bereich, der durch ein Blockbestimmungssignal gesetzt wird, gleich "1" in dem Bitwert, und ein Bereich, der als Reaktion auf die Zähladresse CNAD, das von einem Auffrischadreßzähler ausgegeben wird, gleich "0" im Bitwert. Durch Erfassen eines solchen 0/1- Übergangspunktes kann das oberste Bit der Adreßbit, die in dem Selbstauffrischmodus variieren, erfaßt werden. Die Adreßwandlerschaltung 101b reagiert auf das Übergangspunkterfassungssignal PB zum Invertieren eines Bitwertes einer entsprechenden Ziffer der Defektauffrischadresse Xb. Die Inversion des Bitwertes erlaubt das Verschieben einer X-Adresse um die Hälfte einer Größe einer X-Adresse eines Auffrischbereiches (eines Halteblockes) (siehe Fig. 54A und 54B).
Fig. 57 zeigt eine beispielhafte Konfiguration der in Fig. 56 gezeigten Übergangspunkterfassungsschaltung 101. in Fig. 57 enthält die Übergangspunkterfassungsschaltung 101a eine EXOR- Schaltung (Nichtübereinstimmungserfassungsschaltung) 101aa, die entsprechend zu zwei benachbarten Bit vorgesehen ist, Halteblockgrößenbestimmungssignale BZ< k + 1> und BZ< k> zum Ausgeben eines Übergangspunkterfassungsbit PB< k> , wobei k = 12 bis 1 ist. Das oberste Bit oder das Übergangspunkterfassungssignal PB< 13> ist auf "0" fixiert.
Zum Beispiel nimmt in der in Fig. 57 gezeigten Konfiguration der Übergangspunkterfassungsschaltung 101a, wenn die Bit BZ< 13> und BZ< 12> beide gleich "1" sind und die verbleibenden Bit BZ< 11:1> alle gleich "0" sind, das Übergangspunkterfassungsbit BP< 11> den Wert "1" an, und die verbleibenden Bit nehmen alle "0" an. Wenn eine X-Adresse eine 13 Bit Adresse ist, werden die zwei obersten Bit davon durch eine Adresse von dem Halteblockadreßregister 87 gesetzt und fixiert. Die verbleibenden Adreßbit variieren in Abhängigkeit der Fehleradresse von einem Auffrischadreßzähler. Somit kann als Reaktion auf das Übergangspunkterfassungssignalbit BP< 11> in der Adreßwandlerschaltung 101b ein entsprechender Bitwert zum Verschieben einer Adresse invertiert werden.
Fig. 58 zeigt eine exemplarische Konfiguration der in Fig. 56 gezeigten Adreßwandlerschaltung 101b. Die Adreßwandlerschaltung 101b weist eine Auswahlschaltung identisch in der Konfiguration auf, die eine für jedes Verschiebungsadreßbit vorgesehen ist.
Fig. 58 zeigt repräsentativ eine Konfiguration einer Auswahlschaltung für eine 1 Bit-Verschiebeadresse SFAD< j> .
In Fig. 58 enthält eine Auswahlschaltung in der Adreßwandlerschaltung 101b einen Inverter 101ba, der ein Defektauffrischadreßbit Xb< j> invertiert, einen Inverter 101bb, der ein Übergangspunkterfassungsbit PB< j> invertiert, ein CMOS- Übertragungsgatter 101bc, das auf das Übergangspunkterfassungsbit PB< j> und ein von dem Inverter 101bb ausgegebenes Signal reagiert, zum Durchlassen eines Signales, das von dem Inverter 101ba ausgegeben ist, und ein CMOS-Übertragungsgatter 101bd, das auf das Übergangspunkterfassungsbit PB< j> und ein von dem Inverter 101bb ausgegebenes Signal reagiert, zum Durchlassen des Defektauffrischadreßbit Xb< j> . Die CMOS-Übertragungsgatter 101bc und 101bd schalten komplementär ein zum Erzeugen eines verschobenen Auffrischadreßbit SFAD< j> .
Wenn das Übertragungspunkterfassungsbit PB< j> gleich "1" ist, wird das Übertragungsgatter 101bc eingeschaltet, und ein Wert einer invertierten Version des Defektauffrischadreßbit Xb< j> wird als verschobenes Adreßbit SFAD< j> ausgegeben. Wenn das Übertragungspunkterfassungsbit PB< j> gleich "0" ist, wird das CMOS-Übertragungsgatter 101bd eingeschaltet, und ein Defektauffrischadreßbit Xb< j> wird als verschobenes Adreßbit SFAD< j> ausgegeben. Durch Invertieren eines Bitwertes eines Defektauffrischadreßbit Xb< j> kann die Adresse Xb einer defekten Auffrischwortleitung um 2j verschoben werden.
Fig. 59 zeigt schematisch einen Aufbau der in Fig. 55 gezeigten Adreßerzeugerschaltung 103. Die Adreßerzeugerschaltung 103 enthält die Adreßwandlerschaltungen identisch in der Konfiguration, und sie sind eine für jedes Auffrischadreßbit vorgesehen. Folglich zeigt Fig. 59 repräsentativ eine Konfiguration für eine 1 Hit Auffrischadresse RFAD< j> .
In Fig. 59 enthält die Adreßerzeugerschaltung 103 eine AND- Schaltung 103a, die das Übereinstimmungserfassungssignal φCI von der in Fig. 55 gezeigten Übereinstimmungserfassungsschaltung 102 und ein Übergangspunkterfassungsbit PB< j> von der in Fig. 56 gezeigten Übergangspunkterfassungsschaltung 101a empfängt, einen Inverter 103b, der ein umgewandeltes Adreßbit RFADF< j> von der in Fig. 55 gezeigten Adreßwandlerschaltung 88 invertiert, eine OR-Schaltung 103c, die ein von der AND-Schaltung 103a ausgegebenes Signal und ein von dem Inverter 103b ausgegebenes Signal empfängt, zum Ausgeben eines komplementären Adreßbit /RFADj(/Xj), und eine OR-Schaltung 103d, die ein von der AND- Schaltung 103a ausgegebenes Signal und das konvertierte Adreßbit RFADF< j> empfängt, zum Ausgeben eines Auffrischadreßbit RFADj(Xj). Die komplementären Adreßbit RFADj und /RFADj werden an den Zeilendekoder des DRAM-Zellenfeldes angelegt.
Wenn das Übereinstimmungserfassungssignal φCI auf einem niedrigen Pegel ist, gibt die AND-Schaltung 103 ein Signal des niedrigen Pegels aus, und die OR-Schaltungen 103c und 103d reagieren auf das konvertierte Adreßbit RFADF< j> zum Erzeugen der komplementären Adreßbit /RFADj und RFADj. Somit wird in diesem Zustand als Reaktion auf die konvertierte Auffrischadresse RFADF von der in Fig. 55 gezeigten Adreßwandlerschaltung 88 eine X-Adresse bezeichnet, und eine Auffrischtätigkeit wird durchgeführt.
Wenn das Übereinstimmungserfassungssignal φCI auf einem hohen Pegel ist, gibt es zwei Zustände. Wenn das Übergangspunkterfassungsbit PB< j> auf einem niedrigen Pegel ist, gibt die AND- Schaltung 103 ein Signal des niedrigen Pegels aus, und komplementäre Adreßbit /RFADj und RFADj werden als Reaktion auf das konvertierte Adreßbit RFADF< j> erzeugt. Wenn das Übergangspunkterfassungsbit PB< j> auf einem hohen Pegel ("1") ist, nehmen die Adreßbit /RFADj und RFADj von den OR-Schaltungen 103c und 103d beide einen hohen Pegel an, und das Adreßbit wird in einen sogenannten "beide ausgewählte Zustände" versetzt. Dieses Adreßbit RFAD< j> wird in einen degenerierten Zustand gesetzt, und eine Wortleitung, die durch eine Defektauffrischadresse und eine Auffrischadresse, die durch Verschieben der wirksamen Auffrischadresse erhalten ist, wird in einen ausgewählten Zustand getrieben. Wenn es eine defekte Auffrischwortleitung in einem Auffrischbereich gibt, kann ein Auffrischintervall für die defekte Auffrischwortleitung im Vergleich mit der für eine andere normale Wortleitung reduziert werden, zum Halten der in einer Speicherzelle gespeicherten Daten so zuverlässig bei der siebten Ausführungsform.
Es soll angemerkt werden, daß bei der Konfiguration der achten Ausführungsform auch eine Registerschaltung mit einem Kondensator wie bei der fünften Ausführungsform vorgesehen sein kann, so daß in dem Selbstauffrischmodus die Stromversorgung getrennt werden kann und die in dem Kondensator gespeicherten Daten aufgefrischt werden können.
Die achte Ausführungsform der vorliegenden Erfindung kann einen Effekt ähnlich zu jenen der sechsten und der siebten Ausführungsform vorsehen.

Andere Anwendung

Bei der obigen Beschreibung weist die Halbleitervorrichtung eine dynamische Halbleiterspeichervorrichtung und eine Logikschaltung auf, die auf einem einzelnen Halbleiterchip integrierte sind. Die Konfiguration in der ersten bis achten Ausführungsformen können jedoch auf eine dynamische Halbleiterspeichervorrichtung unabhängig angewandt werden.
Die Konfigurationen der sechsten bis achten Ausführungsform können nicht nur auf eine Halbleitervorrichtung mit einer Logikschaltung und einem dynamischen Direktzugriffsspeicher, die auf einem einzelnen Halbleiterchip gebildet sind, angewendet werden, sondern auch auf eine Halbleitervorrichtung mit einem Selbstauffrischmodus unabhängig von der Anordnung zum Steuern einer Stromversorgungsspannung.
Weiterhin ist in der sechsten bis achten Ausführungsform die Zahl der X-Adressen in dem DRAM-Zellenfeld nicht auf 8K begrenzt.
Somit kann gemäß der vorliegenden Erfindung ein deutlich verringerter Stromverbrauch in dem Selbstauffrischmodus (dem Schlafmodus) erzielt werden, ohne daß eine Zugriffstätigkeit in dem normalen Modus negativ beeinflußt wird.
Obwohl die vorliegende Erfindung im einzelnen beschrieben und dargestellt worden ist, ist klar zu verstehen, daß dasselbe nur als Weg der Darstellung und des Beispieles ist und nicht als Weg der Begrenzung genommen werden kann, der Umfang der vorliegenden Erfindung ist nur durch den Inhalt der beigefügten Ansprüche begrenzt.

Claims

1. Halbleitervorrichtung (10) mit

einer Mehrzahl von Speicherzellen mit darin gespeicherten Daten, die in einer vorbestimmten Zeitdauer aufgefrischt werden;

einer auffrischbezogenen Schaltung (14a) zum Auffrischen der in der Mehrzahl von Speicherzellen gespeicherten Daten in einem Auffrischmodus;

einer Peripherieschaltung (14b), die sich von der auffrischbezogenen Schaltung (14a) unterscheidet, zum Ausführen mindestens einer Tätigkeit, die sich auf den Zugriff auf die Mehrzahl von Speicherzellen bezieht;

einer ersten Stromquellenschaltung (22c) zum Liefern einer Betriebsstromquellenspannung an die auffrischbezogene Schaltung;

einer zweiten Stromquellenschaltung (22b), die getrennt von der ersten Stromquellenschaltung (22c) vorgesehen ist, zum Liefern einer Betriebsstromquellenspannung an die Peripherieschaltung (14b);

einer Logikschaltung (12) zum Kommunizieren von Daten mit der Mehrzahl von Speicherzellen;

einer dritten Stromquellenschaltung (22a) zum Liefern einer Betriebsstromquellenspannung (VC1) an die Logikschaltung; und

einer Stromversorgungssteuerschaltung (25), die auf ein 8etriebsmodusbezeichnungssignal reagiert, zum Einstellen einer Spannungsversorgung von mindestens der zweiten Stromquellenschaltung (22b), wobei die Stromversorgungssteuerschaltung (25) die erste und die zweite Stromquellenschaltung (22c, 22b) in voneinander verschiedene Stromversorgungszustände versetzt, wenn das Betriebsmodusbezeichnungssignal den Auffrischmodus bezeichnet, und die Stromversorgungssteuerschaltung (25) ein Mittel aufweist zum Steuern der dritten Stromquellenschaltung (22a) zum Stoppen des Lieferns der Betriebsstromquellenspannung (VC1) an die Logikschaltung (12), wenn das Betriebsmodusbezeichnungssignal den Auffrischmodus bezeichnet, und die erste und die zweite Stromquellenschaltung (22c, 22b) in einen identischen Stromversorgungszustand versetzt, wenn das Betriebmodusbezeichnungssignal einen normalen Modus unterschiedlich von dem Auffrischmodus bezeichnet.

2. Halbleitervorrichtung nach Anspruch 1,

bei der die zweite Stromquellenschaltung (22b) einen Feldeffekttransistor mit isoliertem Gate (PQ, NQ) enthält, der zwischen einem Stromquellenknoten (1, 2) und einer Stromquellenleitung (3, 4) vorgesehen ist; und

die Stromversorgungssteuerschaltung (25) ein Mittel zum Setzen des Feldeffekttransistors mit isoliertem Gate (PQ, NQ) in einen Aus-Zustand, wenn das Betriebsmodusbezeichnungssignal den Auffrischmodus bezeichnet, enthält.

3. Halbleitervorrichtung nach Anspruch 1, bei der die zweite Stromquellenschaltung (22b) einen Lecktrennfeldeffekttransistor mit isoliertem Gate (PQ1, NQ1) enthält, der zwischen einem Stromquellenknoten (1b, 2b) und einer Stromquellenleitung (3b, 4b) vorgesehen ist und eine Schwellenspannung größer in dem Absolutwert als eine Schwellenspannung eines Feldeffekttransistors (PT, NT), der in der Peripherieschaltung (14b) enthalten ist, aufweist; und die Stromversorgungssteuerschaltung (25) den Lecktrennfeldeffekttransistor mit isoliertem Gate (PQ1, NQ1) in einen Aus- Zustand versetzt, wenn das Betriebsmodusbezeichnungssignal den Auffrischmodus bezeichnet.

4. Halbleitervorrichtung nach Anspruch 1, bei der die zweite Stromquellenschaltung einen Lecktrennfeldeffekttransistor mit isoliertem Gate (PQb, NQb) enthält, der zwischen einem Stromquellenknoten (1b, 2b) und einer Stromquellenleitung (3b, 4b) vorgesehen ist, und eine Schwellenspannung gleich einer Schwellenspannung eines Feldeffekttransistors mit isoliertem Gate (PT, NT), der in der Peripherieschaltung (14b) enthalten ist, aufweist, wobei der Lecktrennfeldeffekttransistor mit isoliertem Gate (PQb, NQb) eine Größe aufweist, die zum Vorsehen in einem Aus-Zustand eines Betrages eines Leckstromes kleiner als ein Gesamtbetrag des Leckstromes der Peripherieschaltung (14b) eingestellt ist; und die Stromversorgungssteuerschaltung (25) ein Mittel zum Versetzen des Lecktrennfeldeffekttransistors mit isoliertem Gate (PQb, NQb) in einen Aus-Zustand, wenn das Betriebsmodusbezeichnungssignal den Auffrischmodus bezeichnet, enthält.

5. Halbleitervorrichtung nach Anspruch 1, bei der die zweite Stromquellenschaltung (22b) einen Lecktrennfeldeffekttransistor mit isoliertem Gate (PQd, NQd), der zwischen einen Stromquellenknoten (1b, 2b) und eine Stromquellenleitung (3b, 4b) geschaltet ist, enthält;

die Peripherieschaltung (14b) einen Feldeffekttransistor mit isoliertem Gate (PT, NT) als eine Komponente enthält; und

die Stromversorgungssteuerschaltung (25) den Lecktrennfeldeffekttransistor mit isoliertem Gate (PQd, NQd) in einen Aus- Zustand tiefer als ein Aus-Zustand des Feldeffekttransistors mit isoliertem Gate (PT, NT) der Peripherieschaltung (14b) versetzt.

6. Halbleitervorrichtung nach Anspruch 1, bei der die erste Stromquellenschaltung (22c) einen ersten Stromquellenknoten, der eine extern angelegte erste Stromquellenspannung (EV3) empfängt, enthält;

die zweite Stromquellenschaltung (22b) einen zweiten Stromquellenknoten (1b, 2b), der eine extern angelegte zweite Stromquellenspannung (EV2) empfängt, und einen Lecktrennfeldeffekttransistor mit isoliertem Gate (PQ, NQ), der zwischen dem zweiten Stromquellenknoten (1b, 2b) und einer Stromquellenleitung (3b, 4b), die mit der Peripherieschaltung verbunden ist, enthält; und

die Stromversorgungssteuerschaltung (25) ein Mittel zum Versetzen des Lecktrennfeldeffekttransistors mit isoliertem Gate (PQ, NQ) in einen Aus-Zustand, wenn das Betriebsmodusbezeichnungssignal den Auffrischmodus bezeichnet, enthält.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, weiter mit einer Wannenpotentialsteuerschaltung (25a, 25b), die auf das Betriebsmodusbezeichnungssignal reagiert, zum Einstellen eines Potentiales eines Halbleitersubstratbereiches, auf dem mindestens eine der Peripherieschaltung (14b) und der auffrischbezogenen Schaltung (14a) gebildet ist, wobei die Wannenpotentialsteuerschaltung (25a, 25b) ein Mittel zum Erhöhen eines Potentiales des Halbleitersubstratbereiches im Absolutwert, wenn das Betriebsmodusbezeichnungssignal den Auffrischmodus bezeichnet, über das Potential, wenn das Betriebsmodusbezeichnungssignal den normalen Modus bezeichnet, enthält.

8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, bei der die Stromversorgungssteuerschaltung (25) ein Mittel (31b) zum Erhöhen einer Impedanz der zweiten Stromquellenschaltung (22b) zum Stoppen der Lieferung der Betriebsstromquellenspannung an die Peripherieschaltung (14b), wenn das Betriebsmodusbezeichnungssignal den Auffrischmodus bezeichnet, enthält.