KR20230097169A - 메모리 시스템의 전력 관리 - Google Patents
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Abstract
특정 양상에서, 메모리 시스템은 적어도 하나의 메모리 장치 및 적어도 하나의 메모리 장치에 연결된 메모리 제어기를 포함한다. 메모리 장치 각각은 메모리 셀의 어레이 및 메모리 셀의 어레이에 연결된 제어 로직을 포함한다. 메모리 제어기 및 적어도 하나의 메모리 장치의 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받을 수 있다. 메모리 장치의 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받을 수 있다. 메모리 제어기는, 메모리 동작의 제1 큐를 유지하고 - 제1 큐의 메모리 동작의 실행은 제1 전원으로부터의 전력의 소비를 야기함 - ; 메모리 동작의 제2 큐를 유지하며 - 제2 큐의 메모리 동작의 실행은 제2 전원으로부터의 전력의 소비를 야기함 - ; 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 제1 전원 및 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하며; 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 실행하며; 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 제1 큐 또는 제2 큐에서의 후속하는 메모리 동작을 지연시키도록 구성될 수 있다.
Description
본 개시는 메모리 시스템 및 그 동작 방법에 관한 것이다.
플래시 메모리는, 전기적으로 소거되고 재프로그래밍될 수 있는 저비용, 고밀도의 비휘발성 솔리드-스테이트 저장 매체이다. NAND 플래시 평면의 수가 증가하고 판독-기입 성능이 향상됨에 따라서, 솔리드-스테이트 저장 제품에서, 특히 UFS(Universal flash storage) 칩에서, 피크 전력 관리가 더 중요해졌다. 액세스 가능한 NAND 메모리 장치의 수를 제한하고, 병렬 동작의 총 수를 제한하는 것을 기반으로 하는 기존의 피크 전력 제어 방법은 유연하지 않으며 전원이 제공하는 사용 가능 여분을 완전하게 활용하지 못한다. 따라서, 메모리 성능을 높이도록 기존의 전력 관리 방법을 개선하는 것이 바람직하다.
일 양상에서, 메모리 시스템은 적어도 하나의 메모리 장치 및 적어도 하나의 메모리 장치에 연결된 메모리 제어기를 포함할 수 있다. 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 메모리 셀의 어레이에 연결된 제어 로직을 포함할 수 있다. 메모리 제어기 및 적어도 하나의 메모리 장치의 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받을 수 있다. 적어도 하나의 메모리 장치의 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받을 수 있다. 메모리 제어기는, 메모리 동작의 제1 큐를 유지하고 - 제1 큐의 메모리 동작의 실행은 제1 전원으로부터의 전력의 소비를 야기함 - ; 메모리 동작의 제2 큐를 유지하며 - 제2 큐의 메모리 동작의 실행은 제2 전원으로부터의 전력의 소비를 야기함 - ; 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 제1 전원 및 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하며; 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 실행하며; 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 제1 큐 또는 제2 큐에서의 후속하는 메모리 동작을 지연시키도록 구성될 수 있다.
다른 양상에서, 메모리 시스템의 전력을 관리하는 방법이 제공된다. 메모리 시스템은, 적어도 하나의 메모리 장치와, 적어도 하나의 메모리 장치에 연결된 메모리 제어기를 포함할 수 있다. 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 메모리 셀의 어레이에 연결된 제어 로직을 포함할 수 있다. 메모리 제어기 및 적어도 하나의 메모리 장치의 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받을 수 있다. 적어도 하나의 메모리 장치의 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받을 수 있다. 이 방법은, 메모리 동작의 제1 큐를 유지하는 단계를 포함할 수 있고, 제1 큐의 메모리 동작의 실행은 제1 전원으로부터의 전력의 소비를 야기할 수 있다. 이 방법은, 또한 메모리 동작의 제2 큐를 유지하는 단계를 포함할 수 있고, 제2 큐의 메모리 동작의 실행은 제2 전원으로부터의 전력의 소비를 야기할 수 있다. 이 방법은 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 제1 전원 및 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하는 단계를 더 포함할 수 있다. 이 방법은, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 실행하는 단계를 더 포함할 수 있다. 이 방법은, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 제1 큐 또는 제2 큐에서의 후속하는 메모리 동작을 지연시키는 단계를 더 포함할 수 있다.
또 다른 양상에서, 비일시적 컴퓨터 판독 가능 매체가 제공된다. 비일시적 컴퓨터 판독 가능 매체는, 메모리 시스템의 메모리 제어기에 의해 실행될 때 메모리 제어기로 하여금 메모리 시스템의 전력을 관리하는 방법을 수행하게 하는 명령어를 저장한다. 메모리 시스템은, 적어도 하나의 메모리 장치와, 적어도 하나의 메모리 장치에 연결된 메모리 제어기를 포함할 수 있다. 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 메모리 셀의 어레이에 연결된 제어 로직을 포함할 수 있다. 메모리 제어기 및 적어도 하나의 메모리 장치의 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받을 수 있다. 적어도 하나의 메모리 장치의 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받을 수 있다. 이 방법은 메모리 동작의 제1 큐를 유지하는 단계를 포함할 수 있고, 제1 큐의 메모리 동작의 실행은 제1 전원으로부터의 전력의 소비를 야기한다. 방법은 메모리 동작의 제2 큐를 유지하는 단계를 포함할 수 있고, 제2 큐의 메모리 동작의 실행은 제2 전원으로부터의 전력의 소비를 야기한다. 이 방법은 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 제1 전원 및 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하는 단계를 더 포함할 수 있다. 이 방법은, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 실행하는 단계를 더 포함할 수 있다. 이 방법은, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 제1 큐 또는 제2 큐에서의 후속하는 메모리 동작을 지연시키는 단계를 더 포함할 수 있다.
본 명세서에 포함되며 명세서의 일부를 이루는 첨부 도면은 본 개시의 양상을 예시하며, 이는 상세한 설명과 함께, 본 개시의 원리를 설명하고, 관련 기술 분야의 당업자가 본 개시를 작성해서 사용할 수 있게 하는 역할을 한다.
도 1은 본 개시의 몇몇 양상에 따른, 메모리 시스템을 갖는 예시적인 시스템의 블록도를 예시한다.
도 2a는 본 개시의 몇몇 양상에 따른, 메모리 장치를 갖는 예시적인 메모리 카드를 예시한다.
도 2b는 본 개시의 몇몇 양상에 따른, 메모리 장치를 갖는 예시적인 솔리드 스테이트 드라이브(SSD)를 예시한다.
도 3은 본 개시의 몇몇 양상에 따른, 주변 회로를 포함하는 예시적인 메모리 장치의 개략도를 예시한다.
도 4는 본 개시의 몇몇 양상에 따른, 메모리 셀 어레이 및 주변 회로를 포함하는 예시적인 메모리 장치의 블록도를 예시한다.
도 5a는 본 개시의 몇몇 양상에 따른, 메모리 시스템의 예시적인 구현예를 예시한다.
도 5b는 본 개시의 몇몇 양상에 따른, 메모리 시스템의 예시적인 구현예를 예시한다.
도 6은 본 개시의 몇몇 양상에 따른, 전원 과부하를 방지하기 위한 개선된 전력 관리 메커니즘을 갖는 예시적인 메모리 시스템을 예시한다.
도 7은 본 개시의 몇몇 양상에 따른, 메모리 시스템의 전력을 관리하는 예시적인 방법의 흐름도를 예시한다.
도 8은 본 개시의 몇몇 양상에 따른, 메모리 시스템의 전력을 관리하는 다른 예시적인 방법의 흐름도를 예시한다.
본 개시는 첨부 도면을 참조하여 설명될 것이다.
도 1은 본 개시의 몇몇 양상에 따른, 메모리 시스템을 갖는 예시적인 시스템의 블록도를 예시한다.
도 2a는 본 개시의 몇몇 양상에 따른, 메모리 장치를 갖는 예시적인 메모리 카드를 예시한다.
도 2b는 본 개시의 몇몇 양상에 따른, 메모리 장치를 갖는 예시적인 솔리드 스테이트 드라이브(SSD)를 예시한다.
도 3은 본 개시의 몇몇 양상에 따른, 주변 회로를 포함하는 예시적인 메모리 장치의 개략도를 예시한다.
도 4는 본 개시의 몇몇 양상에 따른, 메모리 셀 어레이 및 주변 회로를 포함하는 예시적인 메모리 장치의 블록도를 예시한다.
도 5a는 본 개시의 몇몇 양상에 따른, 메모리 시스템의 예시적인 구현예를 예시한다.
도 5b는 본 개시의 몇몇 양상에 따른, 메모리 시스템의 예시적인 구현예를 예시한다.
도 6은 본 개시의 몇몇 양상에 따른, 전원 과부하를 방지하기 위한 개선된 전력 관리 메커니즘을 갖는 예시적인 메모리 시스템을 예시한다.
도 7은 본 개시의 몇몇 양상에 따른, 메모리 시스템의 전력을 관리하는 예시적인 방법의 흐름도를 예시한다.
도 8은 본 개시의 몇몇 양상에 따른, 메모리 시스템의 전력을 관리하는 다른 예시적인 방법의 흐름도를 예시한다.
본 개시는 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시적인 목적을 위한 것이라는 것을 이해해야 한다. 이와 같이, 다른 구성 및 배열이 본 개시의 범위로부터 벗어나지 않고 사용될 수도 있다. 또한, 본 개시는 다양한 다른 응용 분야에서 이용될 수도 있다. 본 개시에서 설명된 바와 같은 기능적 및 구조적 특징은 서로 및 도면에 구체적으로 묘사되지 않은 방식으로 조합되고, 조정되고, 수정될 수 있으며, 따라서 이러한 조합, 조정, 및 수정은 본 개시의 범주 내에 있다.
일반적으로, 전문 용어가 적어도 부분적으로 맥락에서 사용되는 것으로부터 이해될 수 있다. 예를 들어, 본원에서 사용되는 용어 "하나 이상"은 적어도 부분적으로 맥락에 의존하여, 단수형 의미로 임의의 특징, 구조, 또는 특성을 설명하기 위해 사용될 수도 있고 또는 복수형 의미로 특징, 구조, 또는 특성의 조합을 설명하기 위해 사용될 수도 있다. 마찬가지로, "일"("a", "an"), 또는 "그"("the")와 같은 용어는 다시, 적어도 문맥에 부분적으로 의존하여 단수의 사용을 전달하거나 복수의 사용을 전달하도록 이해될 수 있다. 덧붙여, "기반하여"라는 용어는 반드시 요소의 배타적인 집합을 전달하는 것은 아니라는 것을 이해할 수 있을 것이며, 적어도 부분적으로는 문맥에 의존하여 반드시 명시적으로 기재되지 않은 추가 요소가 존재할 수도 있다.
NAND 플래시 평면의 수가 증가하고 판독-기입 성능이 향상됨에 따라서, 솔리드-스테이트 저장 제품에서 피크 전력 관리가 더 중요해졌다. 피크 전력 제어의 핵심은 병렬 메모리 동작의 수를 제한하는 것이다.
일반적인 해결 방안은 액세스 가능한 메모리 장치의 수를 상위 계층으로 제한하는 것이다. 예를 들어, 8개의 다이를 4개의 다이로서 관리해서, 병렬 동작의 수가 한계를 초과하지 않게 한다. 그러나, 이 방법은 상위 계층 플래시 메모리 관리 알고리즘을 포함하기 때문에 탄력적이지 않으며, 병렬-동작 다이의 최대 수를 유동적으로 조정하기 어렵다. 나아가, 성능이 영향을 받는다. 예를 들어, 기입 동작을 위한 병렬 동작 다이의 최대 수를 제한하기 때문에, 판독 동작 성능도 제한된다.
다른 해결 방안은 메모리 동작의 타입에 기반해서 병렬 동작의 수를 기록하는 것이다. 병렬 동작의 수가 임계값을 초과하면, 동작은 더 이상 트리거되지 않는다. 그러나 이 방법도 탄력성이 부족하다. 예를 들어, 다수의 다이가 동시에 다른 동작을 갖는 경우에, 모든 시나리오를 커버하는 것은 어렵다. 또한 각각의 동작이 실행 중인 다이로서 기록되면, 피크 전력 범위 내에서 완전한 성능을 제공하지 못할 수 있다. 또한, 메모리 동작이 지연되면 메모리 장치의 캐싱 동작을 활용하지 못하게 될 수 있다.
본 출원은, 상술한 문제 중 하나 이상을 해결하는 개선된 전력 관리 해결 방안을 제공한다.
도 1은 본 개시의 몇몇 양상에 따른, 메모리 시스템(102)을 갖는 예시적인 시스템(100)의 블록도를 예시한다. 시스템(100)은 이동 전화, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿, 차량 컴퓨터, 게임 콘솔, 프린터, 포지셔닝 장치, 웨어러블 전자 기기, 스마트 센서, 가상 현실(VR) 장치, 증강 현실(AR) 장치, 또는 스토리지를 구비한 임의의 다른 적절한 전자 장치나 시스템일 수 있다. 도 1에 도시된 바와 같이, 시스템(100)은 호스트(108), 및 하나 이상의 메모리 장치(104)와 메모리 제어기(106)를 가진 메모리 시스템(102)을 포함할 수 있다. 호스트(108)는 중앙 처리 장치(CPU)와 같은 전자 장치의 프로세서, 또는 애플리케이션 프로세서(AP)와 같은 SoC(System-on-Chip) 일 수 있다. 호스트(108)는 메모리 시스템(102)과 데이터를 송수신하도록 구성될 수 있다.
메모리 장치(104)는 본 개시에 개시된 임의의 메모리 장치일 수 있다. 예를 들어, 메모리 장치(104)는 NAND 플래시 메모리 장치일 수도 있고 또는 NOR 플래시 메모리 장치일 수도 있다. 이하의 설명에서, NAND-기반 메모리 장치(104)는 향상된 전력 관리 해결 방안을 개시하기 위한 예로서 사용된다. 개시된 전력 관리 솔루션은 다른 타입의 메모리 장치에도 적용될 수 있다는 점에 주의한다.
메모리 제어기(106)는 일부 구현예에 따라서, 메모리 장치(104) 및 호스트(108)에 연결되고 메모리 장치(104)를 제어하도록 구성된다. 메모리 제어기(106)는 메모리 장치(104)에 저장된 데이터를 관리하고 호스트(108)와 통신할 수 있다. 일부 구현예에서, 메모리 제어기(106)는 보안 디지털(SD) 카드, 컴팩트 플래시(CF) 카드, 범용 직렬 버스(USB) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 휴대 전화 등과 같은 전자 장치에서 사용하기 위한 다른 매체와 같은 낮은 듀티-사이클 환경에서 동작하도록 설계된다. 일부 구현예에서, 메모리 제어기(106)는 스마트폰, 태블릿, 랩톱 컴퓨터 등과 같은 모바일 장치용 데이터 저장소, 및 엔터프라이즈 저장 어레이로 사용되는 높은 듀티-사이클 환경 SSD 또는 내장형 멀티-미디어-카드(eMMC)에서 동작하도록 설계된다. 메모리 제어기(106)는 판독, 소거 및 프로그램 동작과 같은 메모리 장치(104)의 동작을 제어하도록 구성될 수 있다. 메모리 제어기(106)는 또한 불량-블록 관리, 가비지 수집(garbage collection), 논리-대-물리 주소 변환, 마모 평준화, 등을 포함하는 메모리 장치(104)에 저장되었거나 저장될 데이터에 대해 다양한 기능을 관리하도록 구성될 수 있다. 일부 구현예에서, 메모리 제어기(106)는 메모리 장치(104)로부터 판독되거나 메모리 장치(104)에 기록된 데이터와 관련하여 오류 체크 및 정정 코드(ECC)를 프로세싱하도록 더 구성된다. 임의의 다른 적합한 기능은 또한 예를 들어 메모리 장치(104)를 포맷하는 것과 같이 메모리 제어기(106)에 의해 수행될 수 있다. 메모리 제어기(106)는 특정 통신 프로토콜에 따라 외부 장치(예를 들어, 호스트(108))와 통신할 수 있다. 예를 들어, 메모리 제어기(106)는 USB 프로토콜, MMC 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, 직렬-ATA 프로토콜, 병렬-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(통합 드라이브 전자 장치) 프로토콜, Firewire 프로토콜 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 장치와 통신할 수 있다. 본원에 개시된 바와 같이, 메모리 제어기(106)는 메모리 시스템(102)의 동작 속도를 향상시키기 위해서 메모리 시스템(102)의 전력을 관리하도록 구성될 수 있다.
메모리 제어기(106) 및 하나 이상의 메모리 장치(104)는 다양한 타입의 저장 장치에 통합될 수 있으며, 예를 들어, UFS(Universal Flash Storage) 패키지 또는 eMMC 패키지와 같은 동일한 패키지에 포함될 수 있다. 즉, 메모리 시스템(102)은 상이한 타입의 최종 전자 제품으로 구현되어서 및 패키징될 수 있다. 도 2a에 도시된 일 예에서, 메모리 제어기(106) 및 단일 메모리 장치(104)는 메모리 카드(202)에 통합될 수 있다. 메모리 카드(202)는 PC 카드(PCMCIA, 개인용 컴퓨터 메모리 카드 국제 협회), CF 카드, 스마트 미디어(SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(202)는 메모리 카드(202)를 호스트(예를 들어, 도 1의 호스트(108))와 연결하는 메모리 카드 커넥터(204)를 더 포함할 수 있다. 도 2b에 도시된 바와 같은 다른 예에서, 메모리 제어기(106) 및 다중 메모리 장치(104)는 SSD(206)에 통합될 수 있다. SSD(206)는, SSD(206)를 호스트(예를 들어, 도 1의 호스트(108))에 연결하는 SSD 커넥터(208)를 더 포함할 수 있다. 일부 구현예에서, SSD(206)의 저장 용량 및/또는 동작 속도는 메모리 카드(202)보다 더 크다.
도 3은 본 개시의 일부 양상에 따른 주변 회로를 포함하는 예시적인 메모리 장치(300)의 개략적인 회로도를 예시한다. 메모리 장치(300)는 도 1의 메모리 장치(104)의 예일 수 있다. 메모리 장치(300)는 메모리 셀 어레이(301) 및 메모리 셀 어레이(301)에 연결된 주변 회로(302)를 포함할 수 있다. 메모리 셀 어레이(301)는 메모리 셀(306)이 기판(도시되지 않음) 위로 수직으로 각각 연장되는 NAND 메모리 스트링(308)의 어레이 형태로 제공되는 NAND 플래시 메모리 셀 어레이일 수 있다. 일부 구현예에서, 각각의 NAND 메모리 스트링(308)은 직렬로 연결되고 수직으로 적층된 복수의 메모리 셀(306)을 포함한다. 각각의 메모리 셀(306)은 메모리 셀(306)의 영역 내에 트랩된 전자의 수에 의존하는 전압 또는 전하와 같은 연속적인 아날로그 값을 유지할 수 있다. 각각의 메모리 셀(306)은 플로팅-게이트 트랜지스터를 포함하는 부동 게이트 타입의 메모리 셀 이거나 전하-트랩 트랜지스터를 포함하는 전하-트랩 타입의 메모리 셀일 수 있다.
일부 구현예에서, 각각의 메모리 셀(306)은 2개의 가능한 메모리 상태를 갖고 따라서 1 비트의 데이터를 저장할 수 있는 단일-레벨 셀(SLC)이다. 예를 들어, 제1 메모리 상태 "0"은 전압의 제1 범위에 대응할 수 있고, 제2 메모리 상태 "1"은 전압의 제2 범위에 대응할 수 있다. 일부 구현예에서, 각각의 메모리 셀(306)은 4개보다 많은 메모리 상태에서 단일 비트보다 많은 데이터를 저장할 수 있는 다중-레벨 셀(MLC)이다. 예를 들어, MLC는 셀당 2 비트, 셀당 3 비트(트리플-레벨 셀(TLC: triple-level cell)로 알려짐), 또는 셀당 4 비트(쿼드-레벨 셀(QLC: quad-level cell)로 알려짐)를 저장할 수 있다. 각각의 MLC는 가능한 공칭 저장 값의 범위를 가정하도록 프로그래밍될 수 있다. 일 예에서, 각각의 MLC가 2 비트의 데이터를 저장한다면, MLC는 3개의 가능한 공칭 저장 값 중 하 나를 셀에 기입함으로써 소거된 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 가정하도록 프로그래밍될 수 있다. 제4 공칭 저장 값은 소거된 상태에 사용될 수 있다.
도 3에 도시된 바와 같이, 각각의 NAND 메모리 스트링(308)은 또한 소스 단부에 소스 선택 게이트(SSG) 트랜지스터(310) 및 드레인 단부에 드레인 선택 게이트(DSG) 트랜지스터(312)를 포함할 수 있다. SSG 트랜지스터(310) 및 DSG 트랜지스터(312)는 판독 및 프로그램 동작 동안 선택된 NAND 메모리 스트링(308)(어레이의 열)을 활성화하도록 구성될 수 있다. 일부 구현예에서, 동일한 블록(304)의 NAND 메모리 스트링(308)의 SSG 트랜지스터(310)들은 동일한 소스 라인(SL)(314), 예를 들어 공통 SL을 통해 접지에 연결된다. 일부 구현예에 따르면, 각각의 NAND 메모리 스트링(308)의 DSG 트랜지스터(312)는 각각의 비트 라인(316)에 연결되며, 이로부터 데이터는 출력 버스(도시되지 않음)를 통해 판독 또는 기입될 수 있다. 일부 구현예에서, 각각의 NAND 메모리 스트링(308)은, 하나 이상의 DSG 라인(313)을 통해 각각의 트랜지스터 DSG(312)의 게이트에 선택 전압(예를 들어, DSG 트랜지스터(312)의 임계 전압보다 높음) 또는 선택 해제 전압(예를 들어, 0V)을 인가함으로써 및/또는 하나 이상의 SSG 라인(315)을 통해 각각의 SSG 트랜지스터(310)의 게이트에 선택 전압(예를 들어, SSG 트랜지스터(310)의 임계 전압보다 높음) 또는 선택 해제 전압(예를 들어, 0V)을 인가함으로써 선택 혹은 선택 해제되도록 구성된다.
도 3에 도시된 바와 같이, NAND 메모리 스트링(308)은 다중 블록(304)으로 구성될 수 있고, 다중 블록(304) 각각은 공통 소스 라인(314)을 가질 수 있다. 일부 구현예에서, 각각의 블록(304)은 소거 동작의 기본 데이터 단위이며, 즉 동일한 블록(304)의 모든 메모리 셀(306)은 동시에 소거된다. 인접한 NAND 메모리 스트링(308)의 메모리 셀(306)은 메모리 셀(306)의 어느 행이 판독 및 프로그램 동작에 의해 영향을 받는지를 선택하는 워드 라인(318)을 통해 연결될 수 있다. 일부 구현예에서, 각각의 워드 라인(318)은 프로그램 동작의 기본 데이터 단위인 메모리 셀(306)의 페이지(320)에 연결된다. 비트의 1 페이지(320)의 크기는 하나의 블록(304)에서 워드 라인(318)에 의해 연결된 NAND 메모리 스트링(308)의 수와 관련될 수 있다. 각각의 워드 라인(318)은 각각의 페이지(320)의 각각의 메모리 셀(306)에서의 복수의 제어 게이트(게이트 전극) 및 제어 게이트와 연결하는 게이트 라인을 포함할 수 있다.
주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 메모리 셀 어레이(301)에 연결될 수 있다. 주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 각각의 타깃 메모리 셀(306)에 전압 신호 및/또는 전류 신호를 인가하고 이로부터 전압 신호 및/또는 전류 신호를 감지함으로써 메모리 셀 어레이(301)의 동작을 용이하게 하기 위한 임의의 적합한 아날로그, 디지털 및 혼합-신호 회로를 포함할 수 있다. 주변 회로(302)는 MOS(metal-oxide-semiconductor) 기술을 사용하여 형성된 다양한 타입의 주변 회로를 포함할 수 있다. 예를 들어, 도 4는 페이지 버퍼/감지 증폭기(404), 열 디코더/비트 라인 드라이버(406), 입출력(I/O) 회로(407), 행 디코더/워드 라인 드라이버(408), 전압 생성기(410), 제어 로직(412), 레지스터(414), 인터페이스(416), 및 데이터 버스(418)를 포함하는 일부 예시적인 주변 회로를 예시한다. 일부 예에서, 도 4에 도시되지 않은 추가 주변 회로가 또한 포함될 수 있다는 것이 이해된다.
페이지 버퍼/감지 증폭기(404)는 제어 로직(412)으로부터의 제어 신호에 따라 메모리 셀 어레이(301)로부터 데이터를 판독하고 메모리 셀 어레이(301)에 데이터를 프로그램(기록)하도록 구성될 수 있다. 일 예에서, 페이지 버퍼/감지 증폭기(404)는 메모리 셀 어레이(301)의 1 페이지(320)에 프로그램될 프로그램 데이터(기록 데이터)의 1 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼/감지 증폭기(404)는 데이터가 선택 워드 라인(318)에 연결된 선택 메모리 셀(306)에 적절하게 프로그램되었음을 보장하기 위해 프로그램 검증 동작을 수행할 수 있다. 또 다른 예에서, 페이지 버퍼/감지 증폭기(404)는 또한 판독 동작에서 메모리 셀(306)에 저장된 데이터 비트를 나타내는 비트 라인(316)으로부터의 저전력 신호를 감지하고 작은 전압 스윙을 인식가능한 논리 레벨로 증폭할 수 있다.
열 디코더/비트 라인 드라이버(406)는 제어 로직(412)에 의해 제어되고 전압 생성기(410)로부터 생성된 비트 라인 전압을 인가함으로써 하나 이상의 NAND 메모리 스트링(308)을 선택하도록 구성될 수 있다. I/O 회로(407)는 페이지 버퍼/감지 전자 증폭기(404) 및/또는 열 디코더/비트 라인 드라이버(406)에 연결될 수 있고, 데이터 버스(418)로부터 입력된 데이터를 메모리 셀 어레이(301)의 원하는 메모리 셀 영역(예를 들어, 뱅크)으로는 물론 원하는 메모리 셀 영역으로부터 출력되는 데이터를 데이터 버스(418)로 향하게 하도록(라우팅)하도록 구성될 수 있다.
행 디코더/워드 라인 드라이버(408)는 제어 로직(412) 및 메모리 셀 어레이(301)의 선택 블록(304)과 블록의 선택된 워드 라인(318)에 의해 제어되도록 구성될 수 있다. 행 디코더/워드 라인 드라이버(408)는 전압 생성기(410)로부터 생성된 워드 라인 전압을 사용해서 선택된 워드 라인(318)을 구동하도록 더 구성될 수 있다. 전압 생성기(410)는 제어 로직(412)에 의해 제어되고 메모리 셀 어레이(301)에 공급되는 워드 라인 전압(예를 들어, 판독 전압, 프로그램 전압, 통과 전압, 로컬 전압 및 검증 전압)을 생성하도록 구성될 수 있다.
제어 로직(412)은 위에서 설명된 각각의 주변 회로에 연결될 수 있고 각각의 주변 회로의 동작을 제어하도록 구성될 수 있다. 레지스터(514)는 제어 로직(412)에 연결될 수 있고 상태 레지스터, 커맨드 레지스터, 및 상태 정보, 커맨드 동작 코드(OP 코드), 및 각각의 주변 회로의 동작을 제어하기 위한 커맨드 주소를 저장하기 위한 주소 레지스터를 포함할 수 있다. 인터페이스(416)는 제어 로직(412)에 연결될 수 있고, 호스트(도시되지 않음)로부터 제어 로직(412)으로 수신된 제어 커맨드 및 제어 로직(412)으로부터 호스트로 수신된 상태 정보를 버퍼링 및 릴레이하는 제어 버퍼로서 작용할 수 있다. 인터페이스(416)는 또한 데이터 버스(418)를 통해 I/O 회로(407)에 연결될 수 있고, 데이터 I/O 인터페이스 및 데이터 버퍼로서 동작하여 호스트(도시되지 않음)로부터 I/O 회로(407)로 수신되는 기입 데이터를 버퍼링 및 릴레이하고, I/O 회로(407)로부터 호스트로부터 수신되는 판독 데이터를 버퍼링 및 릴레이할 수 있습니다. 예를 들어, 인터페이스(416)는 데이터 버스(418)에 연결된 데이터 I/O(417)를 포함할 수 있다.
도 5a는 본 개시의 구현예에 따른, 메모리 시스템(102)의 예시적인 구현예를 예시한다. 도 5a에 도시된 바와 같이, 메모리 시스템(102)은 적어도 하나의 메모리 장치(104)(예를 들어, 3차원(3D) NAND 메모리 장치) 및 메모리 장치(104)에 연결된 메모리 제어기(106)를 포함할 수 있다. 간략하게 하기 위해 도 5a에는 단 하나의 메모리 장치(104)만이 도 1에 도시되어 있지만, 다수의 메모리 장치가 사용될 수도 있다. 일부 구현예에서, 메모리 장치(예를 들어, 104)는 또한 "다이(die)"로 지칭될 수 있다. 메모리 장치(104)는 도 4와 관련하여 상술한 바와 같이 메모리 셀 에레이(301)(메모리 셀 어레이(301)라고도 함) 및 메모리 셀 어레이(301)에 연결된 제어 로직(412)을 포함할 수 있다. 메모리 제어기(106) 및 제어 로직(412)은 서로간의 정보 전달을 용이하게 하도록 구성될 수 있다. 나아가, 제어 로직(412)은 메모리 셀 어레이(301)에 대한 데이터 동작을 용이하게 하도록 메모리 셀 어레이(301)를 제어하도록 구성될 수 있다. 예를 들어, 데이터 프로그래밍(기입) 동작은 다음과 같이 구현될 수 있다: 메모리 제어기(106)는 프로그래밍될 데이터를 제어 로직(412)에 전송하고, 여기서 다시 메모리 셀 어레이(301)에 데이터를 프로그램/기록하는 프로그램 동작을 실행할 수 있다. 다른 예에서, 데이터 판독 동작은 다음과 같이 구현될 수 있다: 제어 로직(412)은 메모리 셀 어레이(301)로부터 데이터를 취득하기 위해 판독 동작을 실행하고, 이후 취득된 데이터를 메모리 제어기(106)로 전달할 수 있다.
메모리 제어기(106) 및 제어 로직(412)은 마이크로프로세서, 마이크로제어기(또한 마이크제어기 유닛(MCU)으로 알려짐), 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드-프로그래밍 가능 게이트 어레이(FPGA), 프로그래밍 가능 로직 장치(PLD), 상태 머신, 게이티드 로직(gated logic), 이산 하드웨어 회로, 및 아래에서 상세히 설명되는 다양한 기능을 수행하도록 설계된 다른 적절한 하드웨어, 펌웨어, 및/또는 소프트웨어에 의해 구현될 수 있다. 일부 구현예에서, 상술된 제어 로직(412)의 기능 중 하나 이상이 CAM(content-addressable memory)으로 구현될 수 있다.
도 5a에 도시된 바와 같이, 메모리 셀 어레이(301)는 전원(Vcc)에 의해 전력을 공급받을 수 있으며, 이는 판독 동작, 프로그램 동작, 소거 동작 등과 같은 메모리 셀 어레이(301)에 의해 수행되는 메모리 동작을 용이하게 하기 위해 전류 Icc를 공급한다. 한편, 제어 로직(412), 메모리 제어기(106) 및 그 사이의 컴포넌트(예를 들어, 데이터 버스, 직접 메모리 액세스(DMA) 장치 등)는 다른 전원(Vccq)에 의해 전력을 공급받고, 이는 데이터 전달 동작 및 명령어 전달 동작을 포함하는 정보 전달 동작과 같은, 메모리 제어기(106)와 제어 로직(412) 사이의 정보 전송과 관련된 메모리 동작을 용이하게 하기 위해 전류 Iccq를 공급받는다. 예시적인 정보 전달 동작은 DMA 판독 동작 및 DMA 프로그램(기입) 동작을 포함한다. 전원(Vcc, Vccq) 각각은 사전 결정된 전력 소비 임계값을 가질 수 있는데, 이를 초과하면 대응하는 전류(Icc 또는 Iccq)가 상당히 강하되고, 이는 다시 전류를 수신하는 대응하는 컴포넌트(들)의 오작동을 야기할 수 있다. 예를 들어, 메모리 셀 어레이(301)에 의해 수행되는 메모리 동작이 전원(Vcc)의 전력 소비 임계값을 초과하는 전력 소비 레벨을 요구하는 경우, 메모리 동작을 병렬로 실행하면 전원(Vcc)에 과부하가 걸리게 되고, 이는 다시 메모리 셀 어레이(301)의 오작동을 야기할 수 있다. 다른 예로, 메모리 제어기(106)와 제어 로직(412) 사이의 정보 전달과 관련된 메모리 동작이 전원(Vccq)의 전력 소비 임계값을 초과하는 전력 소비 레벨을 요구하는 경우, 메모리 동작을 병렬로 실행하면 전원(Vccq)에 과부하가 걸리게 되고, 이는 다시 메모리 제어기(106) 및/또는 제어 로직(412)의 오작동을 야기할 수 있다.
도 5b는 본 개시의 구현예에 따른, 메모리 시스템(102)의 또 다른 예시적인 구현예를 예시한다. 도 5b에 도시된 바와 같이, 메모리 제어기(106)는 복수의 메모리 장치(104A-104D)에 연결될 수 있고, 메모리 장치(104A-104D)를 제어하도록 구성될 수 있다. 도 5b에 4개의 메모리 장치가 도시되어 있지만, 더 적은 혹은 더 많은 메모리 장치가 사용될 수도 있다. 메모리 제어기(106)는 호스트(108)(예를 들어, PCIE 호스트)와 인터페이스하기 위해 PCIE 층(520) 및/또는 NVMe 층(530)을 포함할 수 있다. PCIE 층(520) 및/또는 NVMe 층(530)은 처리 코어(510)에 연결될 수 있으며, 이는 처리 코어(510)의 펌웨어에 저장된 명령어를 실행함으로써 다양한 메모리 제어 기능을 구현하도록 구성될 수 있다. 예를 들어, 전력 관리 유닛(512)은 프로세싱 코어(510)의 펌웨어에 저장된 펌웨어 프로그램을 통해 구현될 수 있다. 전력 관리 유닛(512)의 예시적인 구현예는 도 6과 관련하여 더욱 상세히 논의될 것이다. 프로세싱 코어(510)는 메모리 장치 제어기(540), 버퍼(550) 및 DRAM 제어기(560)에 연결될 수 있다. 메모리 장치 제어기(540)는 메모리 장치(104A-104D)와의 인터페이스로서 동작하도록 구성될 수 있다. DRAM 제어기(560)는 DRAM(580)의 정보 저장부에 액세스하도록 구성될 수 있다. 버퍼(550)는 임시 정보를 저장하도록 구성될 수 있다. 또한 메모리 제어기(106)에는 하나 이상의 기타 로직(570)이 존재할 수 있다.
도 6은 전원 과부하를 방지하기 위한, 개선된 전력 관리 메커니즘을 가진 예시적인 메모리 시스템(600)을 도시한다. 도 6에 도시된 바와 같이, 메모리 시스템(600)은 메모리 동작 개시기(610), 메모리 동작의 제1 큐(620), 메모리 동작의 제2 큐(630), 큐 관리기(640), 메모리 동작 실행기(650) 및 복수의 메모리 셀 어레이(301A-301D)를 포함할 수 있다. 도 6에 예시로서 4개의 메모리 셀 어레이가 도시되어 있지만, 더 적은 혹은 더 많은 메모리 셀 어레이가 사용될 수도 있다. 일부 구현예에서, 메모리 동작 개시기(610), 큐(620 및 630), 큐 관리기(640) 및 메모리 동작 실행기(650)는 메모리 장치 제어기(540)에 의해 구현될 수 있다. 예를 들어, 메모리 제어기(106)는 메모리 동작 개시기(610), 큐(620 및 630) 및 큐 관리기(640)의 기능을 구현하기 위해 비일시적 컴퓨터 판독 가능 매체에 저장된 명령어를 실행할 수 있고, 메모리 장치 제어기(540)는 메모리 동작 실행기(650)의 기능을 구현하기 위해 비일시적 컴퓨터 판독 가능 매체에 저장된 명령어를 실행할 수 있다. 일부 구현예에서, 비일시적 컴퓨터 판독 가능 매체는 ROM 장치의 형태일 수 있고, 명령어는 펌웨어의 형태일 수 있다. 메모리 셀 어레이(301A-301D) 각각은 도 5a에 도시된 제어 로직(412)과 유사한 통합 제어 로직(도 6에 도시되지 않음)을 포함할 수 있다.
메모리 동작 개시기(610)는 판독 동작, 프로그램 동작, 소거 동작, 다중-평면(multi-plane) 동작, 단일-평면 동작, 정보 전달 동작, 인코딩 동작 및 디코딩 동작과 같은, 하나 이상의 타입의 메모리 동작을 포함한, 실행될 메모리 동작을 개시하도록 구성될 수 있다. 판독 동작은 메모리 셀 어레이가 그 안에 저장된 데이터를 판독하기 위해 수행하는 동작을 가리킨다. 프로그램 동작은 데이터를 프로그램(기입)하기 위해서 메모리 셀 어레이에 의해 수행되는 동작을 가리킨다. 소거 동작은 저장된 데이터를 소거(제거)하기 위해서 메모리 셀 어레이에 의해 수행되는 동작을 가리킨다. 단일-평면 동작은, 메모리 소자의 단일 평면만을 포함하는 메모리 셀 어레이에 의해 수행되는 동작을 가리키는 반면, 다중-평면 동작은 다중 평면을 포함하는 동작을 가리킨다. 정보 전달 동작은 메모리 제어기(106)와 메모리 셀 어레이(예를 들어, 301A-301D) 사이에서 데이터 및/또는 명령어를 전송하기 위해 메모리 제어기(106) 및/또는 제어 로직(412)(예를 들어, 도 5a에 도시됨)에 의해 수행되는 동작을 가리킨다. 예를 들어, 정보 전달 동작은 메모리 셀 어레이로부터 메모리 제어기(106)로 데이터를 전달하기 위한 DMA 판독 동작 및 메모리 제어기(106)로부터 메모리 셀 어레이로 데이터를 전달하기 위한 DMA 프로그램(기입) 동작을 포함할 수 있다. 인코딩 동작 및 디코딩 동작은 에러를 검출하고 정정하기 위해 메모리 제어기(106)에 의해 수행될 수 있다.
상술한 메모리 동작의 각각의 타입을 실행하면 전력을 소모한다. 특정 메모리 동작을 수행하는 컴포넌트에 따라서, 각각의 타입의 메모리 동작의 실행은 서로 다른 전원로부터의 전력을 소비할 수 있다. 예를 들어, 판독 동작, 프로그램 동작, 소거 동작, 다중-평면 동작 및 단일-평면 동작과 같은 메모리 동작은 주로 메모리 셀 어레이에 의해 수행되는데, 이는 전류 Icc를 끌어오고 전원(Vcc)으로부터 전력을 소비한다. 따라서, Icc는 메모리 셀 어레이에 의해 수행되는 다수의 메모리 동작을 동시에 실행함으로써 일어나는 전력 소비를 나타낼 수 있다. Icc는 또한 이러한 동시에 실행되는 메모리 동작으로부터 일어나는 전력 소비를 나타내는 전력 소비 값을 계산하는데 사용될 수 있다. 따라서, 병렬로 실행되는 동시 메모리-셀-어레이-수행 메모리 동작의 수는 전원(Vcc)의 사전 결정된 전력 소비 임계값에 의해 제한될 수 있다. 다른 예로, 정보 전달 동작, 인코딩 동작 및 디코딩 동작과 같은 메모리 동작은 주로 메모리 제어기(106)에 의해 수행되며, 이는 전류(Iccq)를 끌어온다. Icc와 유사하게, Iccq는 메모리 제어기(106)에 의해 수행되는 다수의 메모리 동작을 동시에 실행함으로써 일어나는 전력 소비를 나타낼 수 있다. Iccq는 또한 이러한 동시에 실행되는 메모리 동작으로부터 일어나는 전력 소비를 나타내는 전력 소비 값을 계산하는데 사용될 수 있다. 따라서, 병렬로 실행되는 동시 메모리-제어기-수행 메모리 동작의 수는 전원(Vccq)의 사전 결정된 전력 소비 임계값에 의해 제한될 수 있다.
큐(620 및 630)는 메모리 동작을 분리해서, 다양한 전원으로부터 전력이 소비되게 하도록 구성된다. 도 6에 도시된 바와 같이, 메모리 제어기(106)는 큐(620)를 유지해서(예를 들어, 메모리 제어기(106)의 버퍼(550) 내에) 메모리 동작의 시퀀스를 보유하고, 이것이 실행되면 전원(Vccq)으로부터의 전력이 소비되게 하고, 큐(630)를 유지해서(예를 들어, 메모리 제어기(106)의 버퍼(550) 내에) 메모리 동작의 다른 시퀀스를 보유하고, 이것이 실행되면 전원(Vcc)으로부터의 전력이 소비되게 한다. 예를 들어, 큐(620)는 DMA 판독 동작, DMA 프로그램 동작 등과 같은 메모리 동작을 보유할 수 있다. 상술한 바와 같이, 이러한 메모리 제어기-수행 메모리 동작을 실행하면 전원(Vccq)으로부터의 전력이 소비되게 된다. 다른 예에서, 큐(630)는 판독 동작, 프로그램 동작, 소거 동작 등과 같은 메모리 동작을 보유할 수 있다. 상술한 바와 같이, 이러한 메모리-셀-어레이-수행 메모리 동작을 실행하면 전원(Vcc)으로부터의 전력이 소비되게 된다.
이러한 방식으로 메모리 동작을 분리함으로써, 이전에는 충분히 활용되지 않던 전원에서 이용 가능한 여분(margin)이 효과적으로 수확될 수 있는, 개선된 전력 관리 방법을 용이하게 할 수 있다. 도 6에 도시된 바와 같이, 메모리 동작 실행기(650)(예를 들어, 메모리 장치 제어기(540) 및/또는 대응하는 백엔드 모듈에 의해 구현됨)는 복수의 메모리 동작을 병렬로 실행하도록 구성될 수 있다. 예를 들어, 복수의 메모리 동작은, 실행되면 전원(Vcc)으로부터 전력이 소비되게 하는 다중 메모리 동작을 포함할 수 있고, 다중 메모리 동작은 다수의 메모리 셀 어레이에 의해 동시에 수행될 수 있다. 다른 예에서, 복수의 메모리 동작은, 실행되면 전원(Vccq)으로부터의 전력이 소비되게 하는 다수의 메모리 동작의 실행을 포함할 수 있고, 다수의 메모리 동작은 메모리 제어기(106)에 의해 동시에 수행되어 메모리 제어기(106)와 다수의 메모리 셀 어레이 사이의 정보 전달을 용이하게 할 수 있다. 또 다른 예에서, 복수의 메모리 동작은 위의 두 경우에서 설명된 메모리 동작의 조합을 포함할 수 있다. 어떤 경우든, 메모리 제어기(106)는 전원(Vcc)으로부터 온 총 동시 전력 소비가 전원(Vcc)의 사전 결정된 전력 소비 임계값 이하가 되도록 제어하고, 전원(Vccq)으로부터 온 총 동시 전력 소비가 전원(Vccq)의 사전 결정된 전력 소비 임계값 이하가 되도록 제어할 수 있다.
일부 구현예에서, 상술한 전력 관리 방법은 큐 관리기(640)를 사용해서 구현될 수 있다. 예를 들어, 큐 관리기(640)는 큐(620)에서 후속하는 메모리 동작을 실행하면 전원(Vccq)에 과부하를 야기할지 여부 및 큐(630)에서 후속하는 메모리 동작을 실행하면 전원(Vcc)에 과부하를 야기할지 여부를 개별적으로 결정하도록 구성될 수 있다. 큐(620)를 예로 들면, 큐 관리기(640)는, 전원(Vccq)으로부터 전력을 끌어오는 메모리 동작을 병렬로 실행할 때의 총 동시 전력 소비를 나타내는, 현재 전력 소비 값을 결정할 수 있다. 일부 구현예에서, 이러한 메모리 동작의 정보는 메모리 동작 실행기(650)에 의해 제공될 수 있다. 예를 들어, 메모리 동작 실행기(650)는 전원(Vccq)으로부터 전력을 끌어오는 동시 실행 메모리 동작의 리스트를 유지할 수 있다. 큐 관리기(640)는 리스트를 획득하고, 리스트에서 메모리 동작의 각각의 타입을 결정할 수 있다. 메모리 동작의 각각의 타입은 사전 결정된 전력 소비 값에 대응할 수 있다. 전력 소비 값은 수치, 디지털 값, 아날로그 값, 전류/전압/전력 레벨, 또는 메모리 동작의 동시 실행으로 인한 전력 소비를 나타낼 수 있는 다른 형태의 정보와 같은 다양한 형태를 취할 수 있다. 예를 들어, 일부 실시예에서, 다양한 레벨의 전력 소비는 다수의 그룹으로 분류될 수 있고, 각각의 그룹은 디지털 코드에 의해 표현된다. 이 경우, 디지털 코드는 전력 소비 값으로 사용될 수 있다. 사전 결정된 전력 소비 값은 대응하는 메모리 동작을 실행하는 동안의 Vccq/Iccq의 측정에 기초해서 사전 결정될 수 있다. 사전 설정된 전력 소비 값은 절대값의 형태일 수도 있고(예를 들어, 와트) 또는 상대적인 값의 형태일 수도 있다. 상대적인 값의 형태를 취하는 경우, 상대적인 값은 전원(Vccq)의 사전 결정된 전력 임계값에 대해 정규화하는 것과 같은, 사전 결정된 기준에 기초해서, 또는 가중치, 백분율 등의 형태로 계산될 수 있다. 사전 설정된 전력 소비 임계값은 사전 설정된 전력 소비 값과 동일한 형태일 수 있다. 큐 관리기(640)는, 메모리 동작의 타입과 대응하는 전력 소비 값 사이의 매핑 관계를 포함하는 룩업 테이블(예를 들어, 메모리 제어기(106)의 RAM에 및/또는 DRAM(580)에 저장됨)을 유지할 수 있다. 이러한 방식으로, 큐 관리기(640)는, 예를 들어, 메모리 동작의 각각의 타입을 대응하는 사전 결정된 전력 소비 값에 매핑함으로써, 각각의 타입에 기초해서 리스트의 메모리 동작에 대응하는 제각각의 전력 소비 값을 결정할 수 있다. 제각각의 전력 소비 값이 결정된 이후에, 큐 관리자(640)는 모든 제각각의 전력 소비 값을 합산해서 현재 전력 소비 값을 결정할 수 있다.
일부 구현예에서, 동시에 실행되는 메모리 동작의 리스트를 유지하는 대신에, 메모리 동작 실행기(650) 및/또는 큐 관리기(640)는 큐(620)에 대응하는 현재 전력 소비 값을 유지할 수 있다. 메모리 동작이 완료된 후, 이 대응하는 전력 소비 값은 현재 전력 소비 값으로부터 차감될 수 있다. 한편, 후속하는 메모리 동작이 병렬 실행에 추가된 이후에, 이 대응하는 전력 소비 값이 현재 전력 소비 값에 추가될 수 있다.
현재 전력 소비 값이 전원(Vccq)의 사전 결정된 전력 소비 임계값을 초과하는 것을 방지하기 위해, 큐 관리자(640)는 큐(620)에서 후속하는 메모리 동작의 릴리즈 또는 유지를 제어할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, DMA 프로그램 동작은 큐(620)에서 다음(후속하는) 메모리 동작이 현재 실행 중인 메모리 동작과 병렬로 실행되는 것이다. 큐 관리기(640)는 전술한 바와 같이, DMA 프로그램 동작을 실행할 때의 추가 전력 소비를 나타내는 추가 전력 소비 값뿐만 아니라 현재 전력 소비 값을 결정할 수 있다.
그 후, 큐 관리기(640)는 현재 전력 소비 값과 추가 전력 소비 값의 합산이 전원(Vccq)의 사전 결정된 전력 소비 임계값을 초과하는지 여부를 결정할 수 있다.
Psum + Pn <= Pmax
조건 (1)
여기서 Psum은 현재 전력 소비 값, Pn은 추가 전력 소비 값, Pmax는 사전 결정된 전력 소비 임계값을 나타낸다.
조건 (1)이 만족되면, 즉 DMA 프로그램 동작을 동시에 실행 중인 메모리 동작의 풀에 추가하는 것이 전원(Vccq)에 과부하를 야기하지 않는 경우, 큐 관리기(640)는 DMA 프로그램 동작을 메모리 동작 실행기로 릴리즈해서 풀에 현재 있는 메모리 동작과 병렬로 실행시킨다. 그렇지 않으면, 큐 관리기(640)는 추가적인 전력 소비 여분이 이용 가능하게 될 때까지(예를 들어, 하나 이상의 메모리 동작이 완료될 때까지) 큐(620)에 DMA 프로그램 동작을 보류함으로써 DMA 프로그램 동작의 실행을 지연시킬 수 있다.
일부 구현예에서, 큐 관리기(640)는 다양한 조건에서의 실제 전력 소비를 보다 정확하게 반영하도록 제각각의 전력 소비 값을 온도와 같은 환경 조건에 기초해서 조정할 수 있다. 이후, 현재의 전력 소비 값은 조정된 개별 전력 소비 값에 기초해서 결정될 수 있다.
위의 예가 큐(620)와 관련하여 설명되었지만, 큐(630)와 관련된 전력 관리도 유사한 방식으로 구현될 수 있다.
본 명세서에 개시된 전력 관리 방법은 전원에 의해 제공되는 여분을 이용함으로써 메모리 동작의 전체 속도를 향상시킬 수 있다. 예를 들어, 데이터 판독 동작은 종종 두 개의 메모리 동작, 즉 판독 동작 및 DMA 판독 동작을 필요로 하며, 이들은 각각 큐(630 및 620)에 추가된다. DMA 판독의 실행이 판독 동작의 실행이 전원(Vcc)에 주는 부담보다 더 큰 부담을 전원(Vccq)에 주기 때문에, DMA 판독 동작에서는 종종 성능 병목 현상이 발생한다. 따라서, 큐(630)에서의 판독 동작은 큐(620)에서의 DMA 판독 동작보다 일찍 종료될 수 있다. 유휴 상태에서 DMA 판독 동작의 완료를 대기하는 대신에, 큐 관리기(640)는 큐(630)를 진행시켜서 큐의 다음 메모리 동작을 실행할 수 있다. 이러한 방식으로, 큐(630) 내의 다음 메모리 동작이 DMA 판독 동작과 동시에 실행될 수 있어서, 전원(Vcc)의 이용 가능한 여분을 효과적으로 수확할 수 있다.
또 다른 예로, 데이터 프로그래밍(기입) 동작은 통상적으로 DMA 기입 동작 직후에 기입 동작을 실행함으로써 구현된다. 기입 동작을 실행하는 동안에는 후속하는 정보 전달 동작은 수행되지 않는다. 그 결과, 전원(Vccq)에 의해 제공되는 이용 가능한 여분은 낭비된다. 본원에 개시된 개개의 큐를 이용해서, 데이터 프로그래밍 동작은, 데이터 판독 동작과 유사하게, 2개의 메모리 동작을 사용하여 구현될 수 있다. 예를 들어, 데이터 기입 동작은 큐(620 및 630)에 각각 추가되는 DMA 프로그램 동작 및 프로그램 동작을 이용해서 구현될 수 있다. 데이터 판독 경우와 달리, 여기서, 프로그램 동작을 실행하면 DMA 프로그램 동작을 실행함으로써 전원(Vccq)에 주는 부담보다 더 무거운 부담을 전원(Vcc)에 줄 수 있다. 따라서 DMA 프로그램 동작이 더 일찍 종료되어서, 프로그램 동작이 계속 실행되는 동안 이용 가능한 여분을 전원(Vccq)에 오픈할 수 있다. 유휴 상태에서 프로그램 동작의 완료를 대기하는 대신에, 큐 관리기(640)는 큐에서 다음 메모리 동작, 예를 들어, 다른 DMA 프로그램 동작으로 진행할 수 있다. 이 후속하는 DMA 프로그램 동작은 여전히 실행 중인 프로그램 동작과 병렬로 실행될 수 있어서, 메모리 제어기(106)로부터 메모리 셀 어레이로의 정보 전송률을 효과적으로 증가시킨다.
도 7은 본 개시의 몇몇 양상에 따른, 메모리 시스템의 전력을 관리하는 예시적인 방법(700)의 흐름도를 도시한다. 메모리 시스템은 본원에 개시된 임의의 적절한 메모리 시스템일 수 있다. 방법(700)은 메모리 제어기(106)에 의해 구현될 수 있다. 방법(700)에 도시된 동작은 전부가 아니며, 예시된 동작 중 임의의 동작의 전, 후, 또는 그 사이에 마찬가지로 다른 동작이 수행될 수도 있다는 것이 이해된다. 또한, 동작 중 일부는 동시에 수행될 수도 있고, 도 7에 도시된 것과는 다른 순서로 수행될 수도 있다.
도 7을 참조하면, 방법(700)은 동작(710)에서 시작하며, 메모리 제어기(106)는 복수의 메모리 동작을 병렬로 실행할 때의 총 동시 소비를 나타내는 현재 전력 소비 값(Psum)을 결정할 수 있다. 예를 들어, 상술한 바와 같이, 큐 관리기(640)는 메모리 동작 실행기(650)로부터 현재 메모리 동작의 리스트를 획득할 수 있다. 그 후, 큐 관리기(640)는 메모리 동작의 각각의 타입을 결정할 수 있고, 예를 들어, 메모리 동작의 타입과 이들의 대응하는 전력 소비 값 사이의 매핑 관계를 저장하는 룩업 테이블을 유지함으로써, 각각의 타입에 기초하여 제각각의 전력 소비 값을 결정할 수 있다. 그 후, 큐 관리기(640)는 모든 제각각의 전력 소비 값을 합산함으로써 현재 전력 소비 값을 결정할 수 있다.
동작 720에서, 메모리 제어기(106)는 후속하는 메모리 동작을 실행할 때의 추가적인 전력 소비를 나타내는 추가 전력 소비 값(Pn)을 결정할 수 있다. 예를 들어, 큐 관리기(640)는, 단계(710)에서 동시에 실행되는 메모리 동작의 제각각의 전력 소비 값을 결정하는 것과 유사하게, 메모리 동작의 타입에 기초하여 큐(630) 내의 후속하는 메모리 동작(예를 들어, DMA 프로그램)의 전력 소비 값을 결정할 수 있다.
동작 730에, 메모리 제어기(106)는 Psum 및 Pn의 합이 사전 결정된 전력 소비 임계값(예를 들어, 전원(Vccq)의 사전 결정된 전력 소비 임계값)을 초과하는지 여부를 결정할 수 있다. 이 합이 사전 결정된 전력 소비 임계값을 초과하지 않으면, 방법(700)은 동작 740으로 넘어가며, 여기서 메모리 제어기(106)는 복수의 메모리 동작과 병렬로 후속하는 메모리 동작을 실행한다. 그렇지 않으면, 방법(700)은 동작 750으로 넘어가서, 여기서 메모리 제어기(106)는 후속하는 메모리 동작의 실행을 지연시킨다.
도 8은 본 개시의 몇몇 양상에 따른, 메모리 시스템의 전력을 관리하는 다른 예시적인 방법(800)의 흐름도를 도시한다. 메모리 시스템은 본원에 개시된 임의의 적절한 메모리 시스템일 수 있다. 방법(800)은 메모리 제어기(106)에 의해 구현될 수 있다. 방법(800)에 도시된 동작은 전부가 아니며, 예시된 동작 중 임의의 동작의 전, 후, 또는 그 사이에 마찬가지로 다른 동작이 수행될 수도 있다는 것이 이해된다. 또한, 동작 중 일부는 동시에 수행될 수도 있고, 도 8에 도시된 것과는 다른 순서로 수행될 수도 있다.
도 8을 참조하면, 방법(800)은 동작(810)에서 시작하는데, 여기서 메모리 제어기(106)는 메모리 동작의 제1 큐(예를 들어, 620)를 유지할 수 있고, 여기서 제1 큐의 메모리 동작을 실행하면 제1 전원(예를 들어, 전원(Vccq))으로부터의 전력의 소비를 야기한다. 동작(820)에서, 메모리 제어기(106)는 메모리 동작의 제2 큐(예를 들어, 630)를 유지할 수 있고, 여기서 제2 큐의 메모리 동작을 실행하면 제2 전원(예를 들어, 전원(Vcc))으로부터의 전력의 소비를 야기한다.
동작 830에서, 메모리 제어기(106)는 제1 및 제2 큐에서의 후속하는 메모리 동작의 실행이 대응하는 제1 및 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정할 수 있다. 예를 들어, 큐 관리기(640)는 큐(620)에서의 DMA 프로그램 동작을 실행하는 것이 전원(Vccq)의 과부하를 야기할지 여부를 결정할 수 있다. 전원 과부하 상태는 조건 (1)과 유사하게 동작 730에서 설정될 수 있다. 예를 들어, Psum + Pn <= Pmax이면 큐 관리기(640)는 큐(620)에서 DMA 프로그램 동작을 실행하는 것이 전원(Vccq)의 과부하를 야기하지 않을 것이라고 결정할 수 있고; Psum + Pn> Pmax 이면, 큐 관리기(640)는 큐(620)에서 DMA 프로그램 동작을 실행하는 것이 전원(Vccq)의 과부하를 야기할 것이라고 결정할 수 있다. 큐 관리기(640)는 각각의 큐에 대한 전원 과부하 조건을 결정할 수 있다.
동작 840에서, 메모리 제어기(106)는, 결정에 기초해서, 대응하는 제1 또는 제2 전원의 과부하를 야기하지 않을, 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 실행할 수 있다. 예를 들어, 큐 관리기(640)는, 전원에 과부하가 걸리지 않을 것으로 결정한 이후에 DMA 프로그램 동작을 동시에 실행 중인 메모리 동작의 풀에 릴리즈하거나 혹은 푸시할 수 있다.
동작 850에서, 메모리 제어기(106)는, 결정에 기초해서, 대응하는 제1 또는 제2 전원의 과부하를 야기할, 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 지연시킬 수도 있다. 예를 들어, 큐 관리기(640)는, 전원에 과부하가 걸리게 할 것으로 결정한 이후에 DMA 프로그램 동작을 동시에 실행 중인 메모리 동작의 풀로 릴리즈하는 것을 보류하거나 지연시킬 수 있다.
본 개시의 또 다른 측면은, 실행될 때, 메모리 제어기(106)와 같은 하나 이상의 처리 유닛으로 하여금, 위에서 논의된 방법을 수행하게 하는 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체에 관한 것이다. 컴퓨터 판독 가능 매체는 휘발성 또는 비휘발성, 자기, 반도체, 테이프, 광학, 이동식, 비이동식, 또는 다른 형태의 컴퓨터 판독 가능 매체 또는 컴퓨터 판독 가능 저장 장치를 포함할 수 있다. 예를 들어, 컴퓨터 판독 가능 매체는 ROM(read-only memory)의 형태일 수 있고, 명령어는 펌웨어(firmware)의 형태일 수 있다.
본 개시의 일 양상에 따르면, 메모리 시스템은 적어도 하나의 메모리 장치 및 적어도 하나의 메모리 장치에 연결된 메모리 제어기를 포함한다. 메모리 제어기는 복수의 메모리 동작을 병렬로 실행할 때의 총 동시 전력 소비를 나타내는 현재 전력 소모 값을 결정하도록 구성될 수 있다. 메모리 제어기는, 후속하는 메모리 동작을 실행할 때의 추가 전력 소비를 나타내는 추가 전력 소비 값을 결정하도록 구성된다. 메모리 제어기는, 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과하는지 여부를 결정하도록 더 구성될 수 있다. 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과하지 않는다고 결정한 이후에, 메모리 제어기는 복수의 메모리 동작과 병렬로 후속하는 메모리 동작을 실행하도록 구성될 수 있다.
일부 구현예에서, 메모리 제어기는, 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과한다고 결정한 후에, 후속하는 메모리 동작의 실행을 지연시키도록 구성될 수 있다.
일부 구현예에서, 메모리 제어기는, 복수의 메모리 동작의 제각각의 타입을 결정하고, 제각각의 타입에 기초해서 복수의 메모리 동작에 각각 대응하는 개개의 전력 소비 값을 결정하며, 개개의 전력 소비 값에 기초해서 현재 전력 소비 값을 결정하도록 구성될 수 있다.
일부 구현예에서, 메모리 제어기는, 환경 조건에 기초해서 결정된 개개의 전력 소비 값을 조정하고, 조정된 개개의 전력 소비 값에 기초해서 현재 전력 소비 값을 결정하도록 구성될 수 있다.
일부 구현예에서, 메모리 동작의 각각의 타입은 사전 결정된 전력 소비 값에 대응한다. 메모리 제어기는, 복수의 메모리 동작의 제각각의 타입을 대응하는 사전 결정된 전력 소비 값에 매핑하는 것에 기초해서 개개의 전력 소비 값을 결정하도록 구성될 수 있다.
일부 구현예에서, 복수의 메모리 동작의 타입은, 판독 동작, 프로그램 동작, 소거 동작, 다중-평면(multi-plane) 동작, 단일-평면(single-plane) 동작, 정보 전달 동작, 인코딩 동작 또는 디코딩 동작 중 적어도 하나를 포함한다.
일부 구현예에서, 현재 전력 소비 값, 추가 전력 소비 값, 또는 사전 결정된 전력 소비 임계값 중 적어도 하나는 사전 결정된 기준에 기초하여 계산된 상대 값의 형태이다.
일부 구현예에서, 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 메모리 셀의 어레이에 연결된 제어 로직을 포함한다. 메모리 제어기 및 적어도 하나의 메모리 장치의 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받는다. 적어도 하나의 메모리 장치의 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받는다. 메모리 제어기는, 메모리 동작의 제1 큐를 유지하고 - 제1 큐의 메모리 동작의 실행은 제1 전원으로부터의 전력의 소비를 야기함 - , 메모리 동작의 제2 큐를 유지하며 - 제2 큐의 메모리 동작의 실행은 제2 전원으로부터의 전력의 소비를 야기함 - , 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 제1 전원 및 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하며, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 실행하며, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 제1 큐 또는 제2 큐에서의 후속하는 메모리 동작을 지연시키도록 구성될 수 있다.
일부 구현예에서, 제1 큐의 메모리 동작은 정보 전달 동작을 포함한다. 제2 큐의 메모리 동작은 판독 동작, 프로그램 동작 또는 소거 동작 중 적어도 하나를 포함한다.
일부 구현예에서, 메모리 장치는 3차원(3D) NAND 메모리 장치를 포함한다.
다른 양상에서, 메모리 시스템의 전력을 관리하는 방법이 제공된다. 이 방법은 복수의 메모리 동작을 병렬로 실행할 때의 총 동시 전력 소비를 나타내는 현재 전력 소비 값을 결정하는 단계를 포함할 수 있다. 이 방법은 또한 후속하는 메모리 동작을 실행할 때의 추가 전력 소비를 나타내는 추가 전력 소비 값을 결정하는 단계를 포함할 수 있다. 이 방법은 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과하는지 여부를 결정하는 단계를 더 포함할 수 있다. 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과하지 않는다고 결정한 이후에, 이 방법은 복수의 메모리 동작과 병렬로 후속하는 메모리 동작을 실행하는 단계를 포함할 수 있다.
일부 구현예에서, 이 방법은 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과한다고 결정한 후에, 후속하는 메모리 동작의 실행을 지연시키는 단계를 더 포함할 수 있다.
일부 구현예에서, 본 방법은 또한, 복수의 메모리 동작의 제각각의 타입을 결정하는 단계와, 제각각의 타입에 기초해서 복수의 메모리 동작에 각각 대응하는 개개의 전력 소비 값을 결정하는 단계와, 개개의 전력 소비 값에 기초해서 현재 전력 소비 값을 결정하는 단계를 더 포함한다.
일부 구현예에서, 본 방법은 또한, 환경 조건에 기초해서 결정된 개개의 전력 소비 값을 조정하는 단계와, 조정된 개개의 전력 소비 값에 기초해서 현재 전력 소비 값을 결정하는 단계를 더 포함한다.
일부 구현예에서, 메모리 동작의 각각의 타입은 사전 결정된 전력 소비 값에 대응한다. 이 방법은, 복수의 메모리 동작의 제각각의 타입을 대응하는 사전 결정된 전력 소비 값에 매핑하는 것에 기초해서 개개의 전력 소비 값을 결정하는 단계를 더 포함한다.
일부 구현예에서, 복수의 메모리 동작의 타입은, 판독 동작, 프로그램 동작, 소거 동작, 다중-평면 동작, 단일-평면 동작, 정보 전달 동작, 인코딩 동작 또는 디코딩 동작 중 적어도 하나를 포함한다.
일부 구현예에서, 현재 전력 소비 값, 추가 전력 소비 값, 또는 사전 결정된 전력 소비 임계값 중 적어도 하나는 사전 결정된 기준에 기초하여 계산된 상대 값의 형태이다.
일부 구현예에서, 메모리 시스템은, 적어도 하나의 메모리 장치 및 적어도 하나의 메모리 장치에 연결된 메모리 제어기를 포함한다. 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 메모리 셀의 어레이에 연결된 제어 로직을 포함한다. 메모리 제어기 및 적어도 하나의 메모리 장치의 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받는다. 적어도 하나의 메모리 장치의 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받는다. 이 방법은, 메모리 동작의 제1 큐를 유지하는 단계 - 제1 큐의 메모리 동작의 실행은 제1 전원으로부터의 전력의 소비를 야기함 - 와, 메모리 동작의 제2 큐를 유지하는 단계 - 제2 큐의 메모리 동작의 실행은 제2 전원으로부터의 전력의 소비를 야기함 - 와, 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 제1 전원 및 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하는 단계와, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 실행하는 단계와, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 제1 큐 또는 제2 큐에서의 후속하는 메모리 동작을 지연시키는 단계를 포함한다.
일부 구현예에서, 제1 큐에서의 메모리 동작은 정보 전달 동작을 포함한다. 제2 큐의 메모리 동작은 판독 동작, 프로그램 동작 또는 소거 동작 중 적어도 하나를 포함한다.
일부 구현예에서, 메모리 장치는 3차원(3D) NAND 메모리 장치를 포함한다.
또 다른 양상에서, 비일시적 컴퓨터 판독 가능 매체가 제공된다. 비일시적 컴퓨터 판독 가능 매체는 메모리 시스템의 메모리 제어기에 의해 실행될 때 메모리 제어기로 하여금 메모리 시스템의 전력을 관리하는 방법을 수행하게 하는 명령어를 저장한다. 이 방법은, 복수의 메모리 동작을 병렬로 실행할 때의 총 동시 전력 소비를 나타내는 현재 전력 소비 값을 결정하는 단계를 포함할 수 있다. 이 방법은, 또한 후속하는 메모리 동작을 실행할 때의 추가 전력 소비를 나타내는 추가 전력 소비 값을 결정하는 단계를 포함할 수 있다. 이 방법은, 또한 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과하는지 여부를 결정하는 단계를 포함할 수 있다. 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과하지 않는다고 결정한 이후에, 이 방법은 복수의 메모리 동작과 병렬로 후속하는 메모리 동작을 실행하는 단계를 포함할 수 있다.
일부 구현예에서, 이 방법은 또한, 현재 전력 소비 값과 추가 전력 소비 값의 합이 사전 결정된 전력 소비 임계값을 초과한다고 결정한 후에, 후속하는 메모리 동작의 실행을 지연시키는 단계를 포함한다.
일부 구현예에서, 이 방법은 또한, 복수의 메모리 동작의 제각각의 타입을 결정하는 단계와, 제각각의 타입에 기초해서 복수의 메모리 동작에 각각 대응하는 개개의 전력 소비 값을 결정하는 단계와, 개개의 전력 소비 값에 기초해서 현재 전력 소비 값을 결정하는 단계를 포함한다.
일부 구현예에서, 이 방법은 또한, 환경 조건에 기초해서 결정된 개개의 전력 소비 값을 조정하는 단계와, 조정된 개개의 전력 소비 값에 기초해서 현재 전력 소비 값을 결정하는 단계를 포함한다.
일부 구현예에서, 메모리 동작의 각각의 타입은 사전 결정된 전력 소비 값에 대응한다. 이 방법은, 복수의 메모리 동작의 제각각의 타입을 대응하는 사전 결정된 전력 소비 값에 매핑하는 것에 기초해서 개개의 전력 소비 값을 결정하는 단계를 포함한다.
일부 구현예에서, 복수의 메모리 동작의 타입은, 판독 동작, 프로그램 동작, 소거 동작, 다중-평면 동작, 단일-평면 동작, 정보 전달 동작, 인코딩 동작 또는 디코딩 동작 중 적어도 하나를 포함한다.
일부 구현예에서, 현재 전력 소비 값, 추가 전력 소비 값, 또는 사전 결정된 전력 소비 임계값 중 적어도 하나는 사전 결정된 기준에 기초하여 계산된 상대 값의 형태이다.
일부 구현예에서, 메모리 시스템은, 적어도 하나의 메모리 장치 및 적어도 하나의 메모리 장치에 연결된 메모리 제어기를 포함한다. 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 메모리 셀의 어레이에 연결된 제어 로직을 포함한다. 메모리 제어기 및 적어도 하나의 메모리 장치의 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받는다. 적어도 하나의 메모리 장치의 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받는다. 이 방법은, 메모리 동작의 제1 큐를 유지하는 단계 - 제1 큐의 메모리 동작의 실행은 제1 전원으로부터의 전력의 소비를 야기함 - 와, 메모리 동작의 제2 큐를 유지하는 단계 - 제2 큐의 메모리 동작의 실행은 제2 전원으로부터의 전력의 소비를 야기함 - 와, 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 제1 전원 및 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하는 단계와, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 제1 큐 또는 제2 큐의 후속하는 메모리 동작을 실행하는 단계와, 결정에 기초해서, 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 제1 큐 또는 제2 큐에서의 후속하는 메모리 동작을 지연시키는 단계를 포함한다.
일부 구현예에서, 제1 큐에서의 메모리 동작은 정보 전달 동작을 포함한다. 제2 큐의 메모리 동작은 판독 동작, 프로그램 동작 또는 소거 동작 중 적어도 하나를 포함한다.
일부 구현예에서, 메모리 장치는 3차원(3D) NAND 메모리 장치를 포함한다.
특정 구현예에 대한 전술한 설명은 용이하게 다양한 응용예에 맞게 수정 및/또는 적응될 수 있다. 따라서, 이러한 적응 및 수정은 본원에 개시된 교시 및 지침에 기초해서, 개시된 구현예의 등가물의 의미 및 범위 내에 있도록 했다.
본 개시의 폭 및 범주는 상술한 예시적인 구현예 중 어느 것에 의해서도 제한되어서는 안 되며, 후술하는 청구항 및 그의 등가물에 따라서만 정의되어야 한다.
Claims (30)
- 메모리 시스템으로서,
적어도 하나의 메모리 장치 - 상기 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 상기 메모리 셀의 어레이에 연결된 제어 로직을 포함함 - 와,
상기 적어도 하나의 메모리 장치에 연결된 메모리 제어기
를 포함하고,
상기 메모리 제어기 및 상기 적어도 하나의 메모리 장치의 상기 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받고,
상기 적어도 하나의 메모리 장치의 상기 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받으며,
상기 메모리 제어기는,
메모리 동작의 제1 큐를 유지하고 - 상기 제1 큐의 상기 메모리 동작의 실행은 상기 제1 전원으로부터의 전력의 소비를 야기함 - ,
메모리 동작의 제2 큐를 유지하며 - 상기 제2 큐의 상기 메모리 동작의 실행은 상기 제2 전원으로부터의 전력의 소비를 야기함 - ,
상기 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 상기 제1 전원 및 상기 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하며,
상기 결정에 기초해서, 상기 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 실행하며,
상기 결정에 기초해서, 상기 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 지연시키도록 구성되는,
메모리 시스템.
- 제1항에 있어서,
상기 제1 큐의 메모리 동작은 정보 전달 동작을 포함하고,
상기 제2 큐의 메모리 동작은 판독 동작, 프로그램 동작 또는 소거 동작 중 적어도 하나를 포함하는,
메모리 시스템.
- 제1항 또는 제2항에 있어서,
상기 메모리 제어기는,
복수의 메모리 동작을 병렬로 실행할 때의 총 동시 전력 소비를 나타내는 현재 전력 소비 값을 결정하고,
상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 실행할 때의 추가 전력 소비를 나타내는 추가 전력 소비 값을 결정하며,
상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 후속하는 메모리 동작을 보유하는 상기 제1 큐 또는 제2 큐에 대응하는 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과하는지 여부를 결정하고,
상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과하지 않는다고 결정한 이후에, 상기 후속하는 메모리 동작의 실행이 상기 대응하는 상기 제1 전원 또는 상기 제2 전원의 과부하를 야기하지 않을 것으로 결정하도록,
더 구성되는,
메모리 시스템.
- 제3항에 있어서,
상기 메모리 제어기는, 상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과한다고 결정한 이후에, 상기 후속하는 메모리 동작의 실행이 상기 대응하는 상기 제1 전원 또는 상기 제2 전원의 과부하를 야기할 것으로 결정하도록 더 구성되는,
메모리 시스템.
- 제3항 또는 제4항에 있어서,
상기 메모리 제어기는,
상기 복수의 메모리 동작의 제각각의 타입을 결정하고,
상기 제각각의 타입에 기초해서 상기 복수의 메모리 동작에 대응하는 개개의 전력 소비 값을 각각 결정하며,
상기 개개의 전력 소비 값에 기초해서 상기 현재 전력 소비 값을 결정하도록 더 구성되는,
메모리 시스템.
- 제5항에 있어서,
상기 메모리 제어기는,
상기 결정된 개개의 전력 소비 값을 환경 조건에 기초해서 조정하고,
상기 조정된 개개의 전력 소비 값에 기초해서 상기 현재 전력 소비 값을 결정하도록 구성되는,
메모리 시스템.
- 제5항 또는 제6항에 있어서,
메모리 동작의 각각의 타입은 사전 결정된 전력 소비 값에 대응하고,
상기 메모리 제어기는,
상기 복수의 메모리 동작의 상기 제각각의 타입을 상기 대응하는 사전 결정된 전력 소비 값에 매핑하는 것에 기초해서 상기 개개의 전력 소비 값을 결정하도록 구성되는,
메모리 시스템.
- 제5항 내지 제7항 중 어느 한 항에 있어서,
상기 복수의 메모리 동작의 타입은, 판독 동작, 프로그램 동작, 소거 동작, 다중-평면(multi-plane) 동작, 단일-평면(single-plane) 동작, 정보 전달 동작, 인코딩 동작 또는 디코딩 동작 중 적어도 하나를 포함하는,
메모리 시스템.
- 제3항 내지 제8항 중 어느 한 항에 있어서,
상기 현재 전력 소비 값, 상기 추가 전력 소비 값, 또는 상기 사전 결정된 전력 소비 임계값 중 적어도 하나는 사전 결정된 기준에 기초하여 계산된 상대 값의 형태인,
메모리 시스템.
- 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 메모리 장치는 3차원(3D) NAND 메모리 장치를 포함하는,
메모리 시스템.
- 메모리 시스템의 전력을 관리하는 방법으로서,
상기 메모리 시스템은,
적어도 하나의 메모리 장치 - 상기 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 상기 메모리 셀의 어레이에 연결된 제어 로직을 포함함 - 와,
상기 적어도 하나의 메모리 장치에 연결된 메모리 제어기
를 포함하되,
상기 메모리 제어기 및 상기 적어도 하나의 메모리 장치의 상기 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받고,
상기 적어도 하나의 메모리 장치의 상기 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받으며,
상기 방법은,
메모리 동작의 제1 큐를 유지하는 단계 - 상기 제1 큐의 상기 메모리 동작의 실행은 상기 제1 전원으로부터의 전력의 소비를 야기함 - 와,
메모리 동작의 제2 큐를 유지하는 단계 - 상기 제2 큐의 상기 메모리 동작의 실행은 상기 제2 전원으로부터의 전력의 소비를 야기함 - 와,
상기 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 상기 제1 전원 및 상기 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하는 단계와,
상기 결정에 기초해서, 상기 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 실행하는 단계와,
상기 결정에 기초해서, 상기 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 지연시키는 단계
를 포함하는,
방법.
- 제11항에 있어서,
상기 제1 큐의 메모리 동작은 정보 전달 동작을 포함하고,
상기 제2 큐의 메모리 동작은 판독 동작, 프로그램 동작 또는 소거 동작 중 적어도 하나를 포함하는,
방법.
- 제11항 또는 제12항에 있어서,
복수의 메모리 동작을 병렬로 실행할 때의 총 동시 전력 소비를 나타내는 현재 전력 소비 값을 결정하는 단계와,
상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 실행할 때의 추가 전력 소비를 나타내는 추가 전력 소비 값을 결정하는 단계와,
상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 후속하는 메모리 동작을 보유하는 상기 제1 큐 또는 제2 큐에 대응하는 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과하는지 여부를 결정하는 단계와,
상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과하지 않는다고 결정한 이후에, 상기 후속하는 메모리 동작의 실행이 상기 대응하는 상기 제1 전원 또는 상기 제2 전원의 과부하를 야기하지 않을 것으로 결정하는 단계
를 더 포함하는 방법.
- 제13항에 있어서,
상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과한다고 결정한 이후에, 상기 후속하는 메모리 동작의 실행이 상기 대응하는 상기 제1 전원 또는 상기 제2 전원의 과부하를 야기할 것으로 결정하는 단계
를 더 포함하는 방법.
- 제13항 또는 제14항에 있어서,
상기 복수의 메모리 동작의 제각각의 타입을 결정하는 단계와,
상기 제각각의 타입에 기초해서 상기 복수의 메모리 동작에 대응하는 개개의 전력 소비 값을 각각 결정하는 단계와,
상기 개개의 전력 소비 값에 기초해서 상기 현재 전력 소비 값을 결정하는 단계
를 더 포함하는 방법.
- 제15항에 있어서,
상기 결정된 개개의 전력 소비 값을 환경 조건에 기초해서 조정하는 단계와,
상기 조정된 개개의 전력 소비 값에 기초해서 상기 현재 전력 소비 값을 결정하는 단계
를 더 포함하는 방법.
- 제15항 또는 제16항에 있어서,
메모리 동작의 각각의 타입은 사전 결정된 전력 소비 값에 대응하고,
상기 방법은,
상기 복수의 메모리 동작의 상기 제각각의 타입을 상기 대응하는 사전 결정된 전력 소비 값에 매핑하는 것에 기초해서 상기 개개의 전력 소비 값을 결정하는 단계
를 더 포함하는,
방법.
- 제15항 내지 제17항 중 어느 한 항에 있어서,
상기 복수의 메모리 동작의 타입은, 판독 동작, 프로그램 동작, 소거 동작, 다중-평면 동작, 단일-평면 동작, 정보 전달 동작, 인코딩 동작 또는 디코딩 동작 중 적어도 하나를 포함하는,
방법.
- 제13항 내지 제18항 중 어느 한 항에 있어서,
상기 현재 전력 소비 값, 상기 추가 전력 소비 값, 또는 상기 사전 결정된 전력 소비 임계값 중 적어도 하나는 사전 결정된 기준에 기초하여 계산된 상대 값의 형태인,
방법.
- 제11항 내지 제19항 중 어느 한 항에 있어서,
상기 메모리 장치는 3차원(3D) NAND 메모리 장치를 포함하는,
방법.
- 메모리 시스템의 메모리 제어기에 의해 실행될 때 상기 메모리 제어기로 하여금 상기 메모리 시스템의 전력을 관리하는 방법을 수행하게 하는 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체로서,
상기 메모리 시스템은,
적어도 하나의 메모리 장치 - 상기 적어도 하나의 메모리 장치 각각은 메모리 셀의 어레이 및 상기 메모리 셀의 어레이에 연결된 제어 로직을 포함함 - 와,
상기 적어도 하나의 메모리 장치에 연결된 메모리 제어기
를 포함하되,
상기 메모리 제어기 및 상기 적어도 하나의 메모리 장치의 상기 제어 로직은 제1 사전 결정된 전력 소비 임계값을 가진 제1 전원에 의해 전력을 공급받고,
상기 적어도 하나의 메모리 장치의 상기 메모리 셀의 어레이는 제2 사전 결정된 전력 소비 임계값을 가진 제2 전원에 의해 전력을 공급받으며,
상기 방법은,
메모리 동작의 제1 큐를 유지하는 단계 - 상기 제1 큐의 상기 메모리 동작의 실행은 상기 제1 전원으로부터의 전력의 소비를 야기함 - 와,
메모리 동작의 제2 큐를 유지하는 단계 - 상기 제2 큐의 상기 메모리 동작의 실행은 상기 제2 전원으로부터의 전력의 소비를 야기함 - 와,
상기 제1 큐 및 제2 큐의 후속하는 메모리 동작의 실행이 각각 대응하는 상기 제1 전원 및 상기 제2 전원의 과부하를 야기할지 여부를 개별적으로 결정하는 단계와,
상기 결정에 기초해서, 상기 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시키지 않을 상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 실행하는 단계와,
상기 결정에 기초해서, 상기 대응하는 제1 전원 또는 제2 전원의 과부하를 야기시킬 상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 지연시키는 단계
를 포함하는,
비일시적 컴퓨터 판독 가능 매체.
- 제21항에 있어서,
상기 제1 큐의 메모리 동작은 정보 전달 동작을 포함하고,
상기 제2 큐의 메모리 동작은 판독 동작, 프로그램 동작 또는 소거 동작 중 적어도 하나를 포함하는,
비일시적 컴퓨터 판독 가능 매체.
- 제21항 또는 제22항에 있어서,
상기 방법은,
복수의 메모리 동작을 병렬로 실행할 때의 총 동시 전력 소비를 나타내는 현재 전력 소비 값을 결정하는 단계와,
상기 제1 큐 또는 제2 큐의 상기 후속하는 메모리 동작을 실행할 때의 추가 전력 소비를 나타내는 추가 전력 소비 값을 결정하는 단계와,
상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 후속하는 메모리 동작을 보유하는 상기 제1 큐 또는 제2 큐에 대응하는 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과하는지 여부를 결정하는 단계와,
상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과하지 않는다고 결정한 이후에, 상기 후속하는 메모리 동작의 실행이 상기 대응하는 상기 제1 전원 또는 상기 제2 전원의 과부하를 야기하지 않을 것으로 결정하는 단계
를 더 포함하는,
비일시적 컴퓨터 판독 가능 매체.
- 제23항에 있어서,
상기 방법은,
상기 현재 전력 소비 값과 상기 추가 전력 소비 값의 합이 상기 제1 또는 제2 사전 결정된 전력 소비 임계값을 초과한다고 결정한 이후에, 상기 후속하는 메모리 동작의 실행이 상기 대응하는 상기 제1 전원 또는 상기 제2 전원의 과부하를 야기할 것으로 결정하는 단계
를 더 포함하는,
비일시적 컴퓨터 판독 가능 매체.
- 제23항 또는 제24항에 있어서,
상기 방법은,
상기 복수의 메모리 동작의 제각각의 타입을 결정하는 단계와,
상기 제각각의 타입에 기초해서 상기 복수의 메모리 동작에 대응하는 개개의 전력 소비 값을 각각 결정하는 단계와,
상기 개개의 전력 소비 값에 기초해서 상기 현재 전력 소비 값을 결정하는 단계
를 더 포함하는,
비일시적 컴퓨터 판독 가능 매체.
- 제25항에 있어서,
상기 방법은,
상기 결정된 개개의 전력 소비 값을 환경 조건에 기초해서 조정하는 단계와,
상기 조정된 개개의 전력 소비 값에 기초해서 상기 현재 전력 소비 값을 결정하는 단계
를 더 포함하는,
비일시적 컴퓨터 판독 가능 매체.
- 제25항 또는 제26항에 있어서,
메모리 동작의 각각의 타입은 사전 결정된 전력 소비 값에 대응하고,
상기 방법은,
상기 복수의 메모리 동작의 상기 제각각의 타입을 상기 대응하는 사전 결정된 전력 소비 값에 매핑하는 것에 기초해서 상기 개개의 전력 소비 값을 결정하는 단계
를 더 포함하는,
비일시적 컴퓨터 판독 가능 매체.
- 제25항 내지 제27항 중 어느 한 항에 있어서,
상기 복수의 메모리 동작의 타입은, 판독 동작, 프로그램 동작, 소거 동작, 다중-평면 동작, 단일-평면 동작, 정보 전달 동작, 인코딩 동작 또는 디코딩 동작 중 적어도 하나를 포함하는,
비일시적 컴퓨터 판독 가능 매체.
- 제23항 내지 제28항 중 어느 한 항에 있어서,
상기 현재 전력 소비 값, 상기 추가 전력 소비 값, 또는 상기 사전 결정된 전력 소비 임계값 중 적어도 하나는 사전 결정된 기준에 기초하여 계산된 상대 값의 형태인,
비일시적 컴퓨터 판독 가능 매체.
- 제21항 내지 제29항 중 어느 한 항에 있어서,
상기 메모리 장치는 3차원(3D) NAND 메모리 장치를 포함하는,
비일시적 컴퓨터 판독 가능 매체.
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